JP2000163971A - Ｄｒａｍ装置及びそれのセンシング方法 - Google Patents
Ｄｒａｍ装置及びそれのセンシング方法Info
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Abstract
(57)【要約】 （修正有）
【課題】行活性化時間が短くなり、電源電圧が低くなっ
ても、再格納動作を実行することができるＤＲＡＭ装置
及びそれのセンシング方法。 【解決手段】データを貯蔵するメモリセル、メモリセル
に連結された第１ビットラインＢＬ、第１ビットライン
ＢＬに対応する第２ビットライン／ＢＬ及び第１ビット
ラインＢＬ上の電圧変化を感知してその結果に応じて、
第１及び第２ビットラインのうち何れかの電圧を電源電
圧まで増幅する感知増幅器ＳＡとで構成される。行アド
レスストローブ信号／ＲＡＳに同期した行活性化信号Ｐ
Ｒに応じて制御信号ＰＡＩＶＣＥ２を発生する。行活性
化信号ＰＲが非活性化されてから所定の時間が経過した
後に、制御信号ＰＡＩＶＣＥ２が非活性化される。従っ
て、行活性時間が減少され、電源電圧が低くなっても、
再格納動作（又は、リフレッシュ動作）を実行すること
ができる。
ても、再格納動作を実行することができるＤＲＡＭ装置
及びそれのセンシング方法。 【解決手段】データを貯蔵するメモリセル、メモリセル
に連結された第１ビットラインＢＬ、第１ビットライン
ＢＬに対応する第２ビットライン／ＢＬ及び第１ビット
ラインＢＬ上の電圧変化を感知してその結果に応じて、
第１及び第２ビットラインのうち何れかの電圧を電源電
圧まで増幅する感知増幅器ＳＡとで構成される。行アド
レスストローブ信号／ＲＡＳに同期した行活性化信号Ｐ
Ｒに応じて制御信号ＰＡＩＶＣＥ２を発生する。行活性
化信号ＰＲが非活性化されてから所定の時間が経過した
後に、制御信号ＰＡＩＶＣＥ２が非活性化される。従っ
て、行活性時間が減少され、電源電圧が低くなっても、
再格納動作（又は、リフレッシュ動作）を実行すること
ができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路メ
モリ装置に関するものであり、より詳しくはダイナミッ
クランダムアクセスメモリ装置及びそれのセンシング方
法に関するものである。
モリ装置に関するものであり、より詳しくはダイナミッ
クランダムアクセスメモリ装置及びそれのセンシング方
法に関するものである。
【０００２】
【従来の技術】半導体メモリ装置、特にダイナミックラ
ンダムアクセスメモリ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ
ａｃｃｅｓｓ ｍｅｍｏｒｙ；以下、‘ＤＲＡＭ’と
いう）装置の集積度の増加に伴って、ＤＲＡＭ装置の電
源消費量も増加している。これは、内部電源電圧が、感
知増幅器だけではなく、メモリセルアレーに関連する制
御信号にも使用されるためである。使用者は、低電圧電
源でも十分に動作するＤＲＡＭ装置を要求している。低
電圧及び高集積設計を考慮するとき、低電圧のＤＲＡＭ
装置で要求される動作条件を充たすことは難しい。
ンダムアクセスメモリ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ
ａｃｃｅｓｓ ｍｅｍｏｒｙ；以下、‘ＤＲＡＭ’と
いう）装置の集積度の増加に伴って、ＤＲＡＭ装置の電
源消費量も増加している。これは、内部電源電圧が、感
知増幅器だけではなく、メモリセルアレーに関連する制
御信号にも使用されるためである。使用者は、低電圧電
源でも十分に動作するＤＲＡＭ装置を要求している。低
電圧及び高集積設計を考慮するとき、低電圧のＤＲＡＭ
装置で要求される動作条件を充たすことは難しい。
【０００３】図１には、従来のＤＲＡＭ装置のブロック
図が図示されている。ＤＲＡＭ装置は、行及び列アドレ
スバッファ回路１０及び２０、行及び列デコーダ回路３
０及び４０、メモリセルアレー５０、感知増幅回路６０
及びデータ入出力バッファ７０ａ及び７０ｂで構成され
ている。これらに関しては当業者に周知であるので、説
明を省略する。
図が図示されている。ＤＲＡＭ装置は、行及び列アドレ
スバッファ回路１０及び２０、行及び列デコーダ回路３
０及び４０、メモリセルアレー５０、感知増幅回路６０
及びデータ入出力バッファ７０ａ及び７０ｂで構成され
ている。これらに関しては当業者に周知であるので、説
明を省略する。
【０００４】また、メモリ装置は、外部から印加される
信号／ＲＡＳ、／ＣＡＳ、／ＷＥに従ってメモリ装置を
制御する制御ロジック（ｃｏｎｔｒｏｌ ｌｏｇｉｃ）
を備える。また、メモリ装置は、内部電源電圧ＥＶＣを
受け、制御ロジック８０からの信号ＰＡＩＶＣＥに応じ
て内部電源電圧を発生させる内部電源電圧発生部９０を
含む。信号ＰＡＩＶＣＥは、行アドレスストロボ信号／
ＲＡＳの活性時間（ｔＲＡＳ）に対応するパルス幅を有
する。このようにして発生された内部電源電圧ＡＩＶＣ
は、感知増幅回路６０に提供される。
信号／ＲＡＳ、／ＣＡＳ、／ＷＥに従ってメモリ装置を
制御する制御ロジック（ｃｏｎｔｒｏｌ ｌｏｇｉｃ）
を備える。また、メモリ装置は、内部電源電圧ＥＶＣを
受け、制御ロジック８０からの信号ＰＡＩＶＣＥに応じ
て内部電源電圧を発生させる内部電源電圧発生部９０を
含む。信号ＰＡＩＶＣＥは、行アドレスストロボ信号／
ＲＡＳの活性時間（ｔＲＡＳ）に対応するパルス幅を有
する。このようにして発生された内部電源電圧ＡＩＶＣ
は、感知増幅回路６０に提供される。
【０００５】図２は、内部電源電圧と外部電源電圧との
間の関係を示している。内部電源電圧発生部９０は、所
定の電圧範囲（例えば、０Ｖ〜２．５Ｖ）内で、外部電
源電圧ＥＶＣに従って内部電源電圧ＡＩＶＣを発生す
る。また、外部電源電圧ＥＶＣが所定の電圧レベル２．
５Ｖを越えている間、内部電源電圧ＡＩＶＣは、電圧レ
ベル２．５Ｖに固定される。
間の関係を示している。内部電源電圧発生部９０は、所
定の電圧範囲（例えば、０Ｖ〜２．５Ｖ）内で、外部電
源電圧ＥＶＣに従って内部電源電圧ＡＩＶＣを発生す
る。また、外部電源電圧ＥＶＣが所定の電圧レベル２．
５Ｖを越えている間、内部電源電圧ＡＩＶＣは、電圧レ
ベル２．５Ｖに固定される。
【０００６】図３は、図１中の制御信号の間のタイミン
グを示す。以下、従来のＤＲＡＭ装置による感知動作を
添付図面を参照して説明する。
グを示す。以下、従来のＤＲＡＭ装置による感知動作を
添付図面を参照して説明する。
【０００７】図３を参照すると、信号／ＲＡＳが高レベ
ル（即ち、非活性化状態）から低レベル（即ち、活性化
状態）に遷移するとき、制御ロジック８０は、それに応
じて高レベルの信号ＰＡＩＶＣＥを発生する。これによ
り、内部電源電圧発生部９０は、内部電源電圧ＡＩＶＣ
を発生する。それから、選択されたメモリセルに連結さ
れたワードラインが行デコーダ回路３０によって活性化
されるとき、図３に図示されたように、選択されたメモ
リセルに連結されたビットラインと、セルキャパシタと
の間でチャージシェーアリング（ｃｈａｒｇｅ ｓｈａ
ｒｉｎｇ）動作が行われる。従って、ビットライン上の
電圧レベルがチャージされる。
ル（即ち、非活性化状態）から低レベル（即ち、活性化
状態）に遷移するとき、制御ロジック８０は、それに応
じて高レベルの信号ＰＡＩＶＣＥを発生する。これによ
り、内部電源電圧発生部９０は、内部電源電圧ＡＩＶＣ
を発生する。それから、選択されたメモリセルに連結さ
れたワードラインが行デコーダ回路３０によって活性化
されるとき、図３に図示されたように、選択されたメモ
リセルに連結されたビットラインと、セルキャパシタと
の間でチャージシェーアリング（ｃｈａｒｇｅ ｓｈａ
ｒｉｎｇ）動作が行われる。従って、ビットライン上の
電圧レベルがチャージされる。
【０００８】信号ＬＡＮＧ、ＬＡＰＧが活性化されると
き、電源電圧発生部９０が発生した電源電圧ＡＩＶＣ
は、選択されたメモリセルに貯蔵されたデータに応じ
て、感知増幅回路６０を通して、ビットライン又はコン
プリメンタリ（ｃｏｍｐｌｅｍｅｎｔａｒｙ）ビットラ
インに提供される。行アドレスストローブ信号／ＲＡＳ
が非活性化されるとき、信号ＰＡＩＶＣＥも感知及び感
知増幅動作が実行される間、非活性化される。これによ
り、内部電源電圧発生部９０が非活性化される。
き、電源電圧発生部９０が発生した電源電圧ＡＩＶＣ
は、選択されたメモリセルに貯蔵されたデータに応じ
て、感知増幅回路６０を通して、ビットライン又はコン
プリメンタリ（ｃｏｍｐｌｅｍｅｎｔａｒｙ）ビットラ
インに提供される。行アドレスストローブ信号／ＲＡＳ
が非活性化されるとき、信号ＰＡＩＶＣＥも感知及び感
知増幅動作が実行される間、非活性化される。これによ
り、内部電源電圧発生部９０が非活性化される。
【０００９】当業者に公知のように、感知動作が実行さ
れる間、アドレスされたメモリセルと関連する再格納動
作（restore）も実行される。図３から分かるように、
多量の電荷がビットラインＢＬをチャージするために消
費されるので、ビットラインＢＬの電圧が増加すること
によって内部電源電圧ＡＩＶＣが低くなる。再格納動作
を完全に実行するためには、信号ＰＡＩＶＣＥが非活性
化される前に、内部電源電圧ＡＩＶＣが目標電圧（例え
ば、２．５Ｖ）まで回復されなければならない。
れる間、アドレスされたメモリセルと関連する再格納動
作（restore）も実行される。図３から分かるように、
多量の電荷がビットラインＢＬをチャージするために消
費されるので、ビットラインＢＬの電圧が増加すること
によって内部電源電圧ＡＩＶＣが低くなる。再格納動作
を完全に実行するためには、信号ＰＡＩＶＣＥが非活性
化される前に、内部電源電圧ＡＩＶＣが目標電圧（例え
ば、２．５Ｖ）まで回復されなければならない。
【００１０】しかしながら、通常のＤＲＡＭ装置では、
信号ＰＡＩＶＣＥが活性化されている間に、このように
低くなった内部電源電圧ＡＩＶＣが、例えば２．５Ｖま
で回復されないという問題点がある。そのため、選択さ
れたメモリセルのセルキャパシタが十分にチャージされ
ない。。従って、メモリセルが次の活性化周期の間にも
う一度選択されるとき、正常的なチャージシェーアリン
グ動作（ｎｏｒｍａｌｃｈａｒｇｅ ｓｈａｒｉｎｇ
ｏｐｅｒａｔｉｏｎ）を実行することが難しく、不可能
になる。また、信号／ＲＡＳの活性時間が減少し、内部
電源電圧ＡＩＶＣレベルが低くなると、そのような問題
点がさらに深刻になる。
信号ＰＡＩＶＣＥが活性化されている間に、このように
低くなった内部電源電圧ＡＩＶＣが、例えば２．５Ｖま
で回復されないという問題点がある。そのため、選択さ
れたメモリセルのセルキャパシタが十分にチャージされ
ない。。従って、メモリセルが次の活性化周期の間にも
う一度選択されるとき、正常的なチャージシェーアリン
グ動作（ｎｏｒｍａｌｃｈａｒｇｅ ｓｈａｒｉｎｇ
ｏｐｅｒａｔｉｏｎ）を実行することが難しく、不可能
になる。また、信号／ＲＡＳの活性時間が減少し、内部
電源電圧ＡＩＶＣレベルが低くなると、そのような問題
点がさらに深刻になる。
【００１１】
【発明が解決しようとする課題】本発明は、このような
従来の問題点を解決するためのものであり、本発明の目
的は、行活性時間（row active time）が短くなり、電
源電圧が低くなっても再格納動作（restore operatio
n）を実行することができるＤＲＡＭ装置及びそれのセ
ンシング方法を提供することである。
従来の問題点を解決するためのものであり、本発明の目
的は、行活性時間（row active time）が短くなり、電
源電圧が低くなっても再格納動作（restore operatio
n）を実行することができるＤＲＡＭ装置及びそれのセ
ンシング方法を提供することである。
【００１２】
【課題を解決するための手段】上述の目的を達成するた
め、本発明に係るＤＲＡＭ装置は、データを貯蔵するメ
モリセルと、メモリセルに連結された第１ビットライン
と、第１ビットラインに対応する第２ビットラインと、
第１ビットライン上の電圧変化を感知してその結果に応
じて、第１及び第２ビットラインのうち１つのビットラ
インの電圧を電源電圧まで増幅する感知増幅器と、制御
信号に応じて、感知増幅器供給すべき電源電圧を発生す
る電源電圧発生部と、列アドレスストローブ信号に同期
した行活性化信号に応じて制御信号を発生するコントロ
ーラとを含み、行活性化信号が非活性化されてから所定
の時間が経過した後に制御信号が非活性化される。制御
信号のパルス幅は、行活性化信号のパルス幅より長いこ
とが好ましく、これにより、感知及び増幅動作によって
低くなった電源電圧が目標電圧レベルまで回復される。
め、本発明に係るＤＲＡＭ装置は、データを貯蔵するメ
モリセルと、メモリセルに連結された第１ビットライン
と、第１ビットラインに対応する第２ビットラインと、
第１ビットライン上の電圧変化を感知してその結果に応
じて、第１及び第２ビットラインのうち１つのビットラ
インの電圧を電源電圧まで増幅する感知増幅器と、制御
信号に応じて、感知増幅器供給すべき電源電圧を発生す
る電源電圧発生部と、列アドレスストローブ信号に同期
した行活性化信号に応じて制御信号を発生するコントロ
ーラとを含み、行活性化信号が非活性化されてから所定
の時間が経過した後に制御信号が非活性化される。制御
信号のパルス幅は、行活性化信号のパルス幅より長いこ
とが好ましく、これにより、感知及び増幅動作によって
低くなった電源電圧が目標電圧レベルまで回復される。
【００１３】この方法の望ましい実施形態によれば、コ
ントローラは、行活性化信号を遅延させるための遅延回
路と、行活性化信号が低レベルから高レベルに遷移する
ことに応じて制御信号を活性化させ、行活性化信号が高
レベルから低レベルに遷移した後、遅延回路によって遅
延された行活性化信号に応じて制御信号を非活性化させ
るためのロジック回路とを含む。
ントローラは、行活性化信号を遅延させるための遅延回
路と、行活性化信号が低レベルから高レベルに遷移する
ことに応じて制御信号を活性化させ、行活性化信号が高
レベルから低レベルに遷移した後、遅延回路によって遅
延された行活性化信号に応じて制御信号を非活性化させ
るためのロジック回路とを含む。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態を図４
乃至図８に基づいて詳細に説明する。なお、図４乃至図
８において、同一の構成要素には同一の符号が付されて
いる。
乃至図８に基づいて詳細に説明する。なお、図４乃至図
８において、同一の構成要素には同一の符号が付されて
いる。
【００１５】図４は、本発明による半導体メモリ装置の
ブロック図である。
ブロック図である。
【００１６】図４において、参照番号１００、１１０、
１２０、及び１３０は、各々、行アドレスバッファ、列
アドレスバッファ、行デコーダ、及び列デコーダを示
す。また、参照番号１４０、１５０、１６０、及び１７
０は、各々、メモリセルアレー、感知増幅回路、データ
入力バッファ、及びデータ出力バッファを示す。構成要
素は、図１の構成要素と同一であるため、これに対する
説明は、省略する。参照番号１８０、１９０、及び２０
０は、各々、制御ロジック、ＰＡＩＶＣＥ信号発生部、
及び電源電圧発生部を示す。
１２０、及び１３０は、各々、行アドレスバッファ、列
アドレスバッファ、行デコーダ、及び列デコーダを示
す。また、参照番号１４０、１５０、１６０、及び１７
０は、各々、メモリセルアレー、感知増幅回路、データ
入力バッファ、及びデータ出力バッファを示す。構成要
素は、図１の構成要素と同一であるため、これに対する
説明は、省略する。参照番号１８０、１９０、及び２０
０は、各々、制御ロジック、ＰＡＩＶＣＥ信号発生部、
及び電源電圧発生部を示す。
【００１７】制御ロジック１８０は、行アドレスストロ
ーブ信号／ＲＡＳ、列アドレスストローブ信号／ＣＡＳ
及び書き込みイネーブル信号／ＷＥを受けて、回路１０
０、１１０、１２０、１３０、及び１４０を制御する。
また、制御ロジック１８０は、信号／ＲＡＳに応じて行
活性化信号ＰＲを発生する。信号／ＲＡＳが高レベル
（即ち、非活性化状態）から低レベル（即ち、活性化状
態）に遷移するとき、行活性化信号ＰＲは、高レベルに
遷移する。そして、信号／ＲＡＳが低レベルから高レベ
ルに遷移するとき、行活性化信号ＰＲは、低レベルに遷
移する。即ち、行活性化信号ＰＲは、信号／ＲＡＳの活
性時間に対応するパルス幅を有する。従って、行活性化
信号ＰＲは、行アドレスストローブ信号／ＲＡＳに同期
する。行活性化信号ＰＲは、アドレスストローブ信号／
ＲＡＳを反転させた反転信号（ｉｎｖｅｒｔｅｄ ｓｉ
ｇｎａｌ）であるとも言える。
ーブ信号／ＲＡＳ、列アドレスストローブ信号／ＣＡＳ
及び書き込みイネーブル信号／ＷＥを受けて、回路１０
０、１１０、１２０、１３０、及び１４０を制御する。
また、制御ロジック１８０は、信号／ＲＡＳに応じて行
活性化信号ＰＲを発生する。信号／ＲＡＳが高レベル
（即ち、非活性化状態）から低レベル（即ち、活性化状
態）に遷移するとき、行活性化信号ＰＲは、高レベルに
遷移する。そして、信号／ＲＡＳが低レベルから高レベ
ルに遷移するとき、行活性化信号ＰＲは、低レベルに遷
移する。即ち、行活性化信号ＰＲは、信号／ＲＡＳの活
性時間に対応するパルス幅を有する。従って、行活性化
信号ＰＲは、行アドレスストローブ信号／ＲＡＳに同期
する。行活性化信号ＰＲは、アドレスストローブ信号／
ＲＡＳを反転させた反転信号（ｉｎｖｅｒｔｅｄ ｓｉ
ｇｎａｌ）であるとも言える。
【００１８】ＰＡＩＶＣＥ信号発生部１９０は、制御ロ
ジック１８０からの行活性化信号ＰＲに応じて内部電源
電圧発生部２００の活性化及び非活性化を制御するため
の信号ＰＡＩＶＣＥを発生する。図５は、本発明による
内部電源電圧発生部の望ましい実施形態を示す。内部電
源電圧発生部１９０は、図５に図示されたように連結さ
れた、３つのインバータＩＮＶ１、ＩＮＶ２、及びＩＮ
Ｖ３と１つのＮＯＲゲートＧ１で構成される。直列に連
結されたインバータＩＮＶ１、ＩＮＶ２は、１つの遅延
回路を構成する。ＮＯＲゲートＧ１とインバータＩＮＶ
３は、１つの論理回路を構成する。行活性化信号ＰＲが
高レベルから低レベルに遷移するとき、該論理回路は、
行活性化信号ＰＲの低レベルから高レベルへの遷移に応
じて制御信号ＰＡＩＶＣＥ２を活性化させ、遅延回路に
よって遅延された行活性化信号の高レベルから低レベル
への遷移に応じて制御信号ＰＡＩＶＣＥを非活性化させ
る。
ジック１８０からの行活性化信号ＰＲに応じて内部電源
電圧発生部２００の活性化及び非活性化を制御するため
の信号ＰＡＩＶＣＥを発生する。図５は、本発明による
内部電源電圧発生部の望ましい実施形態を示す。内部電
源電圧発生部１９０は、図５に図示されたように連結さ
れた、３つのインバータＩＮＶ１、ＩＮＶ２、及びＩＮ
Ｖ３と１つのＮＯＲゲートＧ１で構成される。直列に連
結されたインバータＩＮＶ１、ＩＮＶ２は、１つの遅延
回路を構成する。ＮＯＲゲートＧ１とインバータＩＮＶ
３は、１つの論理回路を構成する。行活性化信号ＰＲが
高レベルから低レベルに遷移するとき、該論理回路は、
行活性化信号ＰＲの低レベルから高レベルへの遷移に応
じて制御信号ＰＡＩＶＣＥ２を活性化させ、遅延回路に
よって遅延された行活性化信号の高レベルから低レベル
への遷移に応じて制御信号ＰＡＩＶＣＥを非活性化させ
る。
【００１９】この回路構成によると、行活性化信号ＰＲ
が低レベルである時は、制御信号ＰＡＩＶＣＥ２は、低
レベルであり、ＮＯＲゲートＧ１の入力端子Ｎ１、Ｎ２
は、各々低レベルを維持する。行活性化信号ＰＲが低レ
ベルから高レベルに遷移する時、信号ＰＡＩＶＣＥ２
は、ＮＯＲゲートＧ１及びインバータＩＮＶ３を通して
高レベルに遷移する。この時、ＮＯＲゲートＧ１の入力
端子Ｎ１、Ｎ２は、各々高レベルを維持する。行活性化
信号ＰＲが高レベルから低レベルに遷移しても、信号Ｐ
ＡＩＶＣＥ２は、所定時間だけ高レベルを維持する。従
って、内部電源電圧発生部２００は、従来のＤＲＡＭ装
置とは異なり、行アドレスストロボ信号／ＲＡＳが非活
性化されても所定時間だけ活性化状態を維持する。イン
バータＩＮＶ１〜ＩＮＶ３及びＮＯＲゲートＧ１によっ
て決定された遅延時間が経過すると信号ＰＡＩＶＣＥ
は、非活性化される。
が低レベルである時は、制御信号ＰＡＩＶＣＥ２は、低
レベルであり、ＮＯＲゲートＧ１の入力端子Ｎ１、Ｎ２
は、各々低レベルを維持する。行活性化信号ＰＲが低レ
ベルから高レベルに遷移する時、信号ＰＡＩＶＣＥ２
は、ＮＯＲゲートＧ１及びインバータＩＮＶ３を通して
高レベルに遷移する。この時、ＮＯＲゲートＧ１の入力
端子Ｎ１、Ｎ２は、各々高レベルを維持する。行活性化
信号ＰＲが高レベルから低レベルに遷移しても、信号Ｐ
ＡＩＶＣＥ２は、所定時間だけ高レベルを維持する。従
って、内部電源電圧発生部２００は、従来のＤＲＡＭ装
置とは異なり、行アドレスストロボ信号／ＲＡＳが非活
性化されても所定時間だけ活性化状態を維持する。イン
バータＩＮＶ１〜ＩＮＶ３及びＮＯＲゲートＧ１によっ
て決定された遅延時間が経過すると信号ＰＡＩＶＣＥ
は、非活性化される。
【００２０】図４に示すように、内部電源電圧発生部２
００は、発生部１９０からの制御信号ＰＡＩＶＣＥ２に
応じて内部電源電圧（例えば、２．５Ｖ）を発生する。
信号ＰＡＩＶＣＥ２が活性化されている間、内部電源電
圧ＡＩＶＣが感知増幅回路１５０に提供される。
００は、発生部１９０からの制御信号ＰＡＩＶＣＥ２に
応じて内部電源電圧（例えば、２．５Ｖ）を発生する。
信号ＰＡＩＶＣＥ２が活性化されている間、内部電源電
圧ＡＩＶＣが感知増幅回路１５０に提供される。
【００２１】図６には、内部電源電圧発生部２００の望
ましい実施形態が図示されている。３つのＰＭＯＳトラ
ンジスターＰＭ１、ＰＭ２、及びＰＭ３と、３つのＮＭ
ＯＳトランジスターＮＭ１、ＮＭ２、及びＮＭ３は、内
部電源電圧発生部２００を構成する。トランジスターＰ
Ｍ１、ＰＭ２、ＮＭ１、ＮＭ２、及びＮＭ３は、比較器
（ｃｏｍｐａｒａｔｏｒ）として使用される周知の差動
増幅器（ｄｉｆｆｅｒｅｎｔｉａｌ ａｍｐｌｉｆｉｅ
ｒ）を構成し、トランジスターＰＭ３は、ドライバ（ｄ
ｒｉｖｅｒ）駆動する。
ましい実施形態が図示されている。３つのＰＭＯＳトラ
ンジスターＰＭ１、ＰＭ２、及びＰＭ３と、３つのＮＭ
ＯＳトランジスターＮＭ１、ＮＭ２、及びＮＭ３は、内
部電源電圧発生部２００を構成する。トランジスターＰ
Ｍ１、ＰＭ２、ＮＭ１、ＮＭ２、及びＮＭ３は、比較器
（ｃｏｍｐａｒａｔｏｒ）として使用される周知の差動
増幅器（ｄｉｆｆｅｒｅｎｔｉａｌ ａｍｐｌｉｆｉｅ
ｒ）を構成し、トランジスターＰＭ３は、ドライバ（ｄ
ｒｉｖｅｒ）駆動する。
【００２２】図６から分かるように、内部電源電圧発生
部２００は、信号ＰＡＩＶＣＥ２によって制御される。
特に、信号ＰＡＩＶＣＥ２が低レベルである時は、ＮＭ
ＯＳトランジスターＮＭ３が非活性化されて、ＰＭＯＳ
トランジスターＰＭ３を通して伝達ライン（ｔｒａｎｓ
ｆｅｒ ｌｉｎｅ；ＡＩＶＣ）ＡＩＶＣ２上に電荷が供
給されない。一方、信号ＰＡＩＶＣＥが高レベルである
時は、ＮＭＯＳトランジスターＮＭ3が活性化されて、
内部電源電圧発生部２００は、比較器による比較結果に
応じて伝達ラインＡＩＶＣ２上に電荷を供給する。
部２００は、信号ＰＡＩＶＣＥ２によって制御される。
特に、信号ＰＡＩＶＣＥ２が低レベルである時は、ＮＭ
ＯＳトランジスターＮＭ３が非活性化されて、ＰＭＯＳ
トランジスターＰＭ３を通して伝達ライン（ｔｒａｎｓ
ｆｅｒ ｌｉｎｅ；ＡＩＶＣ）ＡＩＶＣ２上に電荷が供
給されない。一方、信号ＰＡＩＶＣＥが高レベルである
時は、ＮＭＯＳトランジスターＮＭ3が活性化されて、
内部電源電圧発生部２００は、比較器による比較結果に
応じて伝達ラインＡＩＶＣ２上に電荷を供給する。
【００２３】図７は、図４に図示された感知増幅回路１
５０の一部を示す回路図である。感知増幅回路１５０
は、図７に図示されたように連結された、３つのＰＭＯ
ＳトランジスターＰＭ４、ＰＭ５、及びＰＭ６と、５つ
のＮＭＯＳトランジスターＮＭ４、ＮＭ５、ＮＭ６、Ｎ
Ｍ７、及びＮＭ８とで構成される。ＰＭＯＳトランジス
ターＰＭ４、ＰＭ５は、１つのＰ−ラッチ感知増幅器
（Ｐ−ｌａｔｃｈ ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒ）
を構成し、ＮＭＯＳトランジスターＮＭ４、ＮＭ５は、
１つのＮ−ラッチ感知増幅器（Ｎ−ｌａｔｃｈ ｓｅｎ
ｓｅ ａｍｐｌｉｆｉｅｒ）を構成する。
５０の一部を示す回路図である。感知増幅回路１５０
は、図７に図示されたように連結された、３つのＰＭＯ
ＳトランジスターＰＭ４、ＰＭ５、及びＰＭ６と、５つ
のＮＭＯＳトランジスターＮＭ４、ＮＭ５、ＮＭ６、Ｎ
Ｍ７、及びＮＭ８とで構成される。ＰＭＯＳトランジス
ターＰＭ４、ＰＭ５は、１つのＰ−ラッチ感知増幅器
（Ｐ−ｌａｔｃｈ ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒ）
を構成し、ＮＭＯＳトランジスターＮＭ４、ＮＭ５は、
１つのＮ−ラッチ感知増幅器（Ｎ−ｌａｔｃｈ ｓｅｎ
ｓｅ ａｍｐｌｉｆｉｅｒ）を構成する。
【００２４】図８は、図４中の制御信号の間のタイミン
グを示す。以下、本発明の望ましい実施形態による感知
動作を図４乃至図８を参照して詳細に説明する。
グを示す。以下、本発明の望ましい実施形態による感知
動作を図４乃至図８を参照して詳細に説明する。
【００２５】図８を参照すると、行活性化信号、即ち、
行アドレスストローブ信号／ＲＡＳが低レベルに遷移す
ると、制御ロジック１８０からの行活性化信号ＰＲが高
レベルに活性化される。ＰＡＩＶＣＥ信号発生部１９０
は、高レベルの行活性化信号ＰＲに応じて高レベルの制
御信号ＰＡＩＶＣＥ２を出力することによって、感知増
幅器回路１５０に提供される内部電源電圧ＡＩＶＣ２が
発生されるように内部電源電圧発生部２００を活性化さ
せる。図８に図示されたように、アドレスされる１つの
メモリセルＭＣに連結された１つのワードラインＷＬ０
が選択され、１つのビットラインＢＬがアドレスされた
メモリセルＭＣのセルキャパシタに連結される。従っ
て、ビットラインＢＬ上の電圧レベルは、アドレスされ
たメモリセルＭＣに貯蔵されたデータに応じて、プレチ
ャージ電圧レベル（例えば、ＶＣＣ／２）以上又は以下
に変わる。
行アドレスストローブ信号／ＲＡＳが低レベルに遷移す
ると、制御ロジック１８０からの行活性化信号ＰＲが高
レベルに活性化される。ＰＡＩＶＣＥ信号発生部１９０
は、高レベルの行活性化信号ＰＲに応じて高レベルの制
御信号ＰＡＩＶＣＥ２を出力することによって、感知増
幅器回路１５０に提供される内部電源電圧ＡＩＶＣ２が
発生されるように内部電源電圧発生部２００を活性化さ
せる。図８に図示されたように、アドレスされる１つの
メモリセルＭＣに連結された１つのワードラインＷＬ０
が選択され、１つのビットラインＢＬがアドレスされた
メモリセルＭＣのセルキャパシタに連結される。従っ
て、ビットラインＢＬ上の電圧レベルは、アドレスされ
たメモリセルＭＣに貯蔵されたデータに応じて、プレチ
ャージ電圧レベル（例えば、ＶＣＣ／２）以上又は以下
に変わる。
【００２６】ビットラインＢＬ上の電圧レベルが図８に
図示されたように少しだけ増加すると仮定してみると、
ビットラインＢＬに連結された感知増幅器回路１５０内
のＮＭＯＳトランジスターＮＭ５は、ターンオンされ、
コンプリメンタリビットライン／ＢＬに連結された感知
増幅器回路１５０内のＮＭＯＳトランジスターＮＭ６
は、ターンオフされる。同様に、コンプリメンタリビッ
トライン／ＢＬに連結された感知増幅器回路１５０内の
ＰＭＯＳトランジスター／ＰＭ４は、ターンオンされ、
ビットラインＢＬに連結された感知増幅器回路１５０内
のＰＭＯＳトランジスターＰＭ５は、ターンオフされ
る。
図示されたように少しだけ増加すると仮定してみると、
ビットラインＢＬに連結された感知増幅器回路１５０内
のＮＭＯＳトランジスターＮＭ５は、ターンオンされ、
コンプリメンタリビットライン／ＢＬに連結された感知
増幅器回路１５０内のＮＭＯＳトランジスターＮＭ６
は、ターンオフされる。同様に、コンプリメンタリビッ
トライン／ＢＬに連結された感知増幅器回路１５０内の
ＰＭＯＳトランジスター／ＰＭ４は、ターンオンされ、
ビットラインＢＬに連結された感知増幅器回路１５０内
のＰＭＯＳトランジスターＰＭ５は、ターンオフされ
る。
【００２７】また、図８に図示されたように、信号ＬＡ
ＮＧは、低レベルから高レベルに遷移され、信号ＬＡＰ
Ｇは、高レベルから低レベルに遷移される。即ち、感知
動作が初期化される。これにより、感知増幅器回路１５
０のＰＭＯＳトランジスターＰＭ６とＮＭＯＳトランジ
スターＮＭ６がターンオンされる。従って、プレチャー
ジ電圧レベルＶＣＣ／２を有するコンプリメンタリビッ
トライン／ＢＬがＮＭＯＳトランジスターＮＭ５、ＮＭ
６を通して接地電圧ＶＳＳに連結される。プレチャージ
電圧ＶＣＣ／２より少し高い電圧レベルを有するビット
ラインＢＬがＰＭＯＳトランジスターＰＭ４、ＰＭ６を
通して内部電源電圧ＡＩＶＣに連結されてビットライン
ＢＬがほぼ内部電源電圧ＡＩＶＣまでチャージされる。
ＮＧは、低レベルから高レベルに遷移され、信号ＬＡＰ
Ｇは、高レベルから低レベルに遷移される。即ち、感知
動作が初期化される。これにより、感知増幅器回路１５
０のＰＭＯＳトランジスターＰＭ６とＮＭＯＳトランジ
スターＮＭ６がターンオンされる。従って、プレチャー
ジ電圧レベルＶＣＣ／２を有するコンプリメンタリビッ
トライン／ＢＬがＮＭＯＳトランジスターＮＭ５、ＮＭ
６を通して接地電圧ＶＳＳに連結される。プレチャージ
電圧ＶＣＣ／２より少し高い電圧レベルを有するビット
ラインＢＬがＰＭＯＳトランジスターＰＭ４、ＰＭ６を
通して内部電源電圧ＡＩＶＣに連結されてビットライン
ＢＬがほぼ内部電源電圧ＡＩＶＣまでチャージされる。
【００２８】上述のように、本発明の望ましい実施形態
によれば、感知動作が実行されている間に、アドレスさ
れたメモリセルと関連する再格納動作も実行される。図
８から分かるように、ビットラインＢＬが増加すること
によって内部電源電圧ＡＩＶＣ２が低くなる。これはビ
ットラインＢＬをチャージするために多量の電荷が消費
されるためである。そのため、再格納動作を完全に実行
するためには、信号ＰＡＩＶＣＥ２、又は信号ＬＡＮ
Ｇ、ＬＡＰＧが非活性化される前に、内部電源電圧ＡＩ
ＶＣ２を目標電圧（例えば、2.5V）まで回復させなけれ
ばならない。
によれば、感知動作が実行されている間に、アドレスさ
れたメモリセルと関連する再格納動作も実行される。図
８から分かるように、ビットラインＢＬが増加すること
によって内部電源電圧ＡＩＶＣ２が低くなる。これはビ
ットラインＢＬをチャージするために多量の電荷が消費
されるためである。そのため、再格納動作を完全に実行
するためには、信号ＰＡＩＶＣＥ２、又は信号ＬＡＮ
Ｇ、ＬＡＰＧが非活性化される前に、内部電源電圧ＡＩ
ＶＣ２を目標電圧（例えば、2.5V）まで回復させなけれ
ばならない。
【００２９】従来のＤＲＡＭ装置の場合、感知動作によ
って低くなった内部電源電圧を目標電圧まで回復させる
前に（図３参照）、信号／ＲＡＳの活性時間に対応する
パルス幅を有する信号ＰＡＩＶＣＥが非活性化される。
しかし、本発明の望ましい実施形態によるＤＲＡＭ装置
では、信号ＰＡＩＶＣＥ２の非活性時間が所定の時間だ
け遅延され、これにより内部電源電圧を目標電圧まで回
復させるために必要な時間が確保される。即ち、本発明
の望ましい実施形態によるＤＲＡＭ装置では、信号Ｐ
Ｒ、／ＲＡＳが非活性化されても、信号ＰＡＩＶＣＥ２
は、活性化状態を維持する。従って、内部電源電圧ＡＩ
ＶＣ２が目標電圧レベル（例えば、２．５Ｖ）まで十分
に回復され、目標電圧レベルを有する内部電源電圧ＡＩ
ＶＣ２でビットラインＢＬがチャージされる。その結
果、アドレスされたメモリセルのための再格納動作が完
全に実行されるようにする。
って低くなった内部電源電圧を目標電圧まで回復させる
前に（図３参照）、信号／ＲＡＳの活性時間に対応する
パルス幅を有する信号ＰＡＩＶＣＥが非活性化される。
しかし、本発明の望ましい実施形態によるＤＲＡＭ装置
では、信号ＰＡＩＶＣＥ２の非活性時間が所定の時間だ
け遅延され、これにより内部電源電圧を目標電圧まで回
復させるために必要な時間が確保される。即ち、本発明
の望ましい実施形態によるＤＲＡＭ装置では、信号Ｐ
Ｒ、／ＲＡＳが非活性化されても、信号ＰＡＩＶＣＥ２
は、活性化状態を維持する。従って、内部電源電圧ＡＩ
ＶＣ２が目標電圧レベル（例えば、２．５Ｖ）まで十分
に回復され、目標電圧レベルを有する内部電源電圧ＡＩ
ＶＣ２でビットラインＢＬがチャージされる。その結
果、アドレスされたメモリセルのための再格納動作が完
全に実行されるようにする。
【００３０】目標電圧まで、内部電源電圧を回復させる
ために必要な時間が経過した後、信号ＰＡＩＶＣＥ２、
ＬＡＮＧ、そしてＬＡＰＧが非活性化され、選択された
ワードラインＷＬ０が非活性化される。即ち、感知動作
が完了する。
ために必要な時間が経過した後、信号ＰＡＩＶＣＥ２、
ＬＡＮＧ、そしてＬＡＰＧが非活性化され、選択された
ワードラインＷＬ０が非活性化される。即ち、感知動作
が完了する。
【００３１】
【発明の効果】上述の本発明のＤＲＡＭ装置によると、
例えば、行活性時間、即ち行アドレスストローブ信号
（／ＲＡＳ）のパルス幅が減少しても、再格納動作（ｒ
ｅｓｔｏｒｅ ｏｐｅｒａｔｉｏｎ）又はリフレッシュ
動作（ｒｅｆｒｅｓｈ ｏｐｅｒａｔｉｏｎ）を実行す
ることができる。
例えば、行活性時間、即ち行アドレスストローブ信号
（／ＲＡＳ）のパルス幅が減少しても、再格納動作（ｒ
ｅｓｔｏｒｅ ｏｐｅｒａｔｉｏｎ）又はリフレッシュ
動作（ｒｅｆｒｅｓｈ ｏｐｅｒａｔｉｏｎ）を実行す
ることができる。
【００３２】また、上述の本発明のＤＲＡＭ装置による
と、例えば、内部電源電圧が低くなっても、制御信号
（例えば、信号ＰＡＩＶＣＥ２）のパルス幅を調節する
ことによって、再格納動作又はリフレッシュ動作を実行
することができる。
と、例えば、内部電源電圧が低くなっても、制御信号
（例えば、信号ＰＡＩＶＣＥ２）のパルス幅を調節する
ことによって、再格納動作又はリフレッシュ動作を実行
することができる。
【００３３】従って、本発明によれば、ＤＲＡＭ装置の
信頼性が向上する。
信頼性が向上する。
【図１】従来半導体メモリ装置のブロック図である。
【図２】内部電源電圧と外部電源電圧との関係を示す図
面である。
面である。
【図３】図１で使用された制御信号の間のタイミングを
示す図面である。
示す図面である。
【図４】本発明による半導体メモリ装置のブロック図で
ある。
ある。
【図５】図４に図示された電源電圧発生部の望ましい実
施形態を示す図面である。
施形態を示す図面である。
【図６】図４に図示された感知増幅回路の一部を示す回
路図である。
路図である。
【図７】図４に使用された制御信号の間のタイミングを
示す図面である。
示す図面である。
【図８】図８は、図４中の制御信号の間のタイミングを
示す図である。
示す図である。
１０ 行アドレスバッファ回路 ２０ 列アドレスバッファ回路 ３０ 行デコーダ回路 ４０ 列デコーダ回路 ６０ 感知増幅回路 ７０ａ、７０ｂ データ入出力バッファ １００ 行アドレスバッファ １１０ 列アドレスバッファ １２０ 行デコーダ １３０ 列デコーダ １５０ 感知増幅器回路 ８０、１８０ 制御ロジック ９０、１９０ 内部電源電圧発生部 ２００ 内部電源電圧発生部 １４０ メモリセルアレー １５０ 感知増幅回路 １６０ データ入力バッファ １７０ データ出力バッファ
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Claims (8)
- 【請求項１】 ＤＲＡＭ装置において、 データを貯蔵するメモリセルと、 前記メモリセルに連結された第１ビットラインと、 前記第１ビットラインに対応する第２ビットラインと、 前記第１ビットライン上の電圧変化を感知して、その結
果に応じて、前記第１及び第２ビットラインのうち１つ
のビットラインの電圧を電源電圧まで増幅する感知増幅
器と、 制御信号に応じて、前記感知増幅器に供給すべき前記電
源電圧を発生する電源電圧発生部と、 行アドレスストローブ信号に同期した行活性化信号に応
じて、前記制御信号を発生させるためのコントローラ
と、 を含み、前記行活性化信号が非活性化されてから所定の
時間が経過した後に、前記制御信号が非活性化されるこ
とを特徴とするＤＲＡＭ装置。 - 【請求項２】 前記制御信号のパルス幅は、前記行活性
化信号のパルス幅より長く設定されており、これによ
り、前記感知及び増幅動作によって低くなった前記電源
電圧が目標電圧レベルまで回復されることを特徴とする
請求項１に記載のＤＲＡＭ装置。 - 【請求項３】 前記コントローラは、 前記行活性化信号を遅延させるための遅延回路と、 前記行活性化信号が低レベルから高レベルに遷移するこ
とに応じて前記制御信号を活性化させ、行活性化信号が
高レベルから低レベルに遷移した後、前記遅延回路によ
って遅延された前記行活性化信号に応じて前記制御信号
を非活性化させるためのロジック回路とを含むことを特
徴とする請求項２に記載のＤＲＡＭ装置。 - 【請求項４】 前記遅延回路は、偶数個の直列に連結さ
れたインバータで構成されることを特徴とする請求項３
に記載のＤＲＡＭ装置。 - 【請求項５】 前記ロジック回路は、 前記遅延回路に連結された入力端子と前記行活性化信号
を受ける他の入力端子とを有するＮＯＲゲートと、 前記ＮＯＲゲートの出力端子に連結された入力端子と前
記制御信号を出力する出力端子とを有するインバータ
と、 を含むことを特徴とする請求項３に記載のＤＲＡＭ装
置。 - 【請求項６】 前記メモリセルは、前記データに対応す
る電荷を貯蔵するキャパシタで構成されていることを特
徴とする請求項１に記載のＤＲＡＭ装置。 - 【請求項７】 データを貯蔵するメモリセルアレーを有
するＤＲＡＭ装置に適用されるデータセンシング方法に
おいて、 行アドレスストローブ信号に同期した行活性化信号に応
じて制御信号を活性化する段階と、 前記制御信号に応じて電源電圧を発生する段階と、 前記メモリセルアレーに貯蔵されたデータを感知する段
階と、 前記行活性化信号が非活性化されてから所定の時間が経
過した後に、前記制御信号を非活性化させる段階と、 を含むことを特徴とするデータセンシング方法。 - 【請求項８】 前記制御信号のパルス幅は、前記行活性
化信号のパルス幅より長く設定されており、これによ
り、前記感知及び増幅動作によって低くなった前記電源
電圧が目標電圧レベルまで回復されることを特徴とする
請求項７に記載のデータセンシング方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR98-39814 | 1998-09-24 | ||
| KR1019980039814A KR100294450B1 (ko) | 1998-09-24 | 1998-09-24 | 반도체메모리장치의어레이내부전원전압발생회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000163971A true JP2000163971A (ja) | 2000-06-16 |
| JP4005279B2 JP4005279B2 (ja) | 2007-11-07 |
Family
ID=19551872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26588799A Expired - Fee Related JP4005279B2 (ja) | 1998-09-24 | 1999-09-20 | Ｄｒａｍ装置及びそれのセンシング方法 |
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| Country | Link |
|---|---|
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| JP (1) | JP4005279B2 (ja) |
| KR (1) | KR100294450B1 (ja) |
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|---|---|---|---|---|
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| US6433622B1 (en) * | 2000-08-17 | 2002-08-13 | Koninklijke Philips Electronics N.V. | Voltage stabilized low level driver |
| US6801025B2 (en) * | 2002-11-07 | 2004-10-05 | International Business Machines Corporation | Method and apparatus for control of voltage regulation |
| KR100691485B1 (ko) * | 2003-07-29 | 2007-03-09 | 주식회사 하이닉스반도체 | 액티브 모드시에 전류소모를 줄일 수 있는 반도체 메모리장치 |
| KR100689817B1 (ko) | 2004-11-05 | 2007-03-08 | 삼성전자주식회사 | 전압 발생 회로 및 이 회로를 구비하는 반도체 메모리 장치 |
| KR100816725B1 (ko) * | 2006-09-28 | 2008-03-27 | 주식회사 하이닉스반도체 | 내부전압 발생기 및 그 구동 방법 |
| KR100990144B1 (ko) * | 2007-03-05 | 2010-10-29 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 동작방법 |
| US9286975B2 (en) * | 2014-03-11 | 2016-03-15 | Intel Corporation | Mitigating read disturb in a cross-point memory |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4975877A (en) | 1988-10-20 | 1990-12-04 | Logic Devices Incorporated | Static semiconductor memory with improved write recovery and column address circuitry |
| JPH0713863B2 (ja) | 1989-07-20 | 1995-02-15 | 株式会社東芝 | ダイナミック型ランダムアクセスメモリ |
| US5793667A (en) | 1990-09-19 | 1998-08-11 | The United States Of America As Represented By The Secretary Of The Navy | Sense amplifier control system for ferroelectric memories |
| US5694361A (en) * | 1992-03-18 | 1997-12-02 | Uchida; Toshiya | Output circuit |
| JP3444975B2 (ja) * | 1994-07-18 | 2003-09-08 | 富士通株式会社 | パルス幅伸長回路 |
| JPH08129894A (ja) * | 1994-10-28 | 1996-05-21 | Nec Corp | 不揮発性半導体記憶装置 |
| US5640350A (en) | 1996-05-01 | 1997-06-17 | Iga; Adam Sempa | Multi-bit dynamic random access memory cell storage |
-
1998
- 1998-09-24 KR KR1019980039814A patent/KR100294450B1/ko not_active IP Right Cessation
-
1999
- 1999-05-26 TW TW088108623A patent/TW426849B/zh not_active IP Right Cessation
- 1999-09-20 JP JP26588799A patent/JP4005279B2/ja not_active Expired - Fee Related
- 1999-09-21 US US09/400,164 patent/US6222787B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| TW426849B (en) | 2001-03-21 |
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| KR100294450B1 (ko) | 2001-09-17 |
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