TW426849B - Dynamic random access memory device with an improved reliability and a sensing method thereof - Google Patents

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4 3雜4。3_ 五、發明說明（ί ) 本發明是有關於一種半導體積體電路記憶體裝置，且 特別是有關於一種動態隨機存取記憶體裝置及其感測方 法。 (請先閱讀背面之注意事項再填寫本頁) 雖然一半導體記憶體裝置(特別是一動態隨機存取記憶 體(DRAM)裝置）之整合密度已增加，但是在DRAM裝置中 之功率耗損亦隨之增加。功率耗損之原因在於內部電源供 電壓不僅使用在一感測放大器，而且使用在與一記憶體單 元陣列有關聯之控制信號。逐漸地，使用者已需求可在低 功率下操作之動態隨機存取記憶體。有鑑於低功率及高密 度設計，很難滿足在低功率動態隨機存取記憶體裝置中所 要求之操作狀態。 經濟部智慧財產局員工消費合作社印製 參考第1圖，其係顯示出一傳統動態隨機存取記憶體 裝置之方塊圖。動態隨機存取記憶體裝置包括一列及一行 位址緩衝器電路10、20、一列及一行解碼器電路30、40、 一記憶體單元陣列50、一感測放大器電路60、一資料輸 入及輸出緩衝器7〇a ' 7〇b。上述電路皆爲熟知此技術者所 了解，故在此省略其說明。在上述記憶體裝置中，更提供 用來控制上述電路之一控制邏輯，以回應所供應之信號 ^@、碎。再者，上述記憶體裝置包括一內部電源 供應電壓產生器90,其用來接收一外部電源供應電壓 EVC，及產生一內部電源供應電壓AIVC，以回應來自控 制邏輯80之一信號PAIVCE。信號PAIVCE具有一脈衝寬 度，其對應於上述列位址選通信號@(tRAS)之一主動時 間。所產生之內部電源供應電壓AIVC是供應到感測放大 器電路60。 4 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 五 A7 B7 4^6849 4 8 83 Dit'.d〇c/〇〇s 、發明說明（）） 如第2圖所示，其係顯示出內部及外部電源供應電壓 之關係。內部電源供應電壓產生器90產生內部電供應電 壓AIVC，此內部電供應電壓AIVC是跟隨於具有預定電 壓範圍之外部電源供應電壓（例如0V-2.5V之間）。當外部 電源供應電壓EVC超過上述預定電壓準位（2.5V)時，電壓 AIVC會被控制在一預定電壓準位(例如:2.5V)。 第3圖係顯示出在第1圖中之控制信號間之時序圖。 以下，將配合所附圖式來說明依據傳統動態隨機存取記憶 體裝置之感測操作。 參考第3圖，當信號RAS從一高邏輯準位（一非主動 狀態）轉變到一低邏輯準位（一主動狀態）時，控制邏輯80 產生一高邏輯準位之信號PAIVCE。此會使內部電源供應 電壓產生器90產生內部電源供應電壓AIVC。在此之後， 當列解碼器電路30啓動連接到一所選擇之記憶體單元之 字元線(如第3圖所示）時，會在連接到所選擇記憶單元之 位元線及其單元電容器間產生一電荷共享操作（Charge Sharing Operation)。結果，會改變此位元線上之電壓準位。 之後，當啓動信號LANG、LAPG時，則依據儲存在所選 擇之記憶單元中之資料將來自產生器90之內部電源供應 電壓AIVC經由感測放大器電路60供應到位元線或一互 補位元線。當不啓動列位址選通信號^時，則亦不啓動 信號PAIVCE。此強迫不啓動內部電源供應電壓產生器90。

如熟知此技術者所了解，當實施感測操作時，亦會實 施與所定址之記憶體單元相關聯之恢復操作。從第3圖可 了解，當位元線BL電壓增加時，內部電供應電壓AIVC (請先閱讀背面之沒意事項再填寫本頁) I 裝if--I--訂--------，線' 經濟部智慧財產局員工消費合作社印製 i•紙張尺中國國家標準（CNS)A4規格（210 X 297公釐） Α7 Β7 42684$ 4 8 8 3 p i Γ d t> c / ίΓδ 8 五、發明說明（）） 會降低（因爲電荷會耗損，以對位元線實施充電）。爲了 完全實施恢復操作，內部電源供應電壓AIVC必須在信號 PAIVCE不啓動之前’恢復到—目標電壓(例如:2.5V)。 但是’依據此傳統動態隨機存取記憶體裝置，會有如 下之問題:在信號PAIVCE啓動期間，降低後之內部電源 供應電壓AIVC無法恢復到例如:2.5V。此將強迫所選擇之 記憶體單元之單元電容器不被完全充電因此，當在下一 主動週期期間再次選擇此記憶體單元時，很難或者不可能 實施正常之電荷分享操作（感測操作或更新操作）。此外， 當減少信號^之主動時間及降低內部電源供應電壓AIVC 準位時，此問題變得更嚴重。 本發明目的在於提供一動態隨機存取記憶體裝置，其 可實行一恢復操作，而無視於短的列主動時間及降低之電 源供應電壓，以及其感測方法。 爲了達到上述目的，依據本發明之觀念，所提供之隨 機存取記憶體裝置包括一記憶體單元，其用來儲存資料、 一第一位元線，其連接到上述記憶體單元、一第二位元線， 其對應於上述第一位元線、一感測放大器，其感測在上述 第一位元線上之一改變電壓，並且依據感測結果放大第一 或第二位元線之電壓成爲一電源供應電壓、一電源供應電 壓產生器，其用來產生供應到感測放大器之上述電源供應 電，以回應一控制信號、一控制器’其用來產生該控制信 號，以回應與一列位址選通信號同步之一列主動信號，其 中，在不啓動上述列主動信號及一時間消逝後，不啓動上 述控制信號。此外，上述控制信號之脈衝寬度比上述主動 6 (請先閱讀背面之注意事項再填寫本貝) 袈---- 訂---------線_ 經濟部智慧財產局員Η消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（2〗0 X 297公釐) 經濟部智慧財產局員工消費合作社印製 4268 4 9 4S83pif.doc/008 五、發明說明（A ) 信號的長，以便使因感測及放大操作所降低之電源供應電 壓恢復到一目標電壓準位。 在依據本發明之記憶體中，控制器包括一延遲器，其 用來延遲上述列主動信號、一邏輯電路，其用來啓動上述 控制信號，以回應從低準位轉變到高準位之列主動信號， 以及不啓動上述控制信號，以回應因延遲器在列主動信號 由高準位轉變到低準位時所造成之一延遲列主動信號。 爲讓本發明之上述和其他目的、特徵、和優點能更明 顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳 細說明如下。 圖式之簡單說明： |31 第1圖係顯示出一傳統半導體記憶體裝置^€塊圖； 第2圖係顯示出內部及外部電源供應電壓_^|關係圖；

第3圖係顯示使用在第1圖中之控制信一時序 圖； 1U 第4圖係顯示依據本發明一半導體記憶體裝置之方塊 圖； 第5圖係顯示出依據本發明之一內部電源供應電壓產 生器之一較佳實施例； 第6圖係顯示在第4圖中之一內部電源供應電壓產生 器之一較佳實施例； 第7圖係顯示出第4圖中之一感測放大器電路之部分 電路圖；以及 第S圖係顯示出第4圖中控制信號間之一時序圖。 7 (請先閲讀背面之注意事項再填寫本頁) '衣.___ 訂---------線- 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） A7 B7 4 2 68 4 g 488 3pif.doc/008 五、發明說明（（r) 符號之簡單說明： ίο-列位址緩衝器電路； 20-行位址緩衝器電路； 30-列解碼器； 40-行解碼器； 50-記憶體單元陣列； 60-感測放大器電路； 7〇a-資料輸入緩衝器； 7〇b-資料輸出緩衝器； 90-內部電源供應電壓產生器； 100-列位址緩衝器； 110·行位址緩衝器； 120-列解碼器； 130-行解碼器； 140-記憶體單元陣列； 150-感測放大器電路； 160-資料輸入綏衝器； 170-資料輸出緩衝器； 180-控制邏輯;以及 190-內部電源供應電壓產生器。 實施例 本發明之較佳實施例將配合所附圖式加以說明。 第4圖係顯示出依據本發明之一半導體記憶體裝置之 <請先閱讀背面之注意事項再填寫本頁) 裝--------訂----- 線' 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 五 A7 B7 426849

4883pjf.ci〇c/00S 發明說明（（） 方塊圖。在第4圖中，參考符號100、110、120、130分 別代表一列位址緩衝器、一行位址緩衝器、一列解碼器、 〜行解碼器。參考符號140、.150、160、170代表一記懷 體單元陣列、一感測放大器電路、一資料輸入緩衝器、/ 資料輸出緩衝器。此構成與第1圖之構成是相同的，故省 略其說明。參考符號180代表一控制邏輯。參考符號19〇 代表一PAIVCE產生器。參考符號200代表一內部電源供 應電壓產生器。 控制邏輯180接收一列位址選通信號瓦石，一行位址 選通信號己在，一寫入致能信號碎，以用來控制電路1〇〇、 110、120、130、140。再者，控制邏輯180產生一列主_ fe號PR ’以回信號以S。當信號Λ451從一筒邏輯準位（一·許 主動狀態）轉變成爲一低邏輯準位（一主動狀態）時，列主動 信號PR轉變成爲一高邏輯準位;然而當信號^從一低# 輯準位轉變成爲一高邏輯準位時，列主動信號PR轉變成 爲一低邏輯準位。亦即，列主動信號PR具有一脈衝寬度’ 其對應於信號^之啓動時間。結果，列主動信號PR興列 位址選通信號^同步（或者列主動信號PR爲列位址選® 信號瓦石之一反相信號。 PAIVCE產生器190產生用來控制內部電源供應電應 產生器200之主動及非主動的一信號PAIVCE，以回應控 制邏輯18〇之列主動信號PR。如第5圖所示，依據本發 明之內部電源供應電壓產生器之一較佳實施例，內部電源 供應電壓產生器190包括三個反相器INV卜INV2、INV3、 一個NOR閘G1，其連接如第5圖所示。串聯連接反相器 ----^—— — illl — 1 if — — — — — ^ « — — — —In ^ - <請先閲讀背面之洙意事項存碘寫本買> 經濟部智慧財產局員工消費合作社印製 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消f合作杜印製 42 68 4 9 4883pif.doc/〇〇8 五、發明說明（7) INV1 ' INV2構成一延遲器◊ nor閘G1、反相器INV3構 成一邏輯電路，其可啓動上述控制信號PAIVCE，以回應 從低準位到高準位轉變之主動信號PR，以及不啓動控制 信號PAIVCE，以回應由延遲器在列主動信號PR從高準 位至低準位轉變時所產生之一延遲列主動信號。 依據電路結構，當列主動信號PR爲一低邏輯準位時， 控制信號PAIVCE爲一低邏輯準位，以及將NOR閘G1之 輸入端Nl、N2維持在低邏輯準位。信號PAIVCE在列主 動信號PR之低準位至高準位之轉變時，會經由NOR閘G1 及反相器INV3變成高準位。在此時NOR閘G1之輸入端 Nl、N2分別維持在高準位。雖然，列主動信號PR從高準 位轉變成爲一低邏輯準位，但是信號PAIVC繼續保持在 一高邏輯準位。不像傳統動態隨機存取記憶體裝置，雖然 不啓動列位址選通信號RAS，但內部電源供應電壓產生器 200繼續會維持在主動狀態。在由反相器INV1-INV3及 NOR閘G1所決定之一延遲時間之後，才會不啓動信號 PAIVCE。 繼續參考第4圖，內部電源供應電壓產生器200產生 內部電源供應電壓AIVC(例如：2.5V)，以回應來自產生器 190之控制信號PAIVCE。在信號PAIVCE啓動期間，內 部電源供應電壓AIVC是提供至感測放大器電路150。 參考第6圖，其係顯示出內部電源供應電壓產生器200 之一較佳實施例。內部電源供應電壓產生器200是由三個 PMOS電晶體PM1、PM2、PM3 '三個NMOS電晶體NM1、 NM2、NM3 所構成。電晶體 PM1、PM2、NM1、NM2、NM3 本紙張尺度適用中國國家標準（CNS)A4規格（210^ 297公釐） ------------1..¾--------訂 --------線- - C請先閱讀背面之>i意事項再填寫本頁) 經濟部智慧財產局具工消費合作社印製 426849 4883pif.d〇c/008 五、發明說明（$ ) 構成一熟知之微分放大器(做爲一比較器），以及電晶體PM3 操作爲一驅動器。 如第6圖所示，藉由信號PAIVCE來控制內部電源供 應電產生器200。特別地，當信號PAIVCE在一低邏輯準 位時，不啓動NMOS電晶體NM3，所以沒有電荷經由PMO S電晶體PM3供應至一傳送線AIVC。當信號PAIVCE是 在一高邏輯準位時，啓動NMOS電晶NM3。此會使內部 電源供應電壓產生器200依據比較器之比較結果供給傳送 線AIVC電荷。 第7圖係顯示出第4圖中之感測放大器電路150之部 分電路圖。感測放大器電路150包括三個PMOS電晶體 PM4、PM5、PM6、五個 NMOS 電晶體 NM4、NM5、NM6、 NM7、NM8，其連接如第7圖所示。PMOS電晶體PM4、 PM5構成一閂鎖感測放大器;NMOS電晶體NM4、NM5構 成一 N閂鎖感測放大器。 第8圖係顯示出第4圖中控制信號間之時序圖。以下， 將配合第4-7圖及第8圖來說明本發明之感測操作。

參考第8圖，當列位址選通信號^轉變成爲低準位 信號時，來自控制羅輯18〇之列主動信號PR會啓動成爲 高準位狀態。PAIVCE產生器190輸出一高邏輯準位之控 制信號PAIVCE 以回應一高邏輯準位之列主動信號PR ’ 因而啓動電源供應電壓產生器200 ’以便產生內部電源供 應電壓AIVC，並將其供應至該感測放大器電路15〇。如 第8圖所示，選擇一字元線WL0 ’其連接到所定址之一記 憶體單元MC; —位元線BL連接到所定址之記憶體單元MC 本纸張尺度適用中國國家標準（CNS)A4規格<210 * 297公釐） ------------- 、κ-------—訂·--I---!線. (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 426849 4883pifd〇c/〇〇8 五、發明說明（彳） 之單元電容器。結果，依據儲存在上述定址之記憶體單元 MC之資料，改變在位元線BL之一電壓準位(高於或低於 一預定電壓準位(例如:VCC之一半））。 .第8圖所示，假設稍微增加在位元線BL上之電壓 準位。依據此狀態，導通連接到位元線BL之感測放大器 電路150中之NMOS電晶NM5;不導通連接到互補位元孟： 之感測放大器電路150中之NMOS電晶NM6。同樣地， 導通連接到互補位元線瓦之感測放大器電路150中之 PMOS電晶體PM4;不導通連接到位元線BL之感測放大器 電路150中之PMOS電晶體PM5。 然後，如第8圖所示，信號LANG低邏輯準位轉換成 爲高邏輯準位，以及信號LAPG從高邏輯準位轉換成爲低 邏輯準位。亦即，啓動感測操作。此會造成感測放大器電 路150之PMOS電晶體PM6及NMOS電晶體NM6導通。 結果，具有一預充電電壓準位(VCC之一半）之互補位元線 亙是經由NMOS電晶體NM5、NM6連接到接地電壓VSS。 並且，具有稍微比上述預充電電壓（VCC之一半）高之一電 壓準位之位元線BL是經由PMOS電晶體PM4、PM6連接 到內部電源供應電壓AIVC，以便將位元線BL充電至大 約爲上述內部電源供應電壓AIVC。 如以上所述，當實施感測操作時，亦實施有關於位址 記憶體單元之恢復操作。在第8圖中，可了解的是增加位 元線BL電壓，會降低內部電源供應電壓AIVC。此乃因 爲所耗損之電荷是用來對位元線BL實施充電。因此，爲 λ 了完全實施恢復操作，在信號PAIVCE不啓動或信號 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------------------訂·-------•線· (請先閱讀背面之注意事項再填寫本頁) A7 B7 426849 488 3pif.doc/0 0 8 五、發明說明（ρ) LANG、LAPG不啓動前，內部電源供應電壓AIVC：必須恢 復到一目標電壓(例如:2.5V)。 對於傳統動態隨機存取記憶體裝匱之情況，在內部電 源供應電壓AIVC因感測操作恢復到目標電壓（參考第3圖) 之前，不啓動具有對應於信號^主動時間之脈衝寬度之 信號PAIVCE。但是，在依據本發明之動態隨機存取記憶 體裝置之情況’在預定時間期間延遲信號PAIVCE之不啓 動時序’其對應於內部電源供應電壓AIVC恢復至目標電 壓所需之時間。亦即’雖然不啓動信號PR及巧^，信號 PAIVCE必須繼續爲主動狀態。因此，內部電源供應電壓 AIVC會有效地恢復到目標準位（例如:25V)，以便在具有 目標電壓準位之內部電源供應電壓AlVC上對位元線bl 實施充電。如此可完全實施對位址記憶體單元之恢復操 作。 在內部電源供應電壓AIVC恢復到目標電壓所需之時 間消逝之後，不啓動信號PAIVCE、LANG、LAPG，以及 不啓動所選擇字元線WL0。亦即，感測操作已結束。 依據以述本發明之動態隨機存取記憶體裝置。雖然縮 短列位址選通信號RAS之列主動時間（亦即，脈衝寬度）， 所以可保証更新操作之恢復操作。再者，雖然降低使用在 動態隨機存取記憶體裝置中之內部電源供應電壓，但是亦 可藉由調整信號PAIVCE來實施恢復與更新之操作。因此， 本發明之動態隨機存取記憶體裝置可獲得改良之可靠度。 雖然本發明已以一較佳實施例揭露如上，然其並非用 以限定本發明，任何熟習此技藝者，在不脫離本發明之精 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先間讀背面之注意事項再填寫本頁) 裝--- -----訂 --------- *5^ - 經濟部智慧財產局員工消費合作社印製 4883pif.doc/008 4883pif.doc/008 經濟部智慧財產局員工消費合作杜印製 五、發明說明（Π ) 神和範圍內，當可作些許之更動與潤飾，因此本發明之保 護範圍當視後附之申請專利範圍所界定者爲準。 4 I *^ --------訂--------線· (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用t國國家標準（CNS)A4規格（210 x 297公釐）

Claims (1)

1. 經消部智慧財產局員工消費合作社印製 426Sc c Λ8 B8 4883pii'.doc/008 Γ8 D8 六、申請專利範圍 一種隨機存取記億體裝置，其包括： 一記憶體單元，其用來儲存資料； 一第一位元線，其連接到該記憶體單元； 一第二位元線，其對應於該第一位元線； 一感測放大器，其用來感測在該第一位元線上之一改 變電壓及依據所感測結果放大該第一或第二位元線之電壓 成爲一電源供應電壓； 一電源供應電壓產生器，其用來產生供應到該感測放 大器之該電源供應電壓，以回應一控制信號;以及 一控制器，其用來產生該控制信號，以回應與一列位 址選通信號同步之一列主動信號，其中在不啓動列主動信 號及一時間消逝之後，不啓動該控制信號。 2. 如申請專利範圍第1項所述之隨機存取記憶體裝 置，其中控制信號之脈衝寬度比該列主動信號之脈衝寬度 長，以便將因該感測及放大操作而降低之電源供應電壓恢 復到一目標電壓準位。 3. 如申請專利範圍第2項所述之隨機存取記憶體裝 置，其中該控制器包括： 一延遲器，其用來延遲該列主動信號;以及 一邏輯電路，其用來啓動該控制信號，以回應該列主 動信號之一低準位-至-高準位轉變，以及用來不啓動該控 制信號，以回應由該延遲器在該列主動信號之一高準位-至-低準位轉變時所造成之一延遲列主動信號。 4. 如申請專利範圍第3項所述之隨機存取記憶體裝 置，其中該延遲器包括偶數串列連接之反相器。 15 I - -I 1- ! - I — - — -I I - ---- - II ^^1 II - (請先Η讀背lfi之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4规格（2!〇X297公釐） μ 4SS3pit\d〇c/008 Γ8 D8 六、申請專利範圍 5.如申請專利範圍第3項所述之隨機存取記憶體裝 置，其中該邏輯電路包括： (請先閱讀背面之注意事項再填寫本頁) 一 NOR閘，其具有一輸入端連接到該延遲器、另一 輸入端用來接收該列主動信號;以及 一反相器，其具有一輸入端連接到該NOR閘之一輸 出端、一輸出端輸出該控制信號。 6. 如申請專利範圍第1項所述之隨機存取記憶體裝 置，其中該記憶體單元包括一單元電容器，其用來儲存對 應於該資料之電荷。 7. —種在一隨機存取記憶體裝置中用來感測資料之方 法，該隨機存取記憶體裝置具有一用來儲存資料之記憶體 單元陣列，該方法包括下列步驟： 啓動一控制信號，以回應與一列位址選通信號同步之 一列主動信號； 產生一電源供應電壓，以回應該控制信號； 感測儲存在該記憶體單元陣列中之資料;以及 在不啓動該列主動信號及一時間消逝後，不啓動該控 制信號。 經濟部智慧財產局員工消費合作社印製 8. 如申請專利範圍第7項所述之方法，其中該控制信 號之脈衝寬度比該列主動信號之脈衝寬度長，以便使因該 感測操作而降低之該電源供應電壓恢復到一目標電壓準 位。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）