KR100670709B1 - 저전력 파워 소모를 갖는 반도체메모리소자 - Google Patents

저전력 파워 소모를 갖는 반도체메모리소자 Download PDF

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Abstract

본 발명은 쓰기 동작 시 전류 소모를 감소시켜 저전력 소모를 갖는 반도체메모리소자를 제공하기 위한 것으로, 이를 위한 본 발명으로 페리-데이터라인의 데이터 변동을 감지하기 위한 변동 감지수단; 및 상기 변동 감지수단에 제어받아 구동력을 조절하여 상기 페리-데이터라인의 데이터를 코어-데이터라인에 드라이빙 하거나, 상기 코어-데이터라인의 데이터를 유지하기 위한 쓰기 드라이빙수단을 구비하는 반도체메모리소자를 제공한다.
쓰기 드라이버, 변동, 데이터, 저전력, 감지

Description

저전력 파워 소모를 갖는 반도체메모리소자{SEMICONDUCTOR MEMORY DEVICE WITH LOW POWER CONSUMPTION}
도 1은 종래기술에 따른 반도체메모리소자의 쓰기드라이버 회로.
도 2는 본 발명의 일 실시예에 따른 반도체메모리소자의 쓰기드라이버 회로.
도 3은 도 2의 쓰기 드라이버의 내부 회로도.
도 4는 도 2의 비교부의 내부 회로도.
* 도면의 주요 부분에 대한 부호의 설명
100 : 변동 감지부
200 : 쓰기 드라이빙부
본 발명은 반도체 설계 기술에 관한 것으로, 특히 저전력 소모를 갖는 반도체메모리소자에 관한 것이다.
잘 알려진 바와같이, 메모리 셀로부터 데이터를 읽거나, 쓰는 동작은 메모리 셀 데이터를 코어-데이터라인에 유기하여 증폭하는 동일한 과정을 갖는다.
이후, 읽기 동작 시에는 증폭된 코어-데이터라인의 데이터를 페리-데이터라인으로 전달하여 소자 밖으로 출력하게 된다.
또한, 쓰기 동작 시에는 페리-데이터라인의 외부 데이터를 코어-데이터라인에 인가하여, 코어-데이터라인에 증폭되어 있는 메모리셀의 데이터를 반전, 또는 비반전시켜 메모리 셀에 외부 데이터를 저장하게 된다. 이와같이, 코어-데이터라인에 증폭된 메모리셀의 데이터를 반전시키기 위해 구동력이 큰 쓰기 드라이버가 필요하다.
도 1은 종래기술에 따른 반도체메모리소자의 쓰기 드라이버를 나타낸다.
도 1을 참조하면, 종래기술에 따른 쓰기 드라이버는 쓰기 드라이버 구동신호(bwenz)에 응답하여 페리-데이터라인(gio)의 데이터를 저장하기 위한 홀딩부(10)와, 홀딩부(10)의 출력 데이터를 정/부 코어-데이터라인(lio, lioz)으로 출력하기 위한 드라이빙부(20)와, 프리차지신호(liopcg)에 응답하여 정/부 코어-데이터라인(lio, lioz)을 프리차지하기 위한 프리차지부(30)를 구비한다.
그리고 홀딩부(10)는 쓰기 드라이버 구동신호(bwenz)에 응답하여 데이터를 입력받기 위한 입력부(12)와, 입력부(12)의 출력데이터를 저장하기 위한 래치(14)를 구비한다.
드라이빙부(20)는 반전된 쓰기 드라이버 구동신호(bwenz)에 응답하여 홀딩부의 정/부 출력데이터를 입력받기 위한 입력부(22)와, 입력부(22)의 출력데이터를 정/부 코어-데이터라인(lio, lioz)에 드라이빙하기 위한 드라이버(24)를 구비한다.
참고적으로, 정 코어-데이터라인(lio)에 드라이빙될 데이터를 위한 제1 입력부(22a) 및 제1 드라이버(24a), 부 코어-데이터라인(lioz)에 드라이빙될 데이터를 위한 제2 입력부(22b) 및 제2 드라이버(24b)를 각각 구비한다.
다음에서는 쓰기 드라이버에 의해 페리-데이터라인(gio)의 데이터가 정/부 코어-데이터라인(lio, lioz)에 드라이빙되는 과정을 살펴보도록 한다.
먼저, 홀딩부(10)는 쓰기 드라이버 구동신호(bwenz)신호의 논리레벨 'H'에 응답하여 페리-데이터라인(gio)의 데이터를 래치(14)에 저장하여, 이를 정/부 출력데이터로 출력한다.
이어, 쓰기 드라이버 구동신호(bwenz)신호가 논리레벨 'L'를 갖게 되면, 드라이빙부(20) 내 입력부(22)가 이를 래치하여 드라이버(24)에 전달한다. 드라이버(24)는 입력부(22)의 데이터를 정/부 코어-데이터라인(lio, lioz)에 드라이빙하게 된다.
한편, 종래기술에 따른 쓰기 드라이버를 갖는 반도체메모리소자는 쓰기 동작으로 외부에서 데이터가 인가될 때 마다, 늘 구동되기 때문에 소모되는 전류량이 많아 전력소모가 크다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 쓰기 동작 시 전류 소모를 감소시켜 저전력 소모를 갖는 반도체메모리소자를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따른 반도체메모리소자는 페리-데이터라인의 데이터 변동을 감지하기 위한 변동 감지수단; 및 상기 변동 감지수단에 제어받아 구동력을 조절하여 상기 페리-데이터라인의 데이터를 코어-데이터라인에 드라이빙 하거나, 상기 코어-데이터라인의 데이터를 유지하기 위한 쓰기 드라이빙수단을 구비한다.
바람직하게 변동감지수단은 클럭에 응답하여 상기 페리-데이터라인의 데이터를 저장하기 위한 홀딩부와, 상기 홀딩부의 저장된 데이터와 상기 페리-데이터라인의 현 데이터룰 비교하여 데이터의 변동을 감지하기 위한 비교부를 구비하는 것을 특징으로 한다.
바람직하게 쓰기 드라이빙수단은 쓰기 드라이버 구동신호에 응답하여 상기 페리-데이터라인의 데이터를 저장하기 위한 홀딩부와, 상기 변동감지수단의 출력신호인 변동감지신호에 응답하여 쓰기 드라이버의 구동력을 조절하기 하는 구동력 조절신호를 생성하기 위한 조절신호 생성부와, 상기 구동력 조절신호에 응답하여 상기 홀딩부의 정/부 출력데이터를 큰 구동력으로 정/부 코어-데이터라인에 드라이빙하거나, 작은 구동력으로 정/부 코어-데이터라인의 데이터를 유지하는 상기 쓰기 드라이버를 구비한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 반도체메모리소자의 쓰기 드라이버 회로이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체메모리소자의 쓰기 드라이버 회로는 페리-데이터라인(gio)의 데이터 변동을 감지하기 위한 변동 감지부(100)와, 변동 감지부(100)에 제어받아 구동력을 조절하여 페리-데이터라인(gio)의 데이터를 코어-데이터라인(lio, lioz)에 드라이빙 하기 위한 쓰기 드라이빙부(200)를 구비한다.
그리고 변동 감지부(100)는 직렬 연결된 제1 및 제2 플립플롭(122, 124)을 구비하여 클럭(CLK)에 응답하여 페리-데이터라인(gio)의 데이터를 저장하기 위한 플립플롭부(120)와, 저장된 플립플롭부(120)의 데이터(pst_gio)와 페리-데이터라인(gio)의 현 데이터 사이의 비교를 통해 데이터의 변동을 감지하기 위한 비교부(140)를 구비한다.
참고적으로, 제1 및 제2 플립플롭(122, 124)은 클럭(CLK)의 라이징 에지 이전에 입력신호를 인가받고, 이후 클럭(CLK)의 라이징 에지에서 데이터를 출력한다.
도 3은 도 2의 비교부(140)의 내부회로도로서, 비교부(140)는 플립플로부(120)의 데이터(pst_gio)와 페리-데이터라인(gio)의 현 데이터를 입력으로 갖는 배타부정논리합게이트(XOR1)와, 배타부정논리합게이트(XOR1)의 출력을 지연시켜 변동감지신호(dtc_chg)를 출력하기 위한 제1 및 제2 인버터(I1, I2)를 구비한다.
그러므로, 변동감지부(100)는 클럭(CLK)에 동기된 제1 및 제2 플립플롭(122, 124)을 통해 페리-데이터라인(gio)의 데이터를 저장하므로서 페리-데이터라인(gio)의 현 데이터를 비교한다. 즉, 비교부(140)를 통해 플립플롭부(120)의 저장된 데이터(pst_gio)와 페리-데이터라인(gio)의 현 데이터를 비교하여, 데이터가 변동된 경우에는 변동감지신호(dtc_chg)를 논리레벨 'H'로 활성화시키고, 데이터의 변동이 없는 경우에는 변동감지신호(dtc_chg)를 비활성화시킨다.
도 4는 도 2의 쓰기 드라이빙부(200)의 내부 회로도이다.
도 4를 참조하면, 쓰기 드라이빙부(200)는 쓰기 드라이버 구동신호(bwenz)에 응답하여 페리-데이터라인(gio)의 데이터를 저장하기 위한 홀딩부(220)와, 변동감지신호(dtc_chg)에 응답하여 쓰기 드라이버(230)의 구동력을 조절하기 하는 구동력 조절신호(big_drv_en)를 생성하기 위한 조절신호 생성부(210)와, 구동력 조절신호(big_drv_en)에 응답하여 홀딩부(220)의 정/부 출력데이터를 큰 구동력으로 드라이빙하거나, 보다 작은 구동력으로 드라이빙하는 쓰기 드라이버(230)와, 프리차지신호(liopcg)에 응답하여 정/부 코어-데이터라인(lio, lioz)을 프리차지시키기 위한 프리차지부(240)를 구비한다.
그리고 조절신호 생성부(210)는 뱅크 정보신호(encast)와, 쓰기 드라이버 구동신호(bwenz)를 입력으로 갖는 노어게이트(NR1)와, 변동감지신호(dtc_chg)와 노어게이트(NR1)의 출력신호를 입력으로 갖는 낸드게이트(ND1)와, 낸드게이트(ND1)의 출력신호를 반전시켜 구동력 조절신호(big_drv_en)로 출력하기 위한 인버터(I3)를 구비한다.
홀딩부(220)는 쓰기 드라이버 구동신호(bwenz)에 응답하여 페리-데이터라인(gio)의 데이터를 인가받아 정 출력데이터로 출력하기 위한 입력부(222)와, 입력부(222)의 정 출력데이터를 반전 및 저장하여 부 출력데이터로 출력하기 위한 래치(224)를 구비한다.
입력부(222)는 쓰기 드라이버 구동신호(bwenz)를 반전시키기 위한 인버터(I4)와, 페리-데이터라인(gio)에 인가된 데이터를 게이트 입력으로 가지며 전원전압 VDD에 자신의 소스단이 접속된 PMOS트랜지스터(PM1)와, 인버터(I4)의 출력신호를 게이트 입력으로 가지며 PMOS트랜지스터(PM1)의 드레인단에 자신의 소스단이 접속된 PMOS트랜지스터(PM2)와, 쓰기 드라이버 구동신호(bwenz)를 게이트 입력으로 가지며 PMOS트랜지스터(PM2)의 드레인단에 자신의 드레인단이 접속된 NMOS트랜지스터(NM1)와, 페리-데이터라인(gio)의 데이터를 게이트 입력으로 가지며 NMOS트랜지스터(NM1)의 소스단과 전원전압 VSS 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터(NM2)를 구비하여, NMOS트랜지스터(NM1) 및 PMOS트랜지스터(PM2)의 연결노드에 걸린 신호를 정 출력데이터로 출력한다.
래치(224)는 크로스 커플드된 제1 및 제2 인버터로 구현된다.
또한, 쓰기 드라이버(230)는 구동력 조절신호(big_drv_en)에 응답하여 홀딩부(220)의 정/부 출력데이터를 저장하기 위한 입력부(232)와, 입력부(232)의 정/부 출력데이터를 큰 구동력으로 정/부 코어-데이터라인(lio, lioz)에 드라이빙하기 위한 제1 드라이버(234)와, 제1 드라이버(234)보다 적은 구동력을 가지며 변동감지신 호(dtc_chg)에 응답하여 정/부 코어-데이터라인(lio, lioz)을 드라이빙하기 위한 제2 드라이버(236)를 구비한다.
전술한 쓰기 드라이버(230) 내 입력부(232)와 제1 및 제2 드라이버(234, 236)는 홀딩부(220)의 정/부 출력데이터 단위로 구비된다. 따라서, 쓰기 드라이버(230)를 구체적으로 살펴볼 때 정 출력데이터를 위한 블록만을 예로서 살펴보도록 한다.
제1 입력부(232a)는 구동력 조절신호(big_drv_en)를 게이트 입력으로 가지며 전원전압 VDD와 출력노드 사이에 소스-드레인 경로를 갖는 PMOS트랜지스터(PM3)와, 구동력 조절신호(big_drv_en)를 게이트 입력으로 가지며 출력노드에 자신의 드레인단이 접속된 NMOS트랜지스터(NM3)와, 홀딩부(220)의 정 출력데이터를 게이트 입력으로 가지며 NMOS트랜지스터(NM3)의 소스단과 전원전압 VSS 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터(NM4)와, 출력노드에 걸린 데이터를 크로스 커플드된 제1 및 제2 인버터(I5, I6)를 통해 반전 및 래치하여 출력한다.
그리고 제1 드라이버(234) 내 제1 출력부(234a)는 제2 입력부(232b)의 출력데이터를 반전시키기 위한 인버터(I7)와, 인버터(I7)의 출력신호를 게이트 입력으로 가지며 전원전압 VDD에 자신의 소스단이 접속된 PMOS트랜지스터(PM4)와, 제1 입력부(232a)의 출력데이터를 게이트 입력으로 가지며 PMOS트랜지스터(PM4)의 드레인단과 전원전압 VSS 사이에 드레인-소스경로를 갖는 NMOS트랜지스터(NM5)를 구비하여, PMOS트랜지스터(PM4) 및 NMOS트랜지스터(NM5)의 연결노드를 통해 정 코어-데이터라인(lio)을 구동한다.
제2 드라이버(236) 내 제1 출력부(236a)는 변동감지신호(dtc_chg)를 입력으로 가지며 자신의 소스단이 전원전압 VDD에 접속된 PMOS트랜지스터(PM5)와, 변동감지신호(dtc_chg)를 반전시키기 위한 인버터(I8)와, 인버터(I8)의 출력신호를 게이트 입력으로 가지며 PMOS트랜지스터(PM5)의 드레인단과 전원전압 VSS 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터(NM6)를 구비하여, PMOS트랜지스터(PM5) 및 NMOS트랜지스터(NM6)의 연결노드를 통해 정 코어-데이터라인(lio)을 구동한다.
참고적으로, 제1 드라이버(234)는 제2 드라이버(236) 보다 큰 구동력을 갖는다.
또한, 반도체메모리소자는 메모리 액세스 동작 수행 이후, 다음 커맨드의 인가를 준비하기 위한 프리차지 과정을 거치게 되는데, 이를 수행하는 것이 도시된 바와 같은 라인 프리차지부(240)이다. 라인 프리차지부(240)는 프리차지신호(liopcg)의 활성화 시 홀딩부(220)의 정/부 출력 데이터가 모두 논리레벨 'H'를 갖는 경우 정/부 코어-데이터라인(lio, lioz)을 프리차지 시킨다.
다음에서는 본 발명에 따른 쓰기 드라이버 회로를 갖는 반도체메모리소자의 동작을 살펴보도록 한다.
먼저, 변동감지부(100)는 페리-데이터라인(gio)의 이전 데이터와 현 데이터 사이에 변동이 없는 경우 변동감지신호(dtc_chg)를 논리레벨 'L'로 비활성화 시키며, 조절신호 생성부(210)는 변동감지신호(dtc_chg)의 비활성화에 응답하여 구동력 조절신호(big_drv_en)를 활성화시킨다.
또한, 쓰기 드라이빙부(200)의 구동 전 비활성화된 쓰기 드라이버 구동신호 (bwenz)의 논리레벨 'H'에 응답하여 쓰기 드라이빙부(200) 내 홀딩부(220)는 페리-데이터라인(gio)의 데이터를 저장하여 정/부 출력데이터로 출력하게된다.
이어, 제1 및 제2 입력부(232a, 232b)는 구동력 조절신호(big_drv_en)의 비활성화 시 홀딩부(220)의 정/부 출력데이터에 상관없이, 자신의 정/부 출력데이터를 모두 논리레벨 'L'로 출력하므로서, 제1 드라이버(234) 내 제1 및 제2 출력부(234a, 234b)가 턴오프 되도록 한다.
그리고 변동감지신호(dtc_chg)의 비활성화에 응답하여 제2 드라이버(236) 내 제1 및 제2 출력부(236a, 236b)가 턴온되어 드라이빙하므로서, 이전 정/부 코어-데이터라인(lio, lioz)의 데이터가 유지되도록 한다.
반면, 페리-데이터라인(gio)의 데이터가 변동된 경우 변동감지부(100)는 변동감지신호(dtc_chg)를 활성화시키고, 조절신호 생성부(210)가 변동감지신호(dtc_chg)에 응답하여 구동력 조절신호(big_drv_en)를 활성화시킨다.
따라서, 제1 및 제2 입력부(232a, 232b)가 구동력 조절신호(big_drv_en)에 응답하여 홀딩부(220)의 정/부 출력데이터를 인가받아 출력하므로서, 제1 드라이버(234) 내 제1 및 제2 출력부(234a, 234b)가 입력부(232)의 정/부 출력데이터를 정/부 코어-드라이버라인(lio, lioz)에 드라이빙 한다.
이와같이 본 발명에 따른 쓰기 드라이버 회로를 갖는 반도체메모리소자는 페리-데이터라인의 이전 데이터와 현 데이터를 비교하여 변동된 경우, 구동력이 큰 제1 드라이버를 통해 코어-데이터라인을 구동하고, 변동이 없는 경우에는 구동력이 작은 제2 드라이버를 통해 구동하므로서 코어-데이터라인의 전압 레벨을 유지시킨 다.
즉, 페리-데이터라인의 데이터가 변동되어 코어-데이터라인의 반전이 필요한 경우에는 큰 구동력을 갖는 제1 드라이버를 사용하고, 데이터의 변동이 없는 경우에는 구동력이 작은 제2 드라이버를 통해 코어-데이터라인의 전원레벨을 유지시켜 주므로, 데이터의 변동이 없이 발생하는 불필요한 전류 소모를 줄이므로서, 전력소모를 줄인다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 데이터의 변동이 없이 발생하는 불필요한 전류 소모를 줄이므로서, 전력소모를 줄인다.

Claims (15)

  1. 삭제
  2. 삭제
  3. 클럭에 응답하여 페리-데이터라인의 이전 데이터를 저장하는 플립플롭부;
    상기 플립플롭부로부터 제공된 이전 데이터와 상기 페리-데이터라인의 현재 데이터를 비교하여 데이터의 변동을 감지하기 위한 비교부;
    상기 페리-데이터라인의 현재 데이터를 코어-데이터라인으로 드라이빙하며, 상기 비교부의 출력신호에 응답하여 데이터의 변동시 상대적으로 크게 드라이빙하고 데이터의 미변동시 상대적으로 작게 드라이빙하는 쓰기 드라이빙수단을 구비하며,
    상기 플립플롭부는 직렬 연결된 제1 및 제2 플립플롭을 구비하는 것을 특징으로 하는 반도체메모리소자.
  4. 제3항에 있어서,
    상기 제1 및 제2 플립플롭은,
    클럭의 라이징 에지 이전에 상기 이전 데이터를 인가받고, 클럭의 라이징 에지에서 상기 이전 데이터를 출력하는 것을 특징으로 하는 반도체메모리소자.
  5. 제3항 또는 제4항에 있어서,
    상기 비교부는
    상기 플립플롭부로부터 출력된 이전 데이터와 상기 페리-데이터라인의 현재 데이터를 입력으로 갖는 배타부정논리합게이트와,
    상기 배타부정논리합게이트의 출력을 지연시켜 상기 변동감지신호를 출력하기 위한 인버터 체인을 구비하는 것을 특징으로 하는 반도체메모리소자.
  6. 제3항에 있어서,
    상기 쓰기 드라이빙수단은,
    쓰기 드라이버 구동신호(bwenz)에 응답하여 상기 페리-데이터라인의 현재 데이터를 저장하기 위한 홀딩부와,
    상기 상기 비교부의 출력신호에 응답하여 쓰기 드라이버의 구동력을 조절하기 하는 구동력 조절신호를 생성하기 위한 조절신호 생성부와,
    상기 구동력 조절신호에 응답하여 상기 홀딩부의 정/부 출력데이터를 큰 구동력으로 드라이빙하거나, 작은 구동력으로 드라이빙하는 쓰기 드라이버
    를 구비하는 것을 특징으로 하는 반도체메모리소자.
  7. 제6항에 있어서,
    상기 조절신호 생성부는,
    뱅크 정보신호와, 상기 쓰기 드라이버 구동신호를 입력으로 갖는 노어게이트와,
    상기 비교기의 출력신호와 상기 노어게이트의 출력신호를 입력으로 갖는 낸드게이트와,
    상기 낸드게이트의 출력신호를 반전시켜 상기 구동력 조절신호로 출력하기 위한 제1 인버터
    를 구비하는 것을 특징으로 하는 반도체메모리소자.
  8. 제7항에 있어서,
    상기 홀딩부는,
    상기 쓰기 드라이버 구동신호에 응답하여 상기 페리-데이터라인의 데이터를 인가받아 정 출력데이터로 출력하기 위한 입력부와,
    상기 입력부의 정 출력데이터를 반전 및 저장하여 부 출력데이터로 출력하기 위한 래치
    를 구비하는 것을 특징으로 하는 반도체메모리소자.
  9. 제8항에 있어서,
    상기 입력부는,
    상기 쓰기 드라이버 구동신호를 반전시키기 위한 제2 인버터와,
    상기 페리-데이터라인에 인가된 데이터를 게이트 입력으로 가지며 제1 전원전압에 자신의 소스단이 접속된 제1 PMOS트랜지스터와,
    상기 제1 인버터의 출력신호를 게이트 입력으로 가지며 상기 제1 PMOS트랜지스터의 드레인단에 자신의 소스단이 접속된 제2 PMOS트랜지스터와,
    상기 쓰기 드라이버 구동신호를 게이트 입력으로 가지며 상기 제2 PMOS트랜지스터의 드레인단에 자신의 드레인단이 접속된 제1 NMOS트랜지스터와,
    상기 페리-데이터라인의 데이터를 게이트 입력으로 가지며 상기 제1 NMOS트랜지스터의 소스단과 제2 전원전압 사이에 드레인-소스 경로를 갖는 제2 NMOS트랜지스터를 구비하여,
    상기 제2 PMOS트랜지스터 및 제1 NMOS트랜지스터의 연결노드에 걸린 신호를 상기 정 출력데이터로 출력하는 것을 특징으로 하는 반도체메모리소자.
  10. 제9항에 있어서,
    상기 래치는 크로스 커플드된 제3 및 제4 인버터로 구현되는 것을 특징으로 하는 반도체메모리소자.
  11. 제6항에 있어서,
    상기 쓰기 드라이버는,
    상기 구동력 조절신호에 응답하여 상기 홀딩부의 정/부 출력데이터를 각각 저장하기 위한 제1 및 제2 입력부와,
    상기 제1 및 제2 입력부의 정/부 출력데이터를 큰 구동력으로 정/부 코어-데이터라인에 드라이빙하기 위한 제1 및 제2 출력부를 갖는 제1 드라이버와,
    상기 비교기의 출력신호에 응답하여 상기 제1 드라이버 보다 적은 구동력으로 드라이빙하여 상기 정/부 코어-데이터라인의 데이터를 유지하기 위한 제1 및 제2 출력부를 갖는 제2 드라이버
    를 구비하는 것을 특징으로 하는 반도체메모리소자.
  12. 제11항에 있어서,
    상기 제1 드라이버는 상기 제2 드라이버 보다 큰 구동력을 갖는 것을 특징으로 하는 반도체메모리소자.
  13. 제12항에 있어서,
    상기 제1 입력부는,
    상기 구동력 조절신호를 게이트 입력으로 가지며 제1 전원전압과 출력노드 사이에 소스-드레인 경로를 갖는 제1 PMOS트랜지스터와,
    상기 구동력 조절신호를 게이트 입력으로 가지며 상기 출력노드에 자신의 드레인단이 접속된 제1 NMOS트랜지스터와,
    상기 홀딩부의 정 출력데이터를 게이트 입력으로 가지며 상기 제1 NMOS트랜지스터의 소스단과 제2 전원전압 사이에 드레인-소스 경로를 갖는 제2 NMOS트랜지스터와,
    상기 출력노드에 걸린 데이터를 크로스 커플드된 제1 및 제2 인버터를 통해 반전 및 래치하여 출력하는 것을 특징으로 하는 반도체메모리소자.
  14. 제12항에 있어서,
    상기 제1 드라이버 내 제1 출력부는,
    상기 제2 입력부의 출력데이터를 반전시키기 위한 인버터와,
    상기 버터의 출력신호를 게이트 입력으로 가지며 제1 전원전압에 자신의 소스단이 접속된 PMOS트랜지스터와,
    상기 제1 입력부의 출력데이터를 게이트 입력으로 가지며 상기 PMOS트랜지스터의 드레인단과 제2 전원전압 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터를 구비하며,
    상기 PMOS트랜지스터 및 NMOS트랜지스터의 연결노드를 통해 상기 정 코어-데이터라인을 구동하는 것을 특징으로 하는 반도체메모리소자.
  15. 제12항에 있어서,
    상기 제2 드라이버 내 제1 출력부는,
    상기 변동감지신호를 입력으로 가지며 자신의 소스단이 제1 전원전압에 접속된 PMOS트랜지스터와,
    상기 변동감지신호를 반전시키기 위한 인버터와,
    상기 인버터의 출력신호를 게이트 입력으로 가지며 상기 PMOS트랜지스터의 드레인단과 제2 전원전압 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터를 구비하며,
    상기 PMOS트랜지스터 및 NMOS트랜지스터의 연결노드를 통해 상기 정 코어-데이터라인을 구동하는 것을 특징으로 하는 반도체메모리소자.
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