KR20080065100A - 반도체 메모리 소자와 그의 구동 방법 - Google Patents

반도체 메모리 소자와 그의 구동 방법 Download PDF

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Abstract

본 발명은 코어 영역과 인터페이스 영역 사이에 데이터를 전달하기 위한 글로벌 데이터 라인과, 터미네이션 인에이블 신호에 응답하여 예정된 터미네이션 전압레벨로 상기 글로벌 데이터 라인을 터미네이션 구동하기 위한 메인 구동수단, 및 상기 터미네이션 인에이블 신호의 활성화 구간 초기에 일정 시간 동안 활성화되는 오버 드라이빙 신호에 응답하여 상기 글로벌 데이터 라인을 추가적으로 터미네이션 구동하기 위한 보조 구동수단을 구비하는 반도체 메모리 소자를 제공된다.
터미네이션, 오버드라이빙, 글로벌 입출력 라인

Description

반도체 메모리 소자와 그의 구동 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATION METHOD THEREOF}
도 1은 일반적인 반도체 메모리 소자의 일부 구성을 설명하기 위한 블록도.
도 2는 도 1의 터미네이션 회로가 구동하는 경우, 글로벌 입출력 라인의 전압레벨 변동 폭을 설명하기 위한 도면.
도 3은 도 1의 터미네이션 회로를 설명하기 위한 회로도.
도 4는 도 3의 터미네이션 회로의 터미네이션 동작을 설명하기 위한 타이밍도.
도 5는 종래의 터미네이션 회로에서 발생할 수 있는 문제점을 설명하기 위한 타이밍도.
도 6은 본 발명에 따른 터미네이션 회로를 설명하기 위한 블록도.
도 7은 도 6의 터미네이션 회로의 제1 실시예를 설명하기 위한 회로도.
도 8은 도 6의 제1 및 제2 터미네이션 인에이블 신호와 그에 따른 글로벌 입출력 라인의 전압레벨을 설명하기 위한 도면.
도 9는 도 6의 터미네이션 회로의 제2 실시예를 설명하기 위한 회로도.
도 10은 도 9의 터미네이션 회로의 터미네이션 동작을 설명하기 위한 타이밍 도.
* 도면의 주요 부분에 대한 부호의 설명
100 : 터미네이션 회로 110 : 메인 터미네이션 구동부
120 : 보조 터미네이션 구동부
본 발명은 반도체 설계 기술에 관한 것으로, 특히 데이터 라인에 터미네이션 스킴(termination scheme)을 사용하는 반도체 메모리 소자와 그의 구동방법에 관한 것이다.
요즈음, 반도체 메모리 소자의 용량이 커짐에 따라 칩의 크기도 증가하였으며, 이에 따라 데이터 라인들의 길이도 늘어나게 되었다. 예컨대, 512Mb 반도체 메모리 소자의 경우 스펙(spec)상 뱅크(bank)의 개수는 4개이고, 1Gb 반도체 메모리 소자의 경우 뱅크의 개수는 8개로 증가한다. 때문에 증가한 뱅크의 길이만큼 특정 뱅크에서 억세스(access)되는 데이터를 전달하기 위한 데이터 라인의 로딩(loading)은 두배 가까이 증가하게 된다.
한편, 반도체 메모리 소자에서 사용되는 데이터 라인은 그 위치에 따라 세그먼트 입출력 라인, 로컬 입출력 라인(LIO), 및 글로벌 입출력 라인(GIO) 등으로 구 분되며, 특히, 글로벌 입출력 라인(GIO)은 상대적으로 로딩이 크기 때문에 데이터의 왜곡 및 손실이 발생할 수 있다. 이러한 문제를 해결하기 위해 글로벌 입출력 라인(GIO)의 중간 정도에 인버터(inverter) 두 단을 삽입하여 데이터의 왜곡 정도를 줄여주는 리피터(repeater) 방식을 사용하였다. 그러나, 리피터 방식은 그 구조가 개량된 드라이버(driver)일 뿐이고, 사용하는 트랜지스터의 개수 및 드라이버의 사이즈(size)가 커서 사용시 커런트(current)가 매우 크다는 단점이 있다. 그래서, 새롭게 제시된 방식이 글로벌 입출력 라인(GIO)의 터미네이션(termination) 방식이다.
터미네이션 방식의 간단한 설명을 하면, 데이터가 글로벌 입출력 라인(GIO)에 실리기 전에 글로벌 입출력 라인을 터미네이션 전압레벨(V_TERM) - 예컨대, 외부전압(VDD)의 ½ 전압레벨 - 로 프리차지(precharge) 시켜주고, 데이터가 인가되는 구간에서도 터미네이션 동작을 하여 글로벌 입출력 라인(GIO)에 데이터에 따른 전압 레벨 변화, 즉 스윙(swing)폭을 줄여주는 방식이다. 결국, 글로벌 입출력 라인(GIO)의 작은 스윙 폭으로 인해 전류 소모를 줄일 수 있고 반도체 메모리 소자의 시간 변수(timing parameter)인 'tAA'를 줄일 수 있다.
도 1은 일반적인 반도체 메모리 소자의 일부 구성을 설명하기 위한 블록도이다.
도 1을 참조하면, 읽기(read) 동작시 셀(cell, 도면에 미도시)에 저장된 데이터들은 로컬 입출력 라인(LIO)을 통해 읽기 감지 증폭기(20)에 전달되고, 감지 증폭기(20)에서 증폭된 데이터들은 글로벌 입출력 라인(GIO)을 통해 데이터 출력 먹스(30)에 전달된다. 데이터 출력 먹스(30)에서 먹싱(muxing)된 데이터는 파이프 래치부(40)를 통해 패드(50)로 출력된다. 그리고, 쓰기(write) 동작시 패드(50)를 통해 입력된 데이터들은 쓰기 감지 증폭부(60)에서 증폭되고 글로벌 입출력 라인(GIO)을 통해 쓰기 드라이버(70)에 전달된다. 이 데이터들은 쓰기 드라이버(70)에서 드라이빙(driving)되어 로컬 입출력 라인(LIO)을 통해 셀에 저장된다.
이때, 글로벌 입출력 라인(GIO)의 전압레벨은 데이터에 따라 외부전압(VDD)에서 접지전압(VSS)까지 CMOS 레벨로 풀 스윙(full swing)을 하게 되는데, 터미네이션 회로(10)는 글로벌 입출력 라인(GIO)에 데이터가 실리기 전에 터미네이션 동작을 수행하여, 글로벌 입출력 라인(GIO)을 외부전압(VDD)의 ½전압레벨로 프리차지(precharge) 시켜준다. 그리고, 계속 터미네이션 동작을 하여 글로벌 입출력 라인(GIO)은 데이터가 인가되더라도 풀 스윙하지 않고 'VDD/2(로직 문턱전압) ± ΔV' 만큼만 스윙하게 된다.
도 2는 도 1의 터미네이션 회로(10)가 구동하는 경우, 글로벌 입출력 라인(GIO)의 전압레벨 변동 폭을 설명하기 위한 도면이다.
도 2를 참조하면, 터미네이션 회로(10)가 구동하지 않는 경우(OFF_TERM)에는 글로벌 입출력 라인(GIO)의 전압레벨 변동 폭이 외부전압(VDD)에서 접지전압(VSS)까지 풀 스윙을 하게 된다. 이에 반해, 터미네이션 회로(10)가 구동하는 경우(ON_TERM)에는 글로벌 입출력 라인(GIO)의 전압레벨이 'VDD/2 ± ΔV' 만큼만 스윙하게 된다.
도 3은 도 1의 터미네이션 회로(10)를 설명하기 위한 회로도이다.
도 3을 참조하면, 터미네이션 회로(10)는 터미네이션 인에이블 신호(EN_TERM)에 응답하여 턴 온(turn on)되는 NMOS 트랜지스터(NM1)와, 반전된 터미네이션 활성화신호에 응답하여 턴 온되는 PMOS 트랜지스터(PM1)와, NMOS 트랜지스터(NM1)와 PMOS 트랜지스터(PM1) 사이에 연결된 PMOS/NMOS 다이오드와 저항(PMD1, NMD1, R1, R2)으로 구성되고, 글로벌 입출력 라인(GIO)에 실린 데이터를 래치(latch)하는 래칭부(11)를 더 구성할 수 있다.
터미네이션 회로(10)는 터미네이션 인에이블 신호(EN_TERM)가 논리'하이'(high)일 때 터미네이션 동작을 수행하고, 터미네이션 인에이블 신호(EN_TERM)가 논리'로우'(low)일 때 터미네이션 동작을 수행하지 않는다. 그래서, 터미네이션 동작시 글로벌 입출력 라인(GIO)의 전압레벨을 터미네이션 전압레벨(V_TERM)로 프리차지 시켜주고, 데이터가 실리는 경우 터미네이션 전압레벨(V_TERM)과 데이터가 서로 충돌을 일으켜, 글로벌 입출력 라인(GIO)의 전압레벨의 풀 스윙을 막아준다.
그리고, 래칭부(11)는 터미네이션 인에이블 신호(EN_TERM)가 논리'로우'일 때 인에이블 되며, 글로벌 입출력 라인(GIO)에 실려있는 데이터에 따라 논리'하이' 또는 논리'로우'를 래치하여, 글로벌 입출력 라인(GIO)이 플로팅(floating)되는 것을 막아준다.
도 4는 도 3의 터미네이션 회로(10)의 터미네이션 동작을 설명하기 위한 타이밍도이다.
도 4를 참조하여 각 신호들을 설명하면, 내부리드펄스(Internal ReaD Pulse : IRDP)는 리드 커멘드(read command)시 생성되는 신호이고, 입출력스트로브 신호(IOSTBP)는 읽기 감지증폭기(20)를 인에이블시키기 위한 신호이고, 'YBSTC'신호는 내부리드펄스(IRDP)에 의해 논리'하이'가 되며 버스트 랭스(burst length)에 따라 논리'로우'로 천이하는 신호이고, 터미네이션 인에이블 신호(EN_TERM)는 'YBSTC'신호가 논리'하이'가 될 때 논리'하이'로 셋(set)되며, 'YBSTC'신호가 논리'로우'로 천이할 때 특정 지연시간 이후 논리'로우'로 리셋(reset)되는 신호이다.
예컨대, 글로벌 입출력 라인(GIO)에 논리'하이'가 래치된 상태로 논리'로우'의 데이터를 읽기 동작하는 경우, 터미네이션 인에이블 신호(EN_TERM)가 활성화되어 글로벌 입출력 라인(GIO)의 전압레벨은 점점 터미네이션 전압레벨(V_TERM)로 낮아지게 된다. 이후, 터미네이션 전압레벨(V_TERM) 상태에서 입출력스트로브신호(IOSTBP)가 활성화되면 읽기 감지증폭기(20)가 구동하여 글로벌 입출력 라인(GIO)의 전압레벨은 낮아지게 된다. 데이터 출력 먹스(30)는 충분히 낮아진 글로벌 입출력 라인(GIO)의 전압레벨을 인식하고, 글로벌 입출력 라인(GIO)은 다시 터미네이션 전압레벨(V_TERM)을 유지하게 된다.
종래와 같은 구성에서 터미네이션 인에이블 신호(EN_TERM)가 활성화되는 구간에서 터미네이션 회로(10)는 다이렉트 커런트 패스(direct current path)가 형성되어 전류를 소모하게 된다. 이 소모되는 전류를 줄이기 위해 터미네이션 회로(10)에 저항값이 큰 저항을 달아 터미네이션 동작시 소모되는 전류를 최소화할 수 있지만, 이렇게 되면 터미네이션 동작시 글로벌 입출력 라인(GIO)이 터미네이션 전압레벨(V_TERM)까지 가는데 오랜 시간이 걸리게 된다.
도 5는 종래의 터미네이션 회로(10)에서 발생할 수 있는 문제점을 설명하기 위한 타이밍도이다. 도 5의 각 신호들은 도 4에 설명한 바와 같기 때문에 생략하기로 한다.
도 5를 참조하면, 터미네이션 회로(10)에서 소모하는 전류를 최소화하기 위해 큰 저항을 달아주거나, 공정, 전압, 온도(Process, Voltage, Temperature : PVT)에 따라 글로벌 입출력 라인(GIO)의 전압레벨이 터미네이션 전압레벨(V_TERM)까지 충분히 낮아지지 않게 되는 경우이다. 이런 경우에, 입출력스트로브신호(IOSTBP)에 응답하여 감지 증폭기(20)가 구동하여도 글로벌 입출력 라인(GIO)의 전압레벨이 데이터 출력 먹스(30)로 하여금 정확하게 판단할 수 없을 정도가 되는 문제점이 발생한다. 특히, 이와 같은 상황은 글로벌 입출력라인(GIO)에 래치된 데이터와 읽기 감지 증폭기(20)에서 구동하려는 데이터가 상이한 경우 발생되며, 심각한 경우, 데이터 출력 먹스(30)는 읽기 감지 증폭기(20)에서 구동하려는 데이터와 정반대의 데이터를 인식하게 된다. 이것은, 데이터 및 회로동작의 신뢰성을 떨어트리는 결과를 초래한다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 터미네이션 동작시 터미네이션 회로에서 소모하는 전류를 줄이고, 글로벌 입출력 라인(GIO)을 터미네이션 전압레벨(V_TERM)로 보다 빠르게 만들어 주는 반도체 메모리 소자와 그의 구동 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 코어 영역과 인터페이스 영역 사이에 데이터를 전달하기 위한 글로벌 데이터 라인; 터미네이션 인에이블 신호에 응답하여 예정된 터미네이션 전압레벨로 상기 글로벌 데이터 라인을 터미네이션 구동하기 위한 메인 구동수단; 및 상기 터미네이션 인에이블 신호의 활성화 구간 초기에 일정 시간 동안 활성화되는 오버 드라이빙 신호에 응답하여 상기 글로벌 데이터 라인을 추가적으로 터미네이션 구동하기 위한 보조 구동수단을 구비하는 반도체 메모리 소자가 제공된다.
바람직하게, 상기 터미네이션 인에이블 신호를 입력받아 상기 오버 드라이빙 신호를 생성하기 위한 신호 생성수단과, 상기 글로벌 데이터 라인에 실린 데이터를 래치하기 위한 래칭수단을 더 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따르면, 코어 영역과 인터페이스 영역 사이에 데이터를 전달하기 위한 글로벌 데이터 라인을 구비하는 반도체 메모리 소자의 구동방법에 있어서, 터미네이션 인에이블 신호의 활성화 구간 초기에 일정 시간 동안 예정된 터미네이션 전압레벨로 상기 글로벌 데이터 라인을 제1 터미네이션 구동하는 단계와, 상기 제1 터미네이션 구동 단계 이후에 상기 글로벌 데이터 라인을 상기 제1 터미네이션 구동시의 구동력보다 낮은 구동력으로 제2 터미네이션 구동하는 단계를 포함하는 반도체 메모리 소자의 구동방법이 제공된다.
본 발명은 글로벌 입출력 라인(GIO)을 터미네이션 전압레벨(V_TERM)로 구동 하기 위한 구동부의 구동능력을 터미네이션 인에이블 신호(EN_TERM)의 활성화 구간 초기 일정 시간 동안 크게 함으로써, 터미네이션 전압레벨(V_TERM)로 느리게 구동되는데서 기인하는 오동작 현상을 방지할 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 6은 본 발명에 따른 터미네이션 회로(100)를 설명하기 위한 블록도이다.
도 6을 참조하면, 터미네이션 회로(100)는 코어영역 - 도 1의 읽기 감지 증폭기(20)와 쓰기 드라이버(70)가 있는 영역을 의미함 - 과 인터페이스 영역 - 도 1의 데이터 출력 먹스(30)와 쓰기 감지 증폭기(40)가 있는 영역을 의미함 - 사이에 입출력되는 데이터를 전달하기 위한 글로벌 입출력 라인(GIO)과, 제1 터미네이션 인에이블 신호(EN_TERM1)에 응답하여 글로벌 입출력 라인(GIO)에 터미네이션 구동하는 메인 터미네이션 구동부(110)와, 제2 터미네이션 인에이블 신호(EN_TERM2)에 응답하여 글로벌 입출력 라인(GIO)에 터미네이션 구동하는 보조 터미네이션 구동부(120)를 구비한다. 여기서, 제1 터미네이션 인에이블 신호(EN_TERM1)는 글로벌 입출력 라인(GIO)의 터미네이션 동작 구간에서 활성화되는 신호이고, 제2 터미네이션 인에이블 신호(EN_TERM2)는 제1 터미네이션 인에이블 신호(EN_TERM1)의 활성화 구간 초기에 일정 시간동안 활성화되는 신호이다.
도 7은 도 6의 터미네이션 회로(100)의 제1 실시예를 설명하기 위한 회로도 이다.
도 7를 참조하면, 메인 터미네이션 구동부(110)는 제1 터미네이션 인에이블 신호(EN_TERM1)의 반전신호에 응답하는 제1 PMOS 트랜지스터(PM1)와, 제1 터미네이션 인에이블 신호(EN_TERM1)에 응답하는 제1 NMOS 트랜지스터(NM1)와, 제1 PMOS 트랜지스터(PM1)와 제1 NMOS 트랜지스터(NM1) 사이에 연결된 제1 PMOS 다이오드(PMD1), 제1 및 제2 저항(R1, R2), 제1 NMOS 다이오드(NMD1)를 구비할 수 있다. 여기서, 제1 PMOS/NMOS 다이오드(PMD1, NMD1)와, 제1 및 제2 저항(R1, R2)은 터미네이션 동작시 소모되는 전류를 작게 해주기 위한 것으로 큰 저항값을 갖는 제1 및 제2 저항(R1, R2)을 사용하고, 작은 사이즈를 갖는 제1 PMOS/NMOS 다이오드(PMD1, NMD1)를 사용할 수 있다.
보조 터미네이션 구동부(120)는 제2 터미네이션 인에이블 신호(EN_TERM2)의 반전신호에 응답하는 제2 PMOS 트랜지스터(PM2)와, 제2 터미네이션 인에이블 신호(EN_TERM2)에 응답하는 제2 NMOS 트랜지스터(NM2)와, 제2 PMOS 트랜지스터(PM2)와 제2 NMOS 트랜지스터(NM2) 사이에 연결된 제2 PMOS 다이오드(PMD2), 제3 및 제4 저항(R3, R4), 제2 NMOS 다이오드(NMD2)를 구비할 수 있다. 여기서, 제2 PMOS/NMOS 다이오드(PMD2, NMD2)와, 제3 및 제4 저항(R3, R4)은 터미네이션 동작시 큰 구동력을 공급하기 위한 것으로 작은 저항값을 갖는 제3 및 제4 저항(R3, R4)을 사용하고, 큰 사이즈를 갖는 제2 PMOS/NMOS 다이오드(PMD2, NMD2)를 사용할 수 있다.
한편, 본 발명의 제1 실시예에는 제1 및 제2 터미네이션 인에이블 신호(EN_TERM1, EN_TERM2)를 생성하는 신호생성부(도면에 미도시)와, 글로벌 입출력 라인(GIO)에 실린 데이터를 래치하기 위한 래칭부(140)를 더 구비할 수 있으며, 신호생성부와 래칭부(140)의 더 자세한 설명은 후술하기로 한다.
도 8은 도 6의 제1 및 제2 터미네이션 인에이블 신호(EN_TERM1, EN_TERM2)와 그에 따른 글로벌 입출력 라인(GIO)의 전압레벨을 설명하기 위한 도면이다.
도 8을 참조하면, 제1 및 제2 터미네이션 인에이블 신호(EN_TERM1, EN_TERM2)가 활성화되는 일정 시간 동안(T), 글로벌 입출력 라인(GIO)은 큰 구동력에 의해 터미네이션 전압레벨(V_TERM)로 충분히 구동된다. 종래의 글로벌 입출력 라인(GIO_OLD)의 경우 논리'로우'의 데이터가 입력되더라도 터미네이션 전압레벨(V_TERM)이 충분히 확보되지 않아, 그 데이터를 정확히 판단하기 힘든 것을 알 수 있다. 하지만, 본 발명의 글로벌 입출력 라인(GIO_NEW)의 경우, 터미네이션 전압레벨(V_TERM)이 충분히 확보되어 그 데이터를 정확히 판단할 수 있게 된다.
도 9는 도 6의 터미네이션 회로(100)의 제2 실시예를 설명하기 위한 회로도이다.
도 9를 참조하면, 터미네이션 회로(100)는 터미네이션 구동시 글로벌 입출력 라인(GIO)을 터미네이션 전압레벨(V_TERM)로 만들어 주기 위한 메인 터미네이션 구동부(110), 및 터미네이션 인에이블 신호(EN_TERM)의 활성화 구간 초기 일정 시간 동안 추가적으로 터미네이션 구동을 하는 보조 터미네이션 구동부(120)를 구비할 수 있다.
메인 터미네이션 구동부(110)는 터미네이션 인에이블 신호(EN_TERM)를 반전한 신호에 응답하여 외부전압(VDD)과 글로벌 입출력 라인(GIO) 사이에 'A' 전류경 로를 형성해주는 제1 메인 터미네이션 구동부(111)와, 터미네이션 인에이블 신호(EN_TERM)에 응답하여, 글로벌 입출력 라인(GIO)과 접지전압(VSS) 사이에 'B' 전류경로를 형성해주는 제2 메인 터미네이션 구동부(112)를 구비한다. 여기서 'A' 전류경로는 외부전압단(VDD) → 제1 PMOS 트랜지스터(PM1) → PMOS형 다이오드(PMD1) → 제1 저항(R1) → 제2 저항(R2) → 글로벌 입출력 라인(GIO)의 경로(path)를 말하고, 'B' 전류경로는 글로벌 입출력 라인(GIO) → 제3 저항(R3) → 제4 저항(R4) → NMOS형 다이오드(NMD1) → 제1 NMOS 트랜지스터(NM1) → 접지전압단(VSS)의 경로를 말한다.
보조 터미네이션 구동부(120)는 터미네이션 인에이블 신호(EN_TERM)의 활성화 구간 초기에 일정시간 동안, 논리'로우'로 활성화되는 제1 오버 드라이빙 신호(OVDPB)와 논리'하이'로 활성화되는 제2 오버 드라이빙 신호(OVDP)에 따라 제어되며, 제1 오버 드라이빙 신호(OVDPB)에 응답하여 외부전압(VDD)과 글로벌 입출력 라인(GIO) 사이에 'C' 전류경로를 형성해주는 제1 보조 터미네이션 구동부(121)와, 제2 오버 드라이빙 신호(OVDP)에 응답하여 글로벌 입출력 라인(GIO)과 접지전압(VSS) 사이에 'D' 전류경로를 형성해주는 제2 보조 터미네이션 구동부(122)를 구비한다. 여기서 'C' 전류경로는 외부전압단(VDD) → 제2 PMOS 트랜지스터(PM2) → 제2 저항(R2) → 글로벌 입출력 라인(GIO)의 경로를 말하고, 'D' 전류경로는 글로벌 입출력 라인(GIO) → 제2 NMOS 트랜지스터(NM2) → 접지전압단(VSS)의 경로를 말한다.
그래서, 터미네이션 인에이블 신호(EN_TERM)의 활성화 구간 초기에 일정 시 간 동안은 메인 터미네이션 구동부(110)와 보조 터미네이션 구동부(120)가 같이 구동하여 글로벌 입출력 라인(GIO)을 터미네이션 전압레벨(V_TERM)로 만들어 주고, 이후, 보조 터미네이션 구동부(120)가 비활성화되어 메인 터미네이션 구동부(110)로 글로벌 입출력 라인(GIO)을 구동한다. 즉, 터미네이션 인에이블 신호(EN_TERM)의 활성화 구간 초기에 일정 시간 동안은 'A' 전류경로와, 'B' 전류경로와, 'C' 전류경로, 및 'D' 전류경로를 이용하여 큰 구동력으로 글로벌 입출력 라인(GIO)을 구동하고, 이후, 소모전류를 줄이기 위해 'A' 전류경로와 'B' 전류경로를 이용하여 글로벌 입출력 라인(GIO)을 구동한다.
한편, 본 발명의 제2 실시예에는 제1 및 제2 오버 드라이빙 신호(OVDPB, OVDP)를 생성하는 신호생성부(130)와, 글로벌 입출력 라인(GIO)에 실린 데이터를 래치하기 위한 래칭부(140)를 더 구비할 수 있다.
신호생성부(130)는 터미네이션 인에이블 신호(EN_TERM)를 입력받아 일정시간 지연시키는 지연부(131)와, 터미네이션 인에이블 신호(EN_TERM)와 지연부(131)의 출력신호를 입력받아 제1 및 제2 오버 드라이빙 신호(OVDPB, OVDP)를 출력하는 출력부(132)를 구비할 수 있다. 그리고, 지연부(131)는 적어도 하나의 홀수개 인버터를 구비하여 터미네이션 인에이블 신호(EN_TERM)의 반전지연된 신호를 생성한다. 여기서, 제1 실시예의 제1 터미네이션 인에이블 신호(EN_TERM1)는 제2 실시예의 터미네이션 인에이블 신호(EN_TERM)와 동일한 신호이고, 제1 실시예의 제2 터미네이션 인에이블 신호(EN_TERM2)는 제2 오버드라이빙 신호(OVDP)와 동일한 신호라 할 수 있다.
한편, 래칭부(140)는 3-상태(state) 래치로 터미네이션 활성화 구간 이외에 동작한다. 즉, 터미네이션 인에이블 신호(EN_TERM) - 제1 실시예의 경우 제1 터미네이션 인에이블 신호(EN_TERM1) - 가 논리'로우'일 경우 래치 동작을 하고, 터미네이션 인에이블 신호(EN_TERM)가 논리'하이'일 경우 래치 동작을 멈추게 된다. 그래서, 글로벌 입출력 라인(GIO)에 실려있는 데이터에 따라 논리'하이' 또는 논리'로우'를 래치하여, 글로벌 입출력 라인(GIO)이 플로팅되는 것을 막아준다.
도 10은 도 9의 터미네이션 회로(100)의 터미네이션 동작을 설명하기 위한 타이밍도이다.
도 10을 참조하여 각 신호들을 다시 설명하면, 내부리드펄스(IRDP)는 리드 커멘드시 생성되는 신호이고, 입출력스트로브신호(IOSTBP)는 도 1의 읽기 감지증폭기(20)를 인에이블시키기 위한 신호이고, 'YBSTC'신호는 내부리드펄스(IRDP)에 의해 논리'하이'가 되며 버스트 랭스에 따라 논리'로우'로 천이하는 신호이고, 터미네이션 인에이블 신호(EN_TERM)는 'YBSTC'신호가 논리'하이'가 될 때 논리'하이'로 셋(set)되며 'YBSTC'신호가 논리'로우'로 천이한 후 일정 지연시간 이후 논리'로우'로 리셋(reset)되는 신호이다. 그리고, 제2 오버 드라이빙 신호(OVDP)는 터미네이션 인에이블 신호(EN_TERM)와 그 신호를 반전지연시킨 신호를 논리 조합하여 생성된 신호로써 일정 시간(T) 활성화되는 신호이고, 제1 오버 드라이빙 신호(OVDPB, 도 7에 미도시)는 제2 오버 드라이빙 신호(OVDP)와 위상이 반대인 신호로써, 제1 오버 드라이빙 신호(OVDPB) 역시 일정 시간(T) 활성화되는 신호이다.
예컨대, 글로벌 입출력 라인(GIO)이 논리'하이'가 래치된 상태에서 논리'로 우'의 데이터를 읽기 동작하는 경우, 터미네이션 인에이블 신호(EN_TERM)가 논리'하이'로 활성화되고, 제1 오버 드라이빙 신호(OVDPB)는 논리'로우'로 활성화되며, 제2 오버 드라이빙 신호(OVDP)는 논리'하이'로 활성화되어서, 터미네이션 회로(100)는 글로벌 입출력 라인(GIO)을 일정 시간(T) 큰 구동력으로 구동하게 된다. 그래서, 글로벌 입출력 라인은 빠르게 터미네이션 전압레벨(V_TERM)로 구동되고, 이후, 입출력스트로브신호(IOSTBP)가 활성화되면, 글로벌 입출력 라인(GIO)의 전압레벨이 더 낮아지게 된다. 도 1의 데이터 출력 먹스(30)는 충분히 낮아진 글로벌 입출력 라인(GIO)의 전압레벨을 인식할 수 있고, 글로벌 입출력 라인(GIO)은 다시 터미네이션 전압레벨(V_TERM)을 유지하게 된다. 여기서, 주의해야 할 점은 제1 및 제2 오버 드라이빙 신호(OVDPB, OVDP)가 입출력스트로브신호(IOSTBP)의 활성화 시점 전에 비활성화되어야 한다는 점이다. 이는, 제1 및 제2 오버 드라이빙 신호(OVDPB, OVDP)와 입출력스트로브신호(IOSTBP)의 활성화 구간이 겹치게 되면, 터미네이션 구동력이 큰 'T'구간에서 읽기 감지증폭기(20)가 동작하여도 글로벌 입출력 라인(GIO)에 제대로 데이터를 실지 못하는 경우를 방지하기 위한 것이다.
결국, 본 발명에 따른 반도체 메모리 소자는 터미네이션 동작 시 터미네이션 인에이블 신호(EN_TERM)의 활성화 구간 초기 일정 시간(T) 동안 메인 터미네이션 구동부(110)와 보조 터미네이션 구동부(120)를 같이 구동하여, 글로벌 입출력 라인(GIO)을 보다 빠르게 터미네이션 전압레벨(V_TERM)인 외부전압(VDD)의 ½전압레벨로 구동하게 된다. 그래서, 이후 동작하는 읽기 감지증폭기(20)는 안정적으로 데이터를 글로벌 입출력 라인(GIO)에 실어줄 수 있고, 데이터 출력 먹스(30) 또한 원 하는 데이터를 정확하게 인식하게 된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예를 들면, 전술한 실시예에서는 읽기 동작시 글로벌 입출력 라인(GIO)의 터미네이션 동작의 경우를 일예로 들어 설명하였으나, 본 발명은 쓰기 동작시 글로벌 입출력 라인(GIO)의 터미네이션 동작에도 적용할 수 있다. 또한, 글로벌 입출력 라인(GIO) 뿐 아니라, 데이터를 송수신하는 데이터 라인에서도 적용할 수 있다.
상술한 본 발명은 글로벌 입출력 라인(GIO)에 데이터를 빠르고 명확하게 실을 수 있음으로써, 보다 안정적인 반도체 메모리 소자의 동작을 확보할 수 있고, 구간에 따라 전류를 효율적으로 소모함으로써, 불필요하게 소모되는 전류를 예방하는 효과를 얻을 수 있다.

Claims (15)

  1. 코어 영역과 인터페이스 영역 사이에 데이터를 전달하기 위한 글로벌 데이터 라인;
    터미네이션 인에이블 신호에 응답하여 예정된 터미네이션 전압레벨로 상기 글로벌 데이터 라인을 터미네이션 구동하기 위한 메인 구동수단; 및
    상기 터미네이션 인에이블 신호의 활성화 구간 초기에 일정 시간 동안 활성화되는 오버 드라이빙 신호에 응답하여 상기 글로벌 데이터 라인을 추가적으로 터미네이션 구동하기 위한 보조 구동수단
    을 구비하는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 터미네이션 인에이블 신호를 입력받아 상기 오버 드라이빙 신호를 생성하기 위한 신호 생성수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  3. 제1항 또는 제2항에 있어서,
    상기 오버 드라이빙 신호는 상기 일정 시간 동안 활성화되는 제1 및 제2 오버 드라이빙 신호인 것을 특징으로 하는 반도체 메모리 소자.
  4. 제3항에 있어서,
    상기 신호 생성수단은,
    상기 테미네이션 인에이블 신호를 상기 일정 시간 지연시키는 지연부와,
    상기 터미네이션 인에이블 신호와 지연부의 출력신호를 입력받아, 상기 제1 및 제2 오버 드라이빙 신호를 출력하는 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  5. 제4항에 있어서,
    상기 지연부는 적어도 하나의 홀수개 인버터를 구비하는 것을 특징으로 하는 터미네이션 회로.
  6. 제1항 또는 제2항에 있어서,
    상기 글로벌 데이터 라인에 실린 데이터를 래치하기 위한 래칭수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  7. 제6항에 있어서,
    상기 래칭수단은 상기 터미네이션 인에이블 신호에 응답하는 3-상태 래치인 것을 특징으로 하는 반도체 메모리 소자.
  8. 제3항에 있어서,
    상기 보조 구동수단은,
    상기 제1 오버 드라이빙 신호에 응답하여, 제1 전원전압과 상기 글로벌 데이터 라인 사이에 제1 전류경로를 형성해주는 제1 보조 구동부와,
    상기 제2 오버 드라이빙 신호에 응답하여, 상기 글로벌 데이터 라인과 제2 전원전압 사이에 제2 전류경로를 형성해주는 제2 보조 구동부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  9. 제8항에 있어서,
    상기 메인 구동수단은,
    상기 터미네이션 인에이블 신호를 반전한 신호에 응답하여, 상기 제1 전원전압과 상기 글로벌 데이터 라인 사이에 제3 전류경로를 형성해주는 제1 메인 구동부와,
    상기 터미네이션 인에이블 신호에 응답하여, 상기 글로벌 데이터 라인과 제2 전원전압 사이에 제4 전류경로를 형성해주는 제2 메인 구동부를 구비하는 것을 특 징으로 하는 반도체 메모리 소자.
  10. 제8항에 있어서,
    상기 제1 전원전압은 외부전압이고, 상기 제2 전원전압은 접지전압인 것을 특징으로 하는 반도체 메모리 소자.
  11. 제9항에 있어서,
    상기 터미네이션 구동시, 상기 일정 시간 동안 상기 제1 내지 제4 전류경로형성부가 상기 글로벌 데이터 라인을 구동하는 것을 특징으로 하는 반도체 메모리 소자.
  12. 제9항에 있어서,
    상기 터미네이션 구동시, 상기 일정 시간 이후 상기 제3 및 제4 전류경로형성부가 상기 글로벌 데이터 라인을 구동하는 것을 특징으로 하는 반도체 메모리 소자.
  13. 제10항에 있어서,
    상기 터미네이션 전압레벨은 상기 외부전압의 ½인 것을 특징으로 하는 반도체 메모리 소자.
  14. 코어 영역과 인터페이스 영역 사이에 데이터를 전달하기 위한 글로벌 데이터 라인을 구비하는 반도체 메모리 소자의 구동방법에 있어서,
    터미네이션 인에이블 신호의 활성화 구간 초기에 일정 시간 동안 예정된 터미네이션 전압레벨로 상기 글로벌 데이터 라인을 제1 터미네이션 구동하는 단계와,
    상기 제1 터미네이션 구동 단계 이후에 상기 글로벌 데이터 라인을 상기 제1 터미네이션 구동시의 구동력보다 낮은 구동력으로 제2 터미네이션 구동하는 단계
    를 포함하는 반도체 메모리 소자의 구동방법.
  15. 제14항에 있어서,
    상기 예정된 터미네이션 전압레벨은 외부전압의 ½인 것을 특징으로 하는 반도체 메모리 소자의 구동방법.
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