KR100333728B1 - 반도체메모리장치의 글로벌데이터버스 프리차지 방법 및 장치 - Google Patents

반도체메모리장치의 글로벌데이터버스 프리차지 방법 및 장치 Download PDF

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Abstract

본 발명은 글로벌데이터버스라인이 프리차지되는 시간을 같게 해주어 고속동작에서의 오 동작을 막아 안정적인 동작을 하는 반도체메모리장치를 구현하기 위한 것으로서, 이를 위한 본 발명은 입출력데이터의 전달을 위한 글로벌데이터버스를 갖는 반도체메모리장치에 있어서, 상기 글로벌데이터버스의 제1노드에서 상기 글로벌데이터버스와 접속된 데이터입출력버퍼; 상기 제1노드로부터 상대적으로 멀리 이격되어 그 사이에 큰 RC 로드를 갖는 상기 글로벌데이터버스의 제2노드에 연결된 메모리셀; 상기 제2노드측에 접속되며, 제어신호에 응답하여 상기 메모리셀로의 데이터 쓰기동작에서 상기 글로벌데이터버스에 데이터가 실린 것을 감지한 소정시간 후 상기 글로벌데이터버스를 프리차지시키는 제1프리차지부; 및 상기 제1노드측에 접속되며, 상기 제어신호에 응답하여 상기 메모리 셀로 부터의 데이터 읽기동작에서 상기 글로벌데이터버스에 데이터가 실린 것을 감지한 소정시간 후 상기 글로벌데이터버스를 프리차지시키는 제2프리차지부를 포함하여 이루어진다.

Description

반도체메모리장치의 글로벌데이터버스 프리차지 방법 및 장치{Method and device to precharge global data bus of semiconductor memory device}
본 발명은 반도체메모리장치에 관한 것으로서, 특히 메모리 셀 블록과 데이터입출력버퍼 사이에서 데이터를 전달하는 글로벌데이터버스라인(global data bus line : 이하, 'gio')을 프리차지(precharge)하는 방법 및 장치에 관한 것이다.
일반적으로, 반도체메모리장치에서는 읽기 동작시에 메모리 셀에서 데이터출력부로 데이터를 전달하거나, 쓰기 동작시에 데이터입력부에서 메모리 셀 블록으로 데이터를 전달하기 위해 글로벌데이터버스라인이 사용된다. 글로벌데이터버스라인은 gio와 /gio의 쌍으로 구성되어 있는데, 고속동작을 위해 준비동작에서는 전원전압(VCC) 레벨로 프리차지되어 있다가 데이터를 전달할 때만 글로벌데이터버스라인 gio 또는 /gio 중 하나가 '로우'의 펄스로 떨어졌다가 다음 동작을 위해 다시 전원전압(VCC)으로 프리차지된다.
도1은 종래기술에 따른 데이터입출력 경로의 간략화된 블록 다이아그램이다.
도1을 참조하면, 글로벌데이터버스(130)와, 외부에서 데이터가 인가되고 외부로 데이터가 전달되는 데이터입출력버퍼(150)와, 데이터를 저장하는 메모리 셀 블록을 포함하는 뱅크(110a, 110b)와, 글로벌데이터버스라인 gio 및 /gio를 전원전압레벨로 프리차지하는 글로벌데이터버스 프리차지부(170)가 도시되어 있다.
그리고, 글로벌데이터버스라인을 따라 복수의 뱅크가 존재하며 데이터를 저장하기위해 뱅크내의 임의의 메모리 셀로 데이터를 구동하는 기록드라이버(111a,111b)와 읽기동작에서 셀로부터의 데이터를 증폭하여 출력하기 위한 입출력센스앰프(113a, 113b)를 포함하여 이루어진다. 도1에서는 상기 데이터입출력버퍼(150)와 가까운 곳에 존재하는 뱅크를 뱅크B(110b)로, 멀리 떨어진 곳에 존재하는 것을 뱅크A(110a)로 명칭하고, 상기 글로벌데이터버스에서 뱅크A(110a)부분과 연결된 곳을 gio_A 노드로, 뱅크B(110b)와 연결된 곳을 gio_B 노드로 표시하였으며, 상기 글로벌데이터버스(130)는 저항(resistance)성분과 정전용량(capacitance) 성분(이하, 'RC 로드')에 따른 신호 전달의 지연(131, 133)을 갖는다.
도2는 상기 글로벌데이터버스 프리차지부(170)의 상세 회로도로서, 글로벌데이터버스라인 gio 또는 /gio의 '로우' 펄스 신호에 응답하여 다른 글로벌데이터버스라인을 풀업하는 PMOS트랜지스터 PM21과 PM22로 이루어진 풀업구동부(210)와, 프리차지신호가 턴-오프되고 글로벌데이터버스라인이 플로우팅된상태에서 읽기 또는 쓰기 동작이 시작되기 전까지 누설전류에 의해 전위가 떨어지는 것을 방지하기 위해 작은 사이즈의 풀업 PMOS트랜지스터 PM23과 PM24로 전원전압을 구동하는 클램프회로부(230)와, 상기 글로벌데이터버스라인 gio 또는 /gio가 로직 '로우'로 떨어지는 신호를 감지하여 소정의 시간뒤에 상기 글로벌데이터버스라인 gio 및 /gio를 전원전압으로 프리차지하는 프리차지부(250)로 구성된다.
구체적으로 상기 프리차지부(250)는 상기 글로벌데이터버스라인 gio 와 /gio를 입력으로 하는 NAND게이트 ND21과, 상기 NAND게이트 ND21의 출력을 반전하는 인버터 INV21과, 상기 인버터 INV21의 출력을 소정시간 지연하는 지연부(253)를 포함하여 프리차지 인에이블신호 prch_en을 생성하는 프리차지활성화부(255)와, 상기프리차지 인에이블신호 prch_en에 응답하여 글로벌입출력라인 gio를 '하이'로 프리차지시키는 PMOS트랜지스터 PM25와, 상기 프리차지 인에이블신호 prch_en에 응답하여 글로벌입출력라인신호 /gio를 '하이'로 프리차지시키는 PMOS트랜지스터 PM26을 포함하여 이루어진다.
도3a와 도3b의 읽기동작과 쓰기동작에서의 데이터입출력신호 타이밍 다이아그램을 참조하여 상기와 같은 구성을 갖는 종래의 데이터입출력의 동작에 대해서 살펴본다.
도1과 같은 구성을 갖는 반도체메모리의 경우 데이터입출력버퍼(150)로부터 뱅크A(110a)와 뱅크B(110b)까지의 거리의 차로 인해서 데이터 입력 또는 데이터 출력의 경우에 데이터 전달시에 생기는 데이터 천이(transition) 시간이 다르다.
뱅크A(110a)에서 데이터를 읽는 경우 입출력센스앰프(113a)에서 출력되는 데이터가 노드 gio_A에서 천이되는 시간보다 노드 gio_B에서 천이되는 시간이 상기 글로벌데이터버스라인에 존재하는 저항과 정전용량으로 인한 RC 로드에 의해 생기는 지연(131, 133)에 의해 길어진다.
상기 뱅크A(110a)에 데이터를 쓰는 경우에는 상기 데이터입출력버퍼(150)에서 전달된 데이터가 상기 노드 gio_B에서는 빨리 천이되나 글로벌데이터버스라인을 거치면서 지연되어 상기 노드 gio_A에서는 천이되는 시간이 길어진다.
그런데 메모리의 용량이 커지고 칩 사이즈가 커지는 추세에서, 임의의 셀 블록의 데이터와 임의의 데이터입출력버퍼가 연결되어야 하기 때문에 글로벌데이터버스라인은 전 칩의 길이를 달리거나 그에 준하는 라인의 길이와 지연을 갖게된다.
종래의 메모리에서는 균일한 프리차지 레벨을 보장하기 위해 글로벌데이터버스라인 프리차지회로가 글로벌데이터버스라인의 중간 위치에 놓여있는데 이러한 경우 뱅크의 위치에 따라 상기 글로벌데이터버스라인이 프리차지되는 타이밍이 동일하지 않고, 고주파수 동작에서 읽기나 쓰기 동작시에 셀 블록이나 데이터입출력부에서 전원전압(VCC) 레벨로 프리차지되지 않아 고주파수 동작을 보장하지 못하는 결과를 낳기도 하고 잘못된 데이터를 억세스하거나 데이터 패일(fail)을 유발하기도 한다.
본 발명은 상술한 바와 같은 종래기술의 문제점을 해결하기 위한 것으로서, 글로벌데이터버스 양쪽 끝단에 글로벌데이터버스 프리차지부를 위치하여 뱅크의 위치에 상관없이 읽기 동작과 쓰기 동작 시 상기 글로벌데이터버스라인이 프리차지되는 시간을 동일하게 해줌으로서, 고속동작에서의 오 동작을 막고 동작속도를 높인 반도체메모리장치를 제공하는데 그 목적이 있다.
또한 본 발명의 다른 목적은 RC 로드가 큰 신호라인상에서 소정의 신호가 전달될 때 신호라인에 연결된 프리차지부의 위치를 달리하여 상기 RC 로드에 의해 발생하는 신호 지연으로 인한 신호 전달 후 프리차지시간의 오차를 해결한 반도체메모리장치를 제공하는데 그 목적이 있다.
도1은 종래기술에 따른 데이터입출력 경로의 간략화된 블록 다이아그램.
도2는 종래기술에 따른 글로벌데이터버스 프리차지부의 상세 회로도.
도3a는 읽기동작에서의 글로벌데이터버스라인의 타이밍도.
도3b는 쓰기동작에서의 글로벌데이터버스라인의 타이밍도.
도4는 본 발명의 일실시예에 따른 데이터입출력 경로의 간략화된 블록 다이아그램.
도5는 본 발명의 일실시예에 따른 글로벌데이터버스 프리차지부의 상세 회로도.
* 도면의 주요 부분에 대한 부호의 설명
470 : 글로벌데이터버스프리차지부
510 : 풀업구동부 530 : 클램프회로부
550 : 프리차지부
상기 목적을 달성하기 위한 본 발명은 반도체메모리장치에 있어서, 그 사이에 신호라인 자체의 RC 로드를 갖는 상기 신호라인의 제1노드 및 제2노드; 상기 제2노드에 자신의 출력단이 접속되며, 제어신호에 응답하여 상기 제1노드측으로부터 상기 제2노드측으로 신호가 전달된 후 상기 신호라인을 프리차지시키기 위한 제1프리차지부; 및 상기 제1노드에 자신의 출력단이 접속되며, 상기 제어신호에 응답하여 상기 제2노드측으로부터 상기 제1노드측으로 신호가 전달된 후 상기 신호라인을 프리차지시키기 위한 제2프리차지부를 포함하여 이루어진다.
또한 본 발명은 입출력데이터의 전달을 위한 글로벌데이터버스를 갖는 반도체메모리장치에 있어서, 상기 글로벌데이터버스의 제1노드에서 상기 글로벌데이터버스와 접속된 데이터입출력버퍼; 상기 제1노드로부터 상대적으로 멀리 이격되어 그 사이에 큰 RC 로드를 갖는 상기 글로벌데이터버스의 제2노드에 연결된 메모리셀; 상기 제2노드측에 접속되며, 제어신호에 응답하여 상기 메모리셀로의 데이터 쓰기동작에서 상기 글로벌데이터버스에 데이터가 실린 것을 감지한 소정시간 후 상기 글로벌데이터버스를 프리차지시키는 제1프리차지부; 및 상기 제1노드측에 접속되며, 상기 제어신호에 응답하여 상기 메모리 셀로 부터의 데이터 읽기동작에서 상기 글로벌데이터버스에 데이터가 실린 것을 감지하고 소정시간 후 상기 글로벌데이터버스를 프리차지시키는 제2프리차지부를 포함하여 이루어진다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도4는 본 발명의 일실시예에 따른 데이터입출력 경로의 간략화된 블록 다이아그램이다.
도4를 참조하면, 글로벌데이터버스(430)와, 외부에서 데이터가 인가되고 외부로 데이터가 전달되는 데이터입출력버퍼(450)와, 데이터를 저장하는 메모리 셀 블록을 포함하는 뱅크(410a, 410b)와, 제어신호 write_flag 신호에 응답하여 쓰기동작을 마치고 난 후 글로벌데이터버스라인을 전원전압레벨로 프리차지하는 제1글로벌데이터버스 프리차지부(470)와, 상기 제어신호 write_flag 신호에 읽기 동작을 마치고 난 후 글로벌데이터버스라인을 전원전압 레벨로 프리차지하는 제2글로벌데이터버스 프리차지부(490)가 도시되어 있다.
그리고, 상기 제어신호 write_flag는 쓰기동작이 시작되고 소정시간 후에 '하이'로 상기 제1글로벌데이터버스 프리차지부(470)을 액티브시키고, 읽기동작이 시작되고 소정시간 후에 '로우'로 상기 제2글로벌데이터버스 프리차지부(490)를 액티브시키는 신호이다.
상기 제2글로벌데이터버스 프리차지부(490)는 상기 제1글로벌데이터버스 프리차지부에 상기 제어신호 write_flag를 반전하는 인버터 INV41을 추가한 것과 같다.
글로벌데이터버스라인을 따라 복수의 뱅크가 존재하며 도4에서는 상기 데이터입출력버퍼(450)와 가까운 곳에 존재하는 뱅크를 뱅크B(410b)로, 멀리 떨어진 곳에 존재하는 것을 뱅크A(410a)로 명칭하고, 상기 글로벌데이터버스에서 뱅크A(410a)부분과 연결된 곳을 gio_A 노드로, 뱅크B(410b)와 연결된 곳을 gio_B노드로 표시하였으며, 상기 글로벌데이터버스(430)는 저항과 정전용량에 따른 RC 로드에 의한 신호 전달의 지연(431, 433)을 갖는다.
도5는 상기 제1글로벌데이터버스 프리차지부(470)의 상세 회로도로서, 글로벌데이터버스라인 gio 또는 /gio의 로우 펄스 신호에 응답하여 다른 글로벌데이터버스라인을 풀업하는 풀업구동부(510)와, 프리차지동작이 끝나고 글로벌데이터버스라인이 플로우팅된상태에서 전압이 떨어지는 것을 방지하기 위해 작은 사이즈의 풀업 PMOS트랜지스터로 전원전압을 구동하는 클램프회로부(530)와, 상기 제어신호 write_flag와 상기 글로벌데이터버스라인 gio 또는 /gio가 로직 로우로 떨어지는 신호에 응답하여 소정의 시간뒤에 상기 글로벌데이터버스라인 gio 및 /gio를 전원전압으로 인가해주는 프리차지부(550)로 구성된다.
구체적으로 상기 프리차지부(550)는 상기 글로벌데이터버스라인 gio 와 /gio를 논리곱하여 소정시간 지연하는 지연부(553)를 거쳐 프리차지 인에이블신호 prch_en을 생성하는 프리차지활성화부(555)와, 상기 프리차지 인에이블신호 prch_en을 반전하는 인버터 INV56, INV57과, 상기 제어신호 write_flag를 반전하는 인버터 INV52와, 상기 프리차지 인에이블신호 prch_en에 응답하여 상기 인버터 INV52에 의하여 반전된 제어신호 write_flag의 전달을 제어하는 스위치부(552)와, 상기 반전된 제어신호 write_flag를 반전 및 래치하는 래치부(551)와, 상기 래치부(551)의 출력신호와 상기 프리차지 인에이블신호 prch_en의 반전된 신호를 입력으로 하는 NAND게이트 ND55와 ND56, 및 상기 NAND게이트 ND55와 ND56의 출력신호를 게이트로 입력받아 글로벌데이터버스라인 gio 와 /gio에 풀업신호를 공급하는 PMOS트랜지스터 PM55와 PM56으로 구성된다.
상기와 같은 구성을 갖는 본 발명의 동작에 대해서 살펴본다.
데이터입출력버퍼(450)와 멀리 떨어진 뱅크A(410a)에서 데이터를 쓰고 읽을 때 상기 글로벌데이터버스(430)의 길이가 길어짐으로 인해서 크게 영향을 미치는 저항과 정전용량에 의한 지연의 영향을 줄여서, 프리차지 동작이 일어날 때 데이터의 천이 속도를 높이고, 상기 글로벌입출력라인 gio 와 /gio가 전원전압(VCC) 레벨까지 올라가기 이전에 프리차지 인에이블이 끊기는 것을 방지하기 위해서 글로벌데이터버스 프리차지부(470, 490)를 양쪽에 위치하였다.
뱅크A(410a)쪽에 위치한 제1글로벌데이터버스 프리차지부(470)는 데이터를 뱅크A에 저장할 경우에 신호가 지연되는 것의 영향을 최소화하기 위한 것으로서, 쓰기동작시에 '하이'로 액티브되는 상기 제어신호 write_flag에 의해 프리차지동작이 일어난다.
이와 유사하게, 뱅크B(410b)쪽에 위치한 제2글로벌데이터버스 프리차지부(490)는 뱅크A에서 데이터를 읽을 때 신호가 지연되어 데이터입출력버퍼(450)로 전달될 때 상기 제어신호 write_flag를 인버터 INV41에 의해 반전하여 상기 제어신호 write_flag가 '로우'로 될 때 프리차지동작이 일어난다.
도5는 상기 제1글로벌데이터버스 프리차지부(470)의 상세 회로도로서, 상기 풀업구동부(510)는 읽기나 쓰기 동작시에 상기 글로벌데이터버스 gio 또는 /gio에 '로우'의 펄스가 실리면 다른 버스라인이 '하이'를 유지하지 못하고 같이 '로우'로떨어지는 것을 방지하기 위한 것으로서, 상기 글로벌데이터버스 gio 또는 /gio 중의 하나가 '로우'로 떨어지면 풀업 PMOS트랜지스터 PM51 또는 PM52 중의 하나가 턴-온 되어 다른 버스라인이 '하이'를 유지하도록 구동한다.
상기 클램프회로부(530)에서는 사이즈가 작은 PMOS트랜지스터 PM55와 PM56을 턴-온시켜 프리차지동작에 의해 글로벌데이터버스가 '하이'로 인가된 후에, 프리차지동작이 끝나고 글로벌데이터버스가 '하이'로 플로우팅될 경우에 누설전류에 의해 '하이'를 유지하지 못하고 전위가 떨어지는 것을 방지하고, 읽기 동작이나 쓰기 동작에서 '로우' 데이터를 전달할 때에 영향을 미치지 않을 정도로 구동력이 작은 PMOS트랜지스터를 사용한다.
상기 프리차지활성화부(555)에서는 쓰기동작 또는 읽기동작 시에 상기 글로벌데이터버스라인 gio 또는 /gio에 '로우' 펄스가 실리면 이를 논리곱하여 동작을 수행 할 충분한 시간동안 지연한 뒤에 상기 글로벌데이터버스라인의 프리차지동작을 시작하는 프리차지 인에이블신호 prch_en이 '로우'로 활성화된다.
쓰기동작시에 '하이'로 액티브된 상기 제어신호 write_flag는 상기 프리차지 인에이블신호 prch_en에 의해 제어되는 스위치부(552)를 통해 래치부(551)로 인가되어 저장된 상태에서, 상기 프리차지 인에이블신호 prch_en이 '로우'로 액티브되어 상기 스위치(552)가 디스에이블되고, 상기 래치(551)의 출력신호 '하이'와 상기 반전된 프리차지 인에이블신호 prch_en이 '하이'로 NAND게이트 ND55와 ND56으로 인가되어 '로우'가 출력된다. 상기 NAND게이트의 출력신호는 풀업 PMOS트랜지스터 PM55와 PM56을 턴-온 시켜 상기 글로벌데이터버스라인 gio와 /gio를 '하이'로 프리차지한다.
상기 제2글로벌데이터버스 프리차지부(490)에서는 상기 제어신호 write_flag가 인버터 INV41에 의하여 반전되어 인가되고, 상기 제어신호 write_flag의 폴링에지(falling edge)에서 액티브되는 것을 제외하곤 동일하게 동작한다.
본 발명은 상기와 같은 실시예 이외에도, RC 로드를 갖는 모든 신호라인의 프리차지 동작시에 적용할 수 있어서, 그 사이에 RC 로드를 갖는 상기 신호라인의 두 노드에 상기 신호라인을 프리차지시키기 위한 프리차지부를 각각 위치하고, 제어신호에 의해 선택적으로 상기 프리차지부를 인에이블시켜 상기 신호라인을 프리차지하므로서 일정한 프리차지 시간을 갖는 신호라인 프리차지장치를 구현할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같은 본 발명은 뱅크의 위치에 상관없이 읽기 동작과 쓰기 동작 시 상기 글로벌데이터버스라인이 프리차지되는 시간을 갖게 해줌으로서, 고속동작에서의 오 동작을 막아 안정적인 동작을 하는 반도체메모리장치를 구현할 수 있다.

Claims (8)

  1. 반도체메모리장치에 있어서,
    그 사이에 신호라인 자체의 RC 로드를 갖는 상기 신호라인의 제1노드 및 제2노드;
    상기 제2노드에 자신의 출력단이 접속되며, 제어신호에 응답하여 상기 제1노드측으로부터 상기 제2노드측으로 신호가 전달된 후 상기 신호라인을 프리차지시키기 위한 제1프리차지부; 및
    상기 제1노드에 자신의 출력단이 접속되며, 상기 제어신호에 응답하여 상기 제2노드측으로부터 상기 제1노드측으로 신호가 전달된 후 상기 신호라인을 프리차지시키기 위한 제2프리차지부
    를 포함하여 이루어지는 반도체메모리장치.
  2. 제1항에 있어서,
    상기 제1프리차지부 및 상기 제2프리차지부는 상기 제어신호에 응답하여 선택적으로 인에이블됨을 특징으로 하는 반도체메모리장치.
  3. 입출력데이터의 전달을 위한 글로벌데이터버스를 갖는 반도체메모리장치에있어서,
    상기 글로벌데이터버스의 제1노드에서 상기 글로벌데이터버스와 접속된 데이터입출력버퍼;
    상기 제1노드로부터 상대적으로 멀리 이격되어 그 사이에 큰 RC 로드를 갖는 상기 글로벌데이터버스의 제2노드에 연결된 메모리셀;
    상기 제2노드측에 접속되며, 제어신호에 응답하여 상기 메모리셀로의 데이터 쓰기동작에서 상기 글로벌데이터버스에 데이터가 실린 것을 감지한 소정시간 후 상기 글로벌데이터버스를 프리차지시키는 제1글로벌데이터버스프리차지부; 및
    상기 제1노드측에 접속되며, 상기 제어신호에 응답하여 상기 메모리 셀로 부터의 데이터 읽기동작에서 상기 글로벌데이터버스에 데이터가 실린 것을 감지한 소정시간 후 상기 글로벌데이터버스를 프리차지시키는 제2글로벌데이터버스프리차지부
    를 포함하여 이루어지는 반도체메모리장치.
  4. 제3항에 있어서,
    상기 제1글로벌데이터버스프리차지부는,
    읽기 또는 쓰기 동작 시에 상기 정 또는 부글로벌데이터버스에 전달된 로우 데이터에 응답하여 대응되는 글로벌데이터버스에 전원전압을 공급하는 풀업구동부;
    상기 정 또는 부글로벌데이터버스에 로우 데이터가 실리는 것을 감지하여 소정시간 후에 상기 글로벌데이터버스를 하이로 프리차지하는 프리차지부; 및
    상기 프리차지 동작이 완료되고 다음 동작이 일어나기 이전까지 상기 글로벌데이터버스의 프리차지전압이 유지되도록 하는 클램프회로부
    를 포함하여 이루어지는 것을 특징으로 하는 반도체메모리장치.
  5. 제4항에 있어서,
    상기 풀업구동부는,
    게이트로 상기 정글로벌데이터버스를 인가받아 소스-드레인 경로를 통해 상기 부글로벌데이터버스에 전원전압을 공급하는 제1PMOS트랜지스터; 및
    게이트로 상기 부글로벌데이터버스를 인가받아 소스-드레인 경로를 통해 상기 정글로벌데이터버스에 전원전압을 공급하는 제2PMOS트랜지스터
    를 포함하여 이루어지는 반도체메모리장치.
  6. 제4항에 있어서,
    상기 프리차지부는,
    상기 글로벌데이터버스에 데이터가 실리는 것을 감지한 소정시간후에 활성화되는 프리차지 인에이블신호를 생성하는 프리차지활성화부;
    상기 제어신호를 저장하기 위해 두 개의 인버터로 이루어진 래치수단;
    상기 프리차지 인에이블신호에 응답하여 상기 래치수단에 상기 제어신호가 전달되는 것을 스위칭하는 패스게이트;
    상기 래치수단에 저장된 상기 제어신호와 상기 프리차지인에이블신호를 반전한 신호를 입력으로 하는 NAND게이트; 및
    상기 NAND게이트의 출력신호를 게이트로 인가받아 소스-드레인 경로를 통해 상기 글로벌데이터버스에 전원전압을 공급하는 PMOS트랜지스터
    를 포함하여 이루어지는 것을 특징으로 하는 반도체메모리장치.
  7. 제6항에 있어서,
    상기 프리차지활성화부는 상기 글로벌데이터버스를 논리곱하여 읽기 또는 쓰기 동작을 수행할 수 있는 소정시간 동안 지연한 후에 상기 프리차지인에이블신호를 액티브시키는 것을 특징으로 하는 반도체메모리장치.
  8. 제6항에 있어서,
    상기 제2글로벌데이터버스프리차지부는,
    상기 제어신호를 반전하여 상기 제1글로벌데이터버스프리차지부와 동일한 구성을 갖는 회로에 입력하는 것을 특징으로 하는 반도체메모리장치.
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