JP4834212B2 - 半導体メモリ素子 - Google Patents
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Description
【０００１】
【発明が属する技術分野】
本発明は、半導体メモリ素子に関し、特に、高速動作及び安全な書き込み／読み出し動作を提供できる、二つ以上のプリチャージ回路を有する半導体メモリ素子に関するものである。
【０００２】
【従来の技術】
半導体メモリ素子は、ＤＲＡＭ及びＳＤＲＡＭ（ｓｙｎｃｈｒｏｎｏｕｓ ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）があり、またＳＤＲＡＭは、ＳＤＲ（ｓｉｎｇｌｅ ｄａｔａ ｒａｔｅ）ＳＤＲＡＭ及びＤＤＲ（ｄｏｕｂｌｅ ｄａｔａ ｒａｔｅ）ＳＤＲＡＭがある。
【０００３】
読み出し動作で、半導体メモリ素子は、選択されたメモリセルからデータを読出し、それをグローバル入出力ライン対を介して外部回路に伝達させる。
書き込み動作で、半導体メモリ素子は、データをグローバル入出力ライン対を介して選択されたメモリセルに貯蔵する。グローバル入出力ライン対は、正グローバル入出力ライン及び負グローバル入出力ラインを含む。
【０００４】
半導体メモリ素子は、グローバル入出力ライン対を介してデータを伝送する際に、３つの動作モードを有する。待機（ｓｔａｎｄｂｙ）モードで、すなわち、書き込み及び読み出し動作を始める前に、グローバル入出力ライン対は、電源電圧レベル状態にあることとなる。データ伝達モードで、グローバル入出力ライン対のいずれか一つである正グローバル入出力ラインは、データがグローバル入出力ライン対に印加される時、ローレベルとなる。プリチャージモードで、グローバル入出力ライン対は、次の読み出し及び書き込み動作のために電源電圧レベルにプリチャージされる。
【０００５】
図１は、従来のプリチャージ回路を有する半導体メモリ素子を示すブロック図である。
【０００６】
図１に示したように、従来の半導体メモリ素子は、正グローバル入出力ラインＧＩＯ及び負グローバル入出力ライン／ＧＩＯを有するグローバル入出力ライン対、グローバル入出力ライン対に連結された多数のバンク１００、１０１、外部回路から入力データを入力し、外部回路に出力データを出力するためのデータ入出力バッファ１１３、及び電源電圧レベルにグローバル入出力ライン対をプリチャージするためのグローバル入出力プリチャージ回路１１２を含む。
【０００７】
多数のバンクの一つであるバンクＡにおいて、メモリセルを含む多数のメモリセルアレイ１０２、１０３は、データを貯蔵する。書き込み駆動器１０６は、ローカル入出力ライン対ＬＩＯ、／ＬＩＯによりグローバル入出力ライン対からデータを受信して選択されたメモリセルにデータを貯蔵する。感知増幅器１０７は、選択されたメモリセルに貯蔵されたデータを感知して出力する。バンクＢ１０１のような残りのバンクは、バンクＡ１００のような構造を有する。
【０００８】
この場合、正グローバル入出力ラインでデータ信号は、グローバル入出力ライン対に分布した抵抗性成分及び容量性成分からなる多数のＲＣロード１１０、１１１により遅延される。通常、データ信号の遅延は、グローバル入出力ライン対の長さに比例する。
【０００９】
図１に示したように、バンクＡ１００は、データ入出力バッファ１１３から遠く離れて位置し、バンクＢ１０１は、データ入出力バッファ１１３に近く位置する。図面符号ＮＡは、バンクＡ１００が連結されたグローバル入出力ライン対のノードを示し、図面符号ＮＢは、バンクＢ１０１が連結されたグローバル入出力ライン対のノードを示す。
【００１０】
図２は、図１に示したグローバル入出力プリチャージ回路を示す回路図である。
【００１１】
図２を参照すれば、グローバル入出力プリチャージ回路１１２は、グローバル入出力ライン対に連結されたプルアップ駆動部２１０、グローバル入出力ライン対に連結されたクランプ部２３０及びプリチャージ部２５０からなる。
【００１２】
伝達モードで、例えば、正グローバル入出力ラインＧＩＯがローレベルになれば、プルアップ駆動部２１０は、正グローバル入出力ラインＧＩＯのローレベルに応答して負グローバル入出力ライン／ＧＩＯの電圧レベルをプルアップさせる。プルアップ駆動部２１０は、電源電圧端及びグローバル入出力ライン対の間に各々連結されるが、各ゲートがグローバル入出力ライン対に互いにクロスカップルされるように連結された二つのＰＭＯＳトランジスタＰＭ２０１、ＰＭ２０２を含む。
【００１３】
クランプ部２３０は、書き込みまたは読み出し動作を始める前に、電源電圧レベルでグローバル入出力ライン対の電圧レベルを維持する。クランプ部２３０は、電源電圧レベル及び正グローバル入出力ラインＧＩＯ間に連結され、グラウンドに連結されたゲートを有するＰＭＯＳトランジスタＰＭ２０３及び負グローバル入出力ライン／ＧＩＯに連結され、グラウンドに連結されたゲートを有するＰＭＯＳトランジスタＰＭ２０４を含む。
【００１４】
プリチャージ部２５０は、グローバル入出力ライン対の低電圧レベルにレベル遷移を感知してから所定の時間後に電源電圧レベルにグローバル入出力ライン対をプリチャージする。
【００１５】
プリチャージ部２５０で、プリチャージイネーブル信号発生部２５５は、正グローバル入出力ライン及び負グローバル入出力ライン間の電圧差を検出してプリチャージイネーブル信号ＧＩＯ＿ＰＣＧを発生させる。ＧＩＯプリチャージ部２５６は、プリチャージイネーブル信号ＧＩＯ＿ＰＣＧに応答して正グローバル入出力ラインＧＩＯをプリチャージし、／ＧＩＯプリチャージ部２５７は、プリチャージイネーブル信号ＧＩＯ＿ＰＣＧに応答して負グローバル入出力ライン／ＧＩＯをプリチャージする。
【００１６】
プリチャージイネーブル信号発生部２５５は、正グローバル入出力ラインＧＩＯの信号及び負グローバル入出力ライン／ＧＩＯの信号を否定論理積するために否定論理積ゲートＮＤ２０１と、否定論理積ゲートＮＤ２０１の出力を反転させるためのインバータＩＮＶ２０１と、所定の時間の間インバータＩＮＶ２０１の出力を遅延させるための遅延部２５３からなる。ここで、遅延部２５３からの出力信号がプリチャージイネーブル信号ＧＩＯ＿ＰＣＧである。
【００１７】
ＧＩＯプリチャージ部２５６は、ゲートでプリチャージイネーブル信号ＧＩＯ＿ＰＣＧを受信し、電源電圧端及び正グローバル入出力ラインＧＩＯ間に連結されたＰＭＯＳトランジスタＰＭ２０５により具現される。また、／ＧＩＯプリチャージ部２５７は、ゲートでプリチャージイネーブル信号ＧＩＯ＿ＰＣＧを受信し、電源電圧端及び負グローバル入出力ライン／ＧＩＯ間に連結されたＰＭＯＳトランジスタＰＭ２０６からなる。
【００１８】
ＰＭＯＳトランジスタＰＭ２０５、ＰＭ２０６は、ローレベルのプリチャージイネーブル信号ＧＩＯ＿ＰＣＧに応答してターンオンされて正グローバル入出力ラインＧＩＯ及び負グローバル入出力ライン／ＧＩＯを電源電圧レベルにプリチャージさせる。
【００１９】
図３は、図１に示されたバンクＡに対する読み出し動作の際、グローバル入出力ライン対のレベル遷移を示す図面である。
【００２０】
図３を参照すれば、読み出し動作の際、バンクＡ１００のメモリセルアレイに含まれた一つのメモリセルが選択されれば、感知増幅器１０７は、選択されたメモリセルに貯蔵されたデータを感知して増幅させ、ローカル入出力ライン対を介してグローバル入出力ライン対のノードＮＡに増幅されたデータを出力する。次いで、増幅されたデータは、ノードＮＡからノードＮＢを介してデータ入出力バッファ１１３に伝達される。データ入出力バッファ１１３は、増幅されたデータを外部回路に出力する。
【００２１】
図示のように、データは、グローバル入出力ライン対を介して伝達される時、グローバル入出力プリチャージ回路１１２は、ローレベルであるグローバル入出力ライン対のレベル遷移を感知して所定の時間以後にプリチャージイネーブル信号ＧＩＯ＿ＰＣＧを発生させてグローバル入出力ライン対を電源電圧レベルにプリチャージさせる。
【００２２】
この場合、ノードＮＢにおける波形は、グローバル入出力ライン対に配列されたＲＣロード１１０、１１１により緩やかなプリチャージ傾きを有する。
【００２３】
図４は、図１に示したバンクＡに関して、書き込み動作でグローバル入出力ライン対のレベル遷移を示すタイミング図である。
【００２４】
図４を参照すれば、書き込み動作でデータ入出力バッファ１１３は、外部回路からデータを受信してグローバル入出力ライン対を介してそのデータを伝送する。データは、ノードＮＢからノードＮＡに伝達され、書き込み駆動器１０６がバンクＡ１００のメモリセルに含まれた選択されたメモリセルにそのデータを書きこむ。
【００２５】
この場合、ノードＮＢにおける波形は、急なプリチャージ傾きを有する。しかし、ノードＮＡにおける波形は、グローバル入出力ライン対上に存在するＲＣロード１１０、１１１のため、緩やかなプリチャージ傾きを有することとなる。
【００２６】
書き込みまたは読み出し動作で、データ入出力バッファ１１３に近接して位置したバンクに問題はないが、ＲＣロードによってデータ入出力バッファから遠く離れて位置するバンクでグローバル入出力ライン対におけるレベル遷移が遅延される。したがって、バースト（ｂｕｒｓｔ）モードの際、緩やかなプリチャージ傾きによってデータ重複（ｏｖｅｒｌａｐ）現象が起き得る。
【００２７】
従来には上記のような問題を解決するために、プリチャージ回路をグローバル入出力ライン対の中間に位置させた。しかし、グローバル入出力ライン対のプリチャージタイミングは、バンクの位置によって異なり、高周波動作の際、ノードＮＡ及びＮＢが電源電圧レベルに完全にプリチャージされないこともあり得る。結果的に、従来のプリチャージ回路を有する半導体メモリ素子は、高速動作を確保できなく、またデータ損失が発生し得る。
【００２８】
【発明が解決しようとする課題】
したがって、本発明は、高速の動作及び安定した読み出し／書き込み動作を提供でき、グローバル入出力ライン対の両端に位置した二つのプリチャージ回路を有する半導体メモリ素子を提供することにその目的がある。
【００２９】
【課題を解決するための手段】
上記目的を達成するため、本発明は、半導体メモリ素子において、正グローバル入出力ライン及び負グローバル入出力ラインからなるグローバル入出力ライン対と、上記グローバル入出力ライン対に連結され、上記グローバル入出力ライン対を介して外部回路から入力されたデータを伝送し、上記グローバル入出力ライン対を介して伝送されたデータを外部回路に出力するためのデータ入出力バッファ手段と、上記グローバル入出力ライン対に連結された第１バンク、及び上記第１バンクより上記データ入出力バッファ手段にさらに近く位置して上記グローバル入出力ライン対に連結された第２バンクを含む、データを貯蔵するための多数のバンクと、読み出し動作及び書き込み動作の際、各々第１レベル及び第２レベルを有する制御信号を発生させるための制御信号発生手段と、上記第１バンクに近く位置し、上記グローバル入出力ライン対のレベル遷移を感知して所定の時間以後に上記書き込み動作における上記第２レベルの制御信号に応答して上記グローバル入出力ライン対をプリチャージするための第１プリチャージ手段と、上記第２バンクに近く位置し、上記グローバル入出力ライン対のレベル遷移を感知して所定の時間以後に上記読み出し動作における上記第１レベルの上記制御信号の反転された信号に応答して上記グローバル入出力ライン対をプリチャージするための第２プリチャージ手段と、を含む。
【００３０】
以下、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を容易に実施できるほどに詳細に説明するため、本発明の好ましい実施例を添付した図面を参照し説明する。
【００３１】
図５は、本発明にかかるプリチャージ回路を有する半導体メモリ素子を示すブロック図である。
【００３２】
図５を参照して、本発明にかかる半導体メモリ素子は、正グローバル入出力ラインＧＩＯ、及び負グローバル入出力ライン／ＧＩＯを有するグローバル入出力ライン対、グローバル入出力ライン対に連結された多数のバンク４００、４０１、外部回路から入力データを入力し、外部回路に出力データを出力するためのデータ入出力バッファ４１２、制御信号ＷＲＩＴＥ＿ＦＬＡＧを発生させるための制御信号発生回路４１５、グローバル入出力ライン対に連結され、各々の書き込み及び読み出し動作で制御信号ＷＲＩＴＥ＿ＦＬＡＧに応答してグローバル入出力ライン対をプリチャージするための第１及び第２プリチャージ回路４１３、４１４を含む。
【００３３】
バンクの一つであるバンクＣ４００で、メモリセルを含む多数のメモリセルアレイ４０２は、データを貯蔵する。書き込み駆動器４０６は、ローカル入出力ライン対ＬＩＯ、／ＬＩＯによりグローバル入出力ライン対のデータを受信し、そのデータを選択されたメモリセルに貯蔵する。感知増幅器４０７は、選択されたメモリセルに貯蔵されたデータを感知して出力する。バンクＤ４０１もバンクＣ４００のような構造を有する。
【００３４】
グローバル入出力ライン対は、抵抗性成分及び容量性成分を有する。
【００３５】
バンクＣがデータ入出力バッファ４１２から遠く離れて位置され、バンクＤがデータ入出力バッファ４１２に近接して位置される。図面符号ＮＣは、バンクＣ４００が連結されたグローバル入出力ライン対のノードを示し、図面符号ＮＤは、バンクＤ４０１が連結されたグローバル入出力ライン対のノードを示す。
【００３６】
第１プリチャージ回路４１３は、バンクＣ４００に近接して位置され、第２プリチャージ回路４１４は、バンクＤ４０１に近接して位置される。すなわち、第１及び第２プリチャージ回路４１３、４１４は、グローバル入出力ライン対の両端に位置している。
【００３７】
制御信号発生部４１５からの制御信号ＷＲＩＴＥ＿ＦＬＡＧは、書き込み動作で、ハイレベルであって、読み出し動作で、ローレベルを有する。すなわち、書き込み動作で、第１プリチャージ回路４１３は、ハイレベルの制御信号ＷＲＩＴＥ＿ＦＬＡＧに応答して活性化され、それに対し、第２プリチャージ回路４１４は、インバータＩＮＶ４０１により反転されたローレベルの制御信号に応答して非活性化される。
【００３８】
読み出し動作で、制御信号ＷＲＩＴＥ＿ＦＬＡＧは、ローレベルとなって、第１プリチャージ回路４１３は、非活性化され、それに対し、第２プリチャージ回路４１４は、ハイレベルの制御信号に応答して活性化される。
【００３９】
図６は、図５に示した第１及び第２プリチャージ回路を示す回路図である。
【００４０】
第１プリチャージ回路４１３は、プルアップ駆動部５１０、クランプ部５３０及びプリチャージ部５５０からなる。
【００４１】
グローバル入出力ライン対のひとつである正グローバル入出力ラインＧＩＯがローレベルとなれば、プルアップ駆動部５１０は、正グローバル入出力ラインＧＩＯのローレベルを感知して負グローバル入出力ライン／ＧＩＯの電圧レベルをプルアップさせる。
【００４２】
プルアップ駆動部５１０は、二つのＰＭＯＳトランジスタＰＭ５０１、ＰＭ５０２により具現される。ＰＭＯＳトランジスタＰＭ５０１は、ソースが電源電圧レベルに連結され、ドレインが正グローバル入出力ラインＧＩＯに連結され、ゲートが負グローバル入出力ライン／ＧＩＯに連結されている。ＰＭＯＳトランジスタＰＭ５０２は、ソースが電源電圧端子に連結され、ドレインが負グローバル入出力ライン／ＧＩＯに連結され、ゲートが正グローバル入出力ラインＧＩＯに連結されている。
【００４３】
クランプ部５３０は、読み出しまたは書き込み動作を始める前の待機（ｓｔａｎｄｂｙ）モードで、グローバル入出力ライン対の電圧レベルを電源電圧レベルに維持させる。
【００４４】
クランプ部５３０は、駆動力が小さいＰＭＯＳトランジスタＰＭ５０３、ＰＭ５０４により具現される。ＰＭＯＳトランジスタＰＭ５０３は、ソースが電源電圧端子に連結され、ドレインが正グローバル入出力ラインＧＩＯに連結され、ゲートが接地端子に連結されている。ＰＭＯＳトランジスタＰＭ５０４は、ソースが電源電圧端子に連結され、ドレインが負グローバル入出力ライン／ＧＩＯに連結され、ゲートが接地端子に連結されている。
【００４５】
プリチャージ部５５０は、グローバル入出力ライン対のローレベルへの遷移を感知して所定の時間後にグローバル入出力ライン対を電源電圧レベルにプリチャージする。
【００４６】
プリチャージ部５５０は、プリチャージ制御信号ＰＲＣＨ＿ＥＮを発生させるためのプリチャージ制御信号発生部５５５と、プリチャージ制御信号ＰＲＣＨ＿ＥＮに応答して制御信号ＷＲＩＴＥ＿ＦＬＡＧを伝達させるための信号伝達部５５２と、制御信号ＷＲＩＴＥ＿ＦＬＡＧをラッチし、出力するためのラッチ部５５１と、プリチャージ制御信号ＰＲＣＨ＿ＥＮに応答して正グローバル入出力ラインＧＩＯをプリチャージするためのＧＩＯプリチャージ部５５６と、プリチャージ制御信号ＰＲＣＨ＿ＥＮに応答して負グローバル入出力ライン／ＧＩＯをプリチャージするための／ＧＩＯプリチャージ部５５４からなる。
【００４７】
プリチャージ制御信号発生部５５５は、正グローバル入出力ラインＧＩＯの信号及び負グローバル入出力ライン／ＧＩＯの信号を否定論理積するための否定論理積ゲート、否定論理積ゲートＮＤ５０１の出力を反転させるためのインバータＩＮＶ５０１、及び所定の時間の間インバータＩＮＶ５０１の出力を遅延させるための遅延部５５３からなる。ここで、遅延部５５３からの出力信号がプリチャージ制御信号ＰＲＣＨ＿ＥＮに該当する。
【００４８】
信号伝達部５５２は、制御信号ＷＲＩＴＥ＿ＦＬＡＧを反転させるためのインバータＩＮＶ５０２と、プリチャージ制御信号ＰＲＣＨ＿ＥＮに応答して反転された制御信号を伝達させるためのパスゲートＴＧ５０１とからなる。
【００４９】
ラッチ部５５１は、入力端がパスゲートＴＧ５０４からの出力信号を受信するインバータＩＮＶ５０４、及び入力端がインバータＩＮＶ５０４からの出力信号を受信し、出力端がインバータＩＮＶ５０４の入力ターミナルに連結されたインバータＩＮＶ５０５からなる。
【００５０】
ＧＩＯプリチャージ部５５６は、プリチャージ制御信号ＰＲＣＨ＿ＥＮを反転させるためのインバータＩＮＶ５０６、ラッチ部５５１からの出力信号を否定論理積するための否定論理積ゲートＮＤ５０５、及びソースが電源電圧端子に連結され、ドレインが正グローバル入出力ラインＧＩＯに連結され、ゲートが否定論理積ゲートＮＤ５０５からの出力信号を受信するＰＭＯＳトランジスタＰＭ５０５からなる。ここで、否定論理積ゲートＮＤ５０５からの出力信号は、プリチャージイネーブル信号ＧＩＯ−ＰＣＧに該当する。ＰＭＯＳトランジスタＰＭ５０５は、ローレベルのプリチャージイネーブル信号ＧＩＯ＿ＰＣＧに応答してターンオンされて正グローバル入出力ラインＧＩＯをプリチャージさせる。
【００５１】
／ＧＩＯプリチャージ部５５４の構造は、ＧＩＯプリチャージ部５５６と同一である。したがって、／ＧＩＯプリチャージ部５５４に対する詳細な説明は、便宜上省略することにする。
【００５２】
図７は、バンクＣに対する読み出し動作の時、グローバル入出力ライン対のレベル遷移を示すタイミング図であって、図８は、バンクＣに対する書き込み動作の際、グローバル入出力ライン対のレベル遷移を示すタイミング図である。
【００５３】
以後、本発明にかかるプリチャージ回路の構成を有する半導体メモリ素子に対して図５ないし８を参照し詳細に説明する。
【００５４】
第１プリチャージ回路４１３は、データ入出力バッファ４１２から遠く離れて位置されたバンクＣ４００の近くに位置され、第２プリチャージ回路４１４は、データ入出力バッファ４１２に近接して位置されたバンクＤ４０１の近くに位置される。
【００５５】
読み出しモードの際、バンクＣ４００のメモリセルアレイに含まれた一つのメモリセルが選択され、感知増幅器４０７は、そのデータを感知して増幅させてローカル入出力ライン対よりグローバル入出力ライン対のノードＮＣに増幅されたデータを出力する。次いで、増幅されたデータは、ノードＮＣからノードＮＤを介して伝達される。データ入出力バッファ４１２は、外部回路に増幅されたデータを出力する。
【００５６】
この場合、制御信号ＷＲＩＴＥ＿ＦＬＡＧがローレベルにディセーブルされ、第１プリチャージ回路４１３は、ローレベルの制御信号に応答して非活性化される。
【００５７】
それに対し、ローレベルの制御信号ＷＲＩＴＥ＿ＦＬＡＧは、インバータＩＮＶ４０１により反転されたハイレベルにより第２プリチャージ回路４１４を活性化させる。第２プリチャージ回路４１４は、ノードＮＤでレベル遷移を感知して所定の時間の間グローバル入出力ライン対を電源電圧レベルにプリチャージする。
【００５８】
図３における波形と比較して、ノードＮＤにおける波形は、ＲＣロード４１０、４１１による遅延なしに急なプリチャージ傾きを有する。
【００５９】
書き込み動作の際、データ入出力バッファ４１２からのデータは、グローバル入出力ライン対のノードＮＤからノードＮＣを介して伝達され、書き込み駆動器４０６は、バンクＣ４００のメモリセルアレイに含まれた選択されたメモリセルにデータを貯蔵する。
【００６０】
この場合、制御信号ＷＲＩＴＥ＿ＦＬＡＧは、ハイレバルにイネーブルされ、第２プリチャージ回路４１４は、インバータＩＮＶ４０１により反転されたローレベルの制御信号に応答して非活性化される。
【００６１】
それに対し、第１プリチャージ回路は、ハイレベルの制御信号ＷＲＩＴＥ＿ＦＬＡＧに応答して活性化される。第１プリチャージ回路４１３は、グローバル入出力ライン対のレベル遷移を感知して所定の時間以後に電源電圧レベルにグローバル入出力ライン対をプリチャージする。
【００６２】
図４の波形と比較して、ノードＮＣにおける波形は、グローバル入出力ライン対に存在するＲＣロード４１０、４１１による遅延なしに急なプリチャージ傾きを有する。
【００６３】
以上で説明した本発明は、前述した実施例及び添付した図面によって限定されるのではなく、本発明の技術的思想を抜け出さない範囲内で種々の置換、変形及び変更が可能であることが本発明が属する技術分野で通常の知識を有するものにおいて明白である。
【００６４】
【発明の効果】
従来の技術と比較して、本発明にかかる半導体メモリ素子は、グローバル入出力ライン対の両端に位置された二つのプリチャージ回路を有し、二つのプリチャージ回路は、読み出し及び書き込み動作によって選択的に作動する。したがって、データ入出力バッファから遠く位置されたバンクの読み出し／書き込み動作の際、急なプリチャージ傾きを有する波形が得られて高速のデータ処理動作を確保することができるだけでなく、データ損失を防止することができる。好ましくも、本発明は、ＤＲＡＭ、ＳＤＲ ＳＤＲＡＭ、及びＤＤＲ ＳＤＲＡＭに適用できる。
【図面の簡単な説明】
【図１】 従来の半導体メモリ素子を示すブロック図である。
【図２】 図１に示したグローバル入出力プリチャージ回路を示す回路図である。
【図３】 図１に示したバンクＡに対する読み出し動作でグローバル入出力ライン対のレベル遷移を示すタイミング図である。
【図４】 図１に示したバンクＡに対する書き込み動作でグローバル入出力ライン対のレベル遷移を示すタイミング図である。
【図５】 本発明にかかる半導体メモリ素子を示すブロック図である。
【図６】 図４に示した第１及び第２プリチャージ回路を示す回路図である。
【図７】 図５に示したバンクＣに対する読み出し動作の際のグローバル入出力ライン対のレベル遷移を示すタイミング図である。
【図８】 図５に示したバンクＣに対する書き込み動作の際のグローバル入出力ライン対のレベル遷移を示すタイミング図である。
【符号の説明】
４００、４０１ バンク
４１２ データ入出力バッファ
４１３、４１４ 第１及び第２プリチャージ回路
４１５ 制御信号発生回路
【発明が属する技術分野】
本発明は、半導体メモリ素子に関し、特に、高速動作及び安全な書き込み／読み出し動作を提供できる、二つ以上のプリチャージ回路を有する半導体メモリ素子に関するものである。
【０００２】
【従来の技術】
半導体メモリ素子は、ＤＲＡＭ及びＳＤＲＡＭ（ｓｙｎｃｈｒｏｎｏｕｓ ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）があり、またＳＤＲＡＭは、ＳＤＲ（ｓｉｎｇｌｅ ｄａｔａ ｒａｔｅ）ＳＤＲＡＭ及びＤＤＲ（ｄｏｕｂｌｅ ｄａｔａ ｒａｔｅ）ＳＤＲＡＭがある。
【０００３】
読み出し動作で、半導体メモリ素子は、選択されたメモリセルからデータを読出し、それをグローバル入出力ライン対を介して外部回路に伝達させる。
書き込み動作で、半導体メモリ素子は、データをグローバル入出力ライン対を介して選択されたメモリセルに貯蔵する。グローバル入出力ライン対は、正グローバル入出力ライン及び負グローバル入出力ラインを含む。
【０００４】
半導体メモリ素子は、グローバル入出力ライン対を介してデータを伝送する際に、３つの動作モードを有する。待機（ｓｔａｎｄｂｙ）モードで、すなわち、書き込み及び読み出し動作を始める前に、グローバル入出力ライン対は、電源電圧レベル状態にあることとなる。データ伝達モードで、グローバル入出力ライン対のいずれか一つである正グローバル入出力ラインは、データがグローバル入出力ライン対に印加される時、ローレベルとなる。プリチャージモードで、グローバル入出力ライン対は、次の読み出し及び書き込み動作のために電源電圧レベルにプリチャージされる。
【０００５】
図１は、従来のプリチャージ回路を有する半導体メモリ素子を示すブロック図である。
【０００６】
図１に示したように、従来の半導体メモリ素子は、正グローバル入出力ラインＧＩＯ及び負グローバル入出力ライン／ＧＩＯを有するグローバル入出力ライン対、グローバル入出力ライン対に連結された多数のバンク１００、１０１、外部回路から入力データを入力し、外部回路に出力データを出力するためのデータ入出力バッファ１１３、及び電源電圧レベルにグローバル入出力ライン対をプリチャージするためのグローバル入出力プリチャージ回路１１２を含む。
【０００７】
多数のバンクの一つであるバンクＡにおいて、メモリセルを含む多数のメモリセルアレイ１０２、１０３は、データを貯蔵する。書き込み駆動器１０６は、ローカル入出力ライン対ＬＩＯ、／ＬＩＯによりグローバル入出力ライン対からデータを受信して選択されたメモリセルにデータを貯蔵する。感知増幅器１０７は、選択されたメモリセルに貯蔵されたデータを感知して出力する。バンクＢ１０１のような残りのバンクは、バンクＡ１００のような構造を有する。
【０００８】
この場合、正グローバル入出力ラインでデータ信号は、グローバル入出力ライン対に分布した抵抗性成分及び容量性成分からなる多数のＲＣロード１１０、１１１により遅延される。通常、データ信号の遅延は、グローバル入出力ライン対の長さに比例する。
【０００９】
図１に示したように、バンクＡ１００は、データ入出力バッファ１１３から遠く離れて位置し、バンクＢ１０１は、データ入出力バッファ１１３に近く位置する。図面符号ＮＡは、バンクＡ１００が連結されたグローバル入出力ライン対のノードを示し、図面符号ＮＢは、バンクＢ１０１が連結されたグローバル入出力ライン対のノードを示す。
【００１０】
図２は、図１に示したグローバル入出力プリチャージ回路を示す回路図である。
【００１１】
図２を参照すれば、グローバル入出力プリチャージ回路１１２は、グローバル入出力ライン対に連結されたプルアップ駆動部２１０、グローバル入出力ライン対に連結されたクランプ部２３０及びプリチャージ部２５０からなる。
【００１２】
伝達モードで、例えば、正グローバル入出力ラインＧＩＯがローレベルになれば、プルアップ駆動部２１０は、正グローバル入出力ラインＧＩＯのローレベルに応答して負グローバル入出力ライン／ＧＩＯの電圧レベルをプルアップさせる。プルアップ駆動部２１０は、電源電圧端及びグローバル入出力ライン対の間に各々連結されるが、各ゲートがグローバル入出力ライン対に互いにクロスカップルされるように連結された二つのＰＭＯＳトランジスタＰＭ２０１、ＰＭ２０２を含む。
【００１３】
クランプ部２３０は、書き込みまたは読み出し動作を始める前に、電源電圧レベルでグローバル入出力ライン対の電圧レベルを維持する。クランプ部２３０は、電源電圧レベル及び正グローバル入出力ラインＧＩＯ間に連結され、グラウンドに連結されたゲートを有するＰＭＯＳトランジスタＰＭ２０３及び負グローバル入出力ライン／ＧＩＯに連結され、グラウンドに連結されたゲートを有するＰＭＯＳトランジスタＰＭ２０４を含む。
【００１４】
プリチャージ部２５０は、グローバル入出力ライン対の低電圧レベルにレベル遷移を感知してから所定の時間後に電源電圧レベルにグローバル入出力ライン対をプリチャージする。
【００１５】
プリチャージ部２５０で、プリチャージイネーブル信号発生部２５５は、正グローバル入出力ライン及び負グローバル入出力ライン間の電圧差を検出してプリチャージイネーブル信号ＧＩＯ＿ＰＣＧを発生させる。ＧＩＯプリチャージ部２５６は、プリチャージイネーブル信号ＧＩＯ＿ＰＣＧに応答して正グローバル入出力ラインＧＩＯをプリチャージし、／ＧＩＯプリチャージ部２５７は、プリチャージイネーブル信号ＧＩＯ＿ＰＣＧに応答して負グローバル入出力ライン／ＧＩＯをプリチャージする。
【００１６】
プリチャージイネーブル信号発生部２５５は、正グローバル入出力ラインＧＩＯの信号及び負グローバル入出力ライン／ＧＩＯの信号を否定論理積するために否定論理積ゲートＮＤ２０１と、否定論理積ゲートＮＤ２０１の出力を反転させるためのインバータＩＮＶ２０１と、所定の時間の間インバータＩＮＶ２０１の出力を遅延させるための遅延部２５３からなる。ここで、遅延部２５３からの出力信号がプリチャージイネーブル信号ＧＩＯ＿ＰＣＧである。
【００１７】
ＧＩＯプリチャージ部２５６は、ゲートでプリチャージイネーブル信号ＧＩＯ＿ＰＣＧを受信し、電源電圧端及び正グローバル入出力ラインＧＩＯ間に連結されたＰＭＯＳトランジスタＰＭ２０５により具現される。また、／ＧＩＯプリチャージ部２５７は、ゲートでプリチャージイネーブル信号ＧＩＯ＿ＰＣＧを受信し、電源電圧端及び負グローバル入出力ライン／ＧＩＯ間に連結されたＰＭＯＳトランジスタＰＭ２０６からなる。
【００１８】
ＰＭＯＳトランジスタＰＭ２０５、ＰＭ２０６は、ローレベルのプリチャージイネーブル信号ＧＩＯ＿ＰＣＧに応答してターンオンされて正グローバル入出力ラインＧＩＯ及び負グローバル入出力ライン／ＧＩＯを電源電圧レベルにプリチャージさせる。
【００１９】
図３は、図１に示されたバンクＡに対する読み出し動作の際、グローバル入出力ライン対のレベル遷移を示す図面である。
【００２０】
図３を参照すれば、読み出し動作の際、バンクＡ１００のメモリセルアレイに含まれた一つのメモリセルが選択されれば、感知増幅器１０７は、選択されたメモリセルに貯蔵されたデータを感知して増幅させ、ローカル入出力ライン対を介してグローバル入出力ライン対のノードＮＡに増幅されたデータを出力する。次いで、増幅されたデータは、ノードＮＡからノードＮＢを介してデータ入出力バッファ１１３に伝達される。データ入出力バッファ１１３は、増幅されたデータを外部回路に出力する。
【００２１】
図示のように、データは、グローバル入出力ライン対を介して伝達される時、グローバル入出力プリチャージ回路１１２は、ローレベルであるグローバル入出力ライン対のレベル遷移を感知して所定の時間以後にプリチャージイネーブル信号ＧＩＯ＿ＰＣＧを発生させてグローバル入出力ライン対を電源電圧レベルにプリチャージさせる。
【００２２】
この場合、ノードＮＢにおける波形は、グローバル入出力ライン対に配列されたＲＣロード１１０、１１１により緩やかなプリチャージ傾きを有する。
【００２３】
図４は、図１に示したバンクＡに関して、書き込み動作でグローバル入出力ライン対のレベル遷移を示すタイミング図である。
【００２４】
図４を参照すれば、書き込み動作でデータ入出力バッファ１１３は、外部回路からデータを受信してグローバル入出力ライン対を介してそのデータを伝送する。データは、ノードＮＢからノードＮＡに伝達され、書き込み駆動器１０６がバンクＡ１００のメモリセルに含まれた選択されたメモリセルにそのデータを書きこむ。
【００２５】
この場合、ノードＮＢにおける波形は、急なプリチャージ傾きを有する。しかし、ノードＮＡにおける波形は、グローバル入出力ライン対上に存在するＲＣロード１１０、１１１のため、緩やかなプリチャージ傾きを有することとなる。
【００２６】
書き込みまたは読み出し動作で、データ入出力バッファ１１３に近接して位置したバンクに問題はないが、ＲＣロードによってデータ入出力バッファから遠く離れて位置するバンクでグローバル入出力ライン対におけるレベル遷移が遅延される。したがって、バースト（ｂｕｒｓｔ）モードの際、緩やかなプリチャージ傾きによってデータ重複（ｏｖｅｒｌａｐ）現象が起き得る。
【００２７】
従来には上記のような問題を解決するために、プリチャージ回路をグローバル入出力ライン対の中間に位置させた。しかし、グローバル入出力ライン対のプリチャージタイミングは、バンクの位置によって異なり、高周波動作の際、ノードＮＡ及びＮＢが電源電圧レベルに完全にプリチャージされないこともあり得る。結果的に、従来のプリチャージ回路を有する半導体メモリ素子は、高速動作を確保できなく、またデータ損失が発生し得る。
【００２８】
【発明が解決しようとする課題】
したがって、本発明は、高速の動作及び安定した読み出し／書き込み動作を提供でき、グローバル入出力ライン対の両端に位置した二つのプリチャージ回路を有する半導体メモリ素子を提供することにその目的がある。
【００２９】
【課題を解決するための手段】
上記目的を達成するため、本発明は、半導体メモリ素子において、正グローバル入出力ライン及び負グローバル入出力ラインからなるグローバル入出力ライン対と、上記グローバル入出力ライン対に連結され、上記グローバル入出力ライン対を介して外部回路から入力されたデータを伝送し、上記グローバル入出力ライン対を介して伝送されたデータを外部回路に出力するためのデータ入出力バッファ手段と、上記グローバル入出力ライン対に連結された第１バンク、及び上記第１バンクより上記データ入出力バッファ手段にさらに近く位置して上記グローバル入出力ライン対に連結された第２バンクを含む、データを貯蔵するための多数のバンクと、読み出し動作及び書き込み動作の際、各々第１レベル及び第２レベルを有する制御信号を発生させるための制御信号発生手段と、上記第１バンクに近く位置し、上記グローバル入出力ライン対のレベル遷移を感知して所定の時間以後に上記書き込み動作における上記第２レベルの制御信号に応答して上記グローバル入出力ライン対をプリチャージするための第１プリチャージ手段と、上記第２バンクに近く位置し、上記グローバル入出力ライン対のレベル遷移を感知して所定の時間以後に上記読み出し動作における上記第１レベルの上記制御信号の反転された信号に応答して上記グローバル入出力ライン対をプリチャージするための第２プリチャージ手段と、を含む。
【００３０】
以下、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を容易に実施できるほどに詳細に説明するため、本発明の好ましい実施例を添付した図面を参照し説明する。
【００３１】
図５は、本発明にかかるプリチャージ回路を有する半導体メモリ素子を示すブロック図である。
【００３２】
図５を参照して、本発明にかかる半導体メモリ素子は、正グローバル入出力ラインＧＩＯ、及び負グローバル入出力ライン／ＧＩＯを有するグローバル入出力ライン対、グローバル入出力ライン対に連結された多数のバンク４００、４０１、外部回路から入力データを入力し、外部回路に出力データを出力するためのデータ入出力バッファ４１２、制御信号ＷＲＩＴＥ＿ＦＬＡＧを発生させるための制御信号発生回路４１５、グローバル入出力ライン対に連結され、各々の書き込み及び読み出し動作で制御信号ＷＲＩＴＥ＿ＦＬＡＧに応答してグローバル入出力ライン対をプリチャージするための第１及び第２プリチャージ回路４１３、４１４を含む。
【００３３】
バンクの一つであるバンクＣ４００で、メモリセルを含む多数のメモリセルアレイ４０２は、データを貯蔵する。書き込み駆動器４０６は、ローカル入出力ライン対ＬＩＯ、／ＬＩＯによりグローバル入出力ライン対のデータを受信し、そのデータを選択されたメモリセルに貯蔵する。感知増幅器４０７は、選択されたメモリセルに貯蔵されたデータを感知して出力する。バンクＤ４０１もバンクＣ４００のような構造を有する。
【００３４】
グローバル入出力ライン対は、抵抗性成分及び容量性成分を有する。
【００３５】
バンクＣがデータ入出力バッファ４１２から遠く離れて位置され、バンクＤがデータ入出力バッファ４１２に近接して位置される。図面符号ＮＣは、バンクＣ４００が連結されたグローバル入出力ライン対のノードを示し、図面符号ＮＤは、バンクＤ４０１が連結されたグローバル入出力ライン対のノードを示す。
【００３６】
第１プリチャージ回路４１３は、バンクＣ４００に近接して位置され、第２プリチャージ回路４１４は、バンクＤ４０１に近接して位置される。すなわち、第１及び第２プリチャージ回路４１３、４１４は、グローバル入出力ライン対の両端に位置している。
【００３７】
制御信号発生部４１５からの制御信号ＷＲＩＴＥ＿ＦＬＡＧは、書き込み動作で、ハイレベルであって、読み出し動作で、ローレベルを有する。すなわち、書き込み動作で、第１プリチャージ回路４１３は、ハイレベルの制御信号ＷＲＩＴＥ＿ＦＬＡＧに応答して活性化され、それに対し、第２プリチャージ回路４１４は、インバータＩＮＶ４０１により反転されたローレベルの制御信号に応答して非活性化される。
【００３８】
読み出し動作で、制御信号ＷＲＩＴＥ＿ＦＬＡＧは、ローレベルとなって、第１プリチャージ回路４１３は、非活性化され、それに対し、第２プリチャージ回路４１４は、ハイレベルの制御信号に応答して活性化される。
【００３９】
図６は、図５に示した第１及び第２プリチャージ回路を示す回路図である。
【００４０】
第１プリチャージ回路４１３は、プルアップ駆動部５１０、クランプ部５３０及びプリチャージ部５５０からなる。
【００４１】
グローバル入出力ライン対のひとつである正グローバル入出力ラインＧＩＯがローレベルとなれば、プルアップ駆動部５１０は、正グローバル入出力ラインＧＩＯのローレベルを感知して負グローバル入出力ライン／ＧＩＯの電圧レベルをプルアップさせる。
【００４２】
プルアップ駆動部５１０は、二つのＰＭＯＳトランジスタＰＭ５０１、ＰＭ５０２により具現される。ＰＭＯＳトランジスタＰＭ５０１は、ソースが電源電圧レベルに連結され、ドレインが正グローバル入出力ラインＧＩＯに連結され、ゲートが負グローバル入出力ライン／ＧＩＯに連結されている。ＰＭＯＳトランジスタＰＭ５０２は、ソースが電源電圧端子に連結され、ドレインが負グローバル入出力ライン／ＧＩＯに連結され、ゲートが正グローバル入出力ラインＧＩＯに連結されている。
【００４３】
クランプ部５３０は、読み出しまたは書き込み動作を始める前の待機（ｓｔａｎｄｂｙ）モードで、グローバル入出力ライン対の電圧レベルを電源電圧レベルに維持させる。
【００４４】
クランプ部５３０は、駆動力が小さいＰＭＯＳトランジスタＰＭ５０３、ＰＭ５０４により具現される。ＰＭＯＳトランジスタＰＭ５０３は、ソースが電源電圧端子に連結され、ドレインが正グローバル入出力ラインＧＩＯに連結され、ゲートが接地端子に連結されている。ＰＭＯＳトランジスタＰＭ５０４は、ソースが電源電圧端子に連結され、ドレインが負グローバル入出力ライン／ＧＩＯに連結され、ゲートが接地端子に連結されている。
【００４５】
プリチャージ部５５０は、グローバル入出力ライン対のローレベルへの遷移を感知して所定の時間後にグローバル入出力ライン対を電源電圧レベルにプリチャージする。
【００４６】
プリチャージ部５５０は、プリチャージ制御信号ＰＲＣＨ＿ＥＮを発生させるためのプリチャージ制御信号発生部５５５と、プリチャージ制御信号ＰＲＣＨ＿ＥＮに応答して制御信号ＷＲＩＴＥ＿ＦＬＡＧを伝達させるための信号伝達部５５２と、制御信号ＷＲＩＴＥ＿ＦＬＡＧをラッチし、出力するためのラッチ部５５１と、プリチャージ制御信号ＰＲＣＨ＿ＥＮに応答して正グローバル入出力ラインＧＩＯをプリチャージするためのＧＩＯプリチャージ部５５６と、プリチャージ制御信号ＰＲＣＨ＿ＥＮに応答して負グローバル入出力ライン／ＧＩＯをプリチャージするための／ＧＩＯプリチャージ部５５４からなる。
【００４７】
プリチャージ制御信号発生部５５５は、正グローバル入出力ラインＧＩＯの信号及び負グローバル入出力ライン／ＧＩＯの信号を否定論理積するための否定論理積ゲート、否定論理積ゲートＮＤ５０１の出力を反転させるためのインバータＩＮＶ５０１、及び所定の時間の間インバータＩＮＶ５０１の出力を遅延させるための遅延部５５３からなる。ここで、遅延部５５３からの出力信号がプリチャージ制御信号ＰＲＣＨ＿ＥＮに該当する。
【００４８】
信号伝達部５５２は、制御信号ＷＲＩＴＥ＿ＦＬＡＧを反転させるためのインバータＩＮＶ５０２と、プリチャージ制御信号ＰＲＣＨ＿ＥＮに応答して反転された制御信号を伝達させるためのパスゲートＴＧ５０１とからなる。
【００４９】
ラッチ部５５１は、入力端がパスゲートＴＧ５０４からの出力信号を受信するインバータＩＮＶ５０４、及び入力端がインバータＩＮＶ５０４からの出力信号を受信し、出力端がインバータＩＮＶ５０４の入力ターミナルに連結されたインバータＩＮＶ５０５からなる。
【００５０】
ＧＩＯプリチャージ部５５６は、プリチャージ制御信号ＰＲＣＨ＿ＥＮを反転させるためのインバータＩＮＶ５０６、ラッチ部５５１からの出力信号を否定論理積するための否定論理積ゲートＮＤ５０５、及びソースが電源電圧端子に連結され、ドレインが正グローバル入出力ラインＧＩＯに連結され、ゲートが否定論理積ゲートＮＤ５０５からの出力信号を受信するＰＭＯＳトランジスタＰＭ５０５からなる。ここで、否定論理積ゲートＮＤ５０５からの出力信号は、プリチャージイネーブル信号ＧＩＯ−ＰＣＧに該当する。ＰＭＯＳトランジスタＰＭ５０５は、ローレベルのプリチャージイネーブル信号ＧＩＯ＿ＰＣＧに応答してターンオンされて正グローバル入出力ラインＧＩＯをプリチャージさせる。
【００５１】
／ＧＩＯプリチャージ部５５４の構造は、ＧＩＯプリチャージ部５５６と同一である。したがって、／ＧＩＯプリチャージ部５５４に対する詳細な説明は、便宜上省略することにする。
【００５２】
図７は、バンクＣに対する読み出し動作の時、グローバル入出力ライン対のレベル遷移を示すタイミング図であって、図８は、バンクＣに対する書き込み動作の際、グローバル入出力ライン対のレベル遷移を示すタイミング図である。
【００５３】
以後、本発明にかかるプリチャージ回路の構成を有する半導体メモリ素子に対して図５ないし８を参照し詳細に説明する。
【００５４】
第１プリチャージ回路４１３は、データ入出力バッファ４１２から遠く離れて位置されたバンクＣ４００の近くに位置され、第２プリチャージ回路４１４は、データ入出力バッファ４１２に近接して位置されたバンクＤ４０１の近くに位置される。
【００５５】
読み出しモードの際、バンクＣ４００のメモリセルアレイに含まれた一つのメモリセルが選択され、感知増幅器４０７は、そのデータを感知して増幅させてローカル入出力ライン対よりグローバル入出力ライン対のノードＮＣに増幅されたデータを出力する。次いで、増幅されたデータは、ノードＮＣからノードＮＤを介して伝達される。データ入出力バッファ４１２は、外部回路に増幅されたデータを出力する。
【００５６】
この場合、制御信号ＷＲＩＴＥ＿ＦＬＡＧがローレベルにディセーブルされ、第１プリチャージ回路４１３は、ローレベルの制御信号に応答して非活性化される。
【００５７】
それに対し、ローレベルの制御信号ＷＲＩＴＥ＿ＦＬＡＧは、インバータＩＮＶ４０１により反転されたハイレベルにより第２プリチャージ回路４１４を活性化させる。第２プリチャージ回路４１４は、ノードＮＤでレベル遷移を感知して所定の時間の間グローバル入出力ライン対を電源電圧レベルにプリチャージする。
【００５８】
図３における波形と比較して、ノードＮＤにおける波形は、ＲＣロード４１０、４１１による遅延なしに急なプリチャージ傾きを有する。
【００５９】
書き込み動作の際、データ入出力バッファ４１２からのデータは、グローバル入出力ライン対のノードＮＤからノードＮＣを介して伝達され、書き込み駆動器４０６は、バンクＣ４００のメモリセルアレイに含まれた選択されたメモリセルにデータを貯蔵する。
【００６０】
この場合、制御信号ＷＲＩＴＥ＿ＦＬＡＧは、ハイレバルにイネーブルされ、第２プリチャージ回路４１４は、インバータＩＮＶ４０１により反転されたローレベルの制御信号に応答して非活性化される。
【００６１】
それに対し、第１プリチャージ回路は、ハイレベルの制御信号ＷＲＩＴＥ＿ＦＬＡＧに応答して活性化される。第１プリチャージ回路４１３は、グローバル入出力ライン対のレベル遷移を感知して所定の時間以後に電源電圧レベルにグローバル入出力ライン対をプリチャージする。
【００６２】
図４の波形と比較して、ノードＮＣにおける波形は、グローバル入出力ライン対に存在するＲＣロード４１０、４１１による遅延なしに急なプリチャージ傾きを有する。
【００６３】
以上で説明した本発明は、前述した実施例及び添付した図面によって限定されるのではなく、本発明の技術的思想を抜け出さない範囲内で種々の置換、変形及び変更が可能であることが本発明が属する技術分野で通常の知識を有するものにおいて明白である。
【００６４】
【発明の効果】
従来の技術と比較して、本発明にかかる半導体メモリ素子は、グローバル入出力ライン対の両端に位置された二つのプリチャージ回路を有し、二つのプリチャージ回路は、読み出し及び書き込み動作によって選択的に作動する。したがって、データ入出力バッファから遠く位置されたバンクの読み出し／書き込み動作の際、急なプリチャージ傾きを有する波形が得られて高速のデータ処理動作を確保することができるだけでなく、データ損失を防止することができる。好ましくも、本発明は、ＤＲＡＭ、ＳＤＲ ＳＤＲＡＭ、及びＤＤＲ ＳＤＲＡＭに適用できる。
【図面の簡単な説明】
【図１】 従来の半導体メモリ素子を示すブロック図である。
【図２】 図１に示したグローバル入出力プリチャージ回路を示す回路図である。
【図３】 図１に示したバンクＡに対する読み出し動作でグローバル入出力ライン対のレベル遷移を示すタイミング図である。
【図４】 図１に示したバンクＡに対する書き込み動作でグローバル入出力ライン対のレベル遷移を示すタイミング図である。
【図５】 本発明にかかる半導体メモリ素子を示すブロック図である。
【図６】 図４に示した第１及び第２プリチャージ回路を示す回路図である。
【図７】 図５に示したバンクＣに対する読み出し動作の際のグローバル入出力ライン対のレベル遷移を示すタイミング図である。
【図８】 図５に示したバンクＣに対する書き込み動作の際のグローバル入出力ライン対のレベル遷移を示すタイミング図である。
【符号の説明】
４００、４０１ バンク
４１２ データ入出力バッファ
４１３、４１４ 第１及び第２プリチャージ回路
４１５ 制御信号発生回路
Claims (14)
- 半導体メモリ素子において、
正グローバル入出力ライン及び負グローバル入出力ラインからなるグローバル入出力ライン対と、
上記グローバル入出力ライン対に連結され、上記グローバル入出力ライン対を介して外部回路から入力されたデータを伝送し、上記グローバル入出力ライン対を介して伝送されたデータを外部回路に出力するためのデータ入出力バッファ手段と、
上記グローバル入出力ライン対に連結された第１バンク、及び上記第１バンクより上記データ入出力バッファ手段にさらに近く位置して上記グローバル入出力ライン対に連結された第２バンクを含む、データを貯蔵するための多数のバンクと、
読み出し動作及び書き込み動作の際、各々第１レベル及び第２レベルを有する制御信号を発生させるための制御信号発生手段と、
上記第１バンクに近く位置し、上記グローバル入出力ライン対のレベル遷移を感知して所定の時間以後に上記書き込み動作における上記第２レベルの制御信号に応答して上記グローバル入出力ライン対をプリチャージするための第１プリチャージ手段と、
上記第２バンクに近く位置し、上記グローバル入出力ライン対のレベル遷移を感知して所定の時間以後に上記読み出し動作における上記第１レベルの上記制御信号の反転された信号に応答して上記グローバル入出力ライン対をプリチャージするための第２プリチャージ手段と、を含むことを特徴とする半導体メモリ素子。 - 上記第１バンクは、上記データ入出力バッファ手段から最も遠く位置することを特徴とする請求項１記載の半導体メモリ素子。
- 上記第２バンクは、上記データ入出力バッファ手段から最も近く位置することを特徴とする請求項２記載の半導体メモリ素子。
- 上記第１レベルがローレベルであって、上記第２レベルがハイレベルであることを特徴とする請求項１記載の半導体メモリ素子。
- 上記多数のバンクは、
データを貯蔵するために多数のメモリセルを有する多数のメモリセルアレイと、
ローカル入出力ライン対を介して上記グローバル入出力ライン対のデータを受信し、選択されたメモリセルに上記データを書きこむための書き込み駆動手段と、
上記選択されたメモリセルからデータを感知して増幅させ、上記増幅されたデータを、ローカル入出力ライン対を介して上記グローバル入出力ライン対に出力するための感知増幅手段と、からなることを特徴とする請求項１記載の半導体メモリ素子。 - 上記第１及び第２プリチャージ手段の各々は、
上記グローバル入出力ライン対のいずれか一つのラインのレベル遷移を感知してグローバル入出力ライン対の電圧をプルアップさせるためのプルアップ駆動手段と、
上記書き込み動作及び読み出し動作を始める前に、上記グローバル入出力手段対の電圧レベルを電源電圧レベルに維持するためのクランプ手段と、
上記グローバル入出力ライン対の上記レベル遷移を感知して上記グローバル入出力ライン対を所定の時間以後に上記電源電圧レベルにプリチャージするプリチャージ手段と、からなることを特徴とする請求項１記載の半導体メモリ素子。 - 上記プルアップ駆動手段は、
ソースが上記電源電圧端子に連結され、ドレインが上記正グローバル入出力ラインに連結され、ゲートが上記負グローバル入出力ラインに連結された第１ＰＭＯＳトランジスタと、
ソースが上記電源電圧端子に連結され、ドレインが上記負グローバル入出力ラインに連結され、ゲートが上記正グローバル入出力ラインに連結された第２ＰＭＯＳトランジスタと、からなることを特徴とする請求項６記載の半導体メモリ素子。 - 上記クランプ手段は、
上記電源電圧端子と上記正グローバル入出力ラインとの間に連結され、ゲートが接地端子に連結された第１ＰＭＯＳトランジスタと、
上記電源電圧端子と上記負グローバル入出力ラインとの間に連結され、ゲートが上記接地端子に連結された第２ＰＭＯＳトランジスタと、からなることを特徴とする請求項６記載の半導体メモリ素子。 - 上記プリチャージ手段は、
上記正グローバル入出力ライン及び上記負グローバル入出力ラインに印加された信号を受信してプリチャージ制御信号を発生させるためのプリチャージ制御信号発生手段と、
上記プリチャージ制御信号に応答して上記制御信号発生手段からの上記制御信号を伝達するための信号伝達手段と、
上記制御信号をラッチし、出力するためのラッチ手段と、
上記プリチャージ制御信号に応答して上記正グローバル入出力ラインをプリチャージするための正グローバル入出力ラインプリチャージ手段と、
上記プリチャージ制御信号に応答して上記負グローバル入出力ラインをプリチャージするための負グローバル入出力ラインプリチャージ手段と、からなることを特徴とする請求項６記載の半導体メモリ素子。 - 上記プリチャージ制御信号発生手段は、
上記正グローバル入出力ライン及び上記負グローバル入出力ラインに印加された上記信号を否定論理積するための否定論理積ゲートと、
上記否定論理積ゲートからの出力信号を反転させるためのインバータと、
上記インバータからの出力信号を遅延させるための遅延部と、からなることを特徴とする請求項９記載の半導体メモリ素子。 - 上記信号伝達手段は、
上記制御信号発生手段から上記制御信号を反転させるためのインバータと、
上記プリチャージ制御信号に応答して上記インバータからの出力信号を伝達させるためのパスゲートと、からなることを特徴とする請求項９記載の半導体メモリ素子。 - 上記ラッチ手段は、
上記信号伝達手段からの出力信号を受信する入力端を有する第１インバータと、
入力端が上記第１インバータへの出力端に連結され、出力端が上記インバータの上記入力端に連結された第２インバータと、からなることを特徴とする請求項９記載の半導体メモリ素子。 - 上記正グローバル入出力ラインプリチャージ手段は、
上記プリチャージ制御信号を反転するためのインバータと、
上記インバータからの出力信号及び上記ラッチ手段からの出力信号を否定論理積するための否定論理積ゲートと、
ソースが上記電源電圧端子に連結され、ドレインが上記正グローバル入出力ラインに連結され、ゲートが上記否定論理積ゲートからの出力信号を受信するＰＭＯＳトランジスタと、からなることを特徴とする請求項９記載の半導体メモリ素子。 - 上記負グローバル入出力ラインプリチャージ手段は、
上記プリチャージ制御信号を反転するためのインバータと、
上記インバータからの出力信号及び上記ラッチ手段からの出力信号を否定論理積するための否定論理積ゲートと、
ソースが上記電源電圧端子に連結され、ドレインが上記負グローバル入出力ラインに連結され、ゲートが上記否定論理積ゲートからの出力信号を受信するＰＭＯＳトランジスタと、からなることを特徴とする請求項９記載の半導体メモリ素子。
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