KR100583148B1 - 센싱 전류를 줄인 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 선택된 메모리 셀에 연결된 정 또는 부비트라인만을 선택적으로 센스 증폭기에서 감지 증폭하여, 감지 증폭시 소모되는 센싱 전류를 줄인 반도체 메모리 장치를 제공하고, 또한, 선택된 메모리 셀에 연결된 정 또는 부비트라인만을 선택적으로 센스 증폭기에서 감지 증폭함으로써, 센스 증폭기의 부하를 줄여 동작 속도를 개선한 반도체 메모리 장치를 제공하기 위한 것으로, 본 발명은 어드레스 신호에 응답하여 구동되는 다수의 워드라인과 다수의 정, 부비트라인이 서로 교차되어 매트릭스 형태로 이루어지며, 단위 메모리 셀이 폴드디 비트 라인 구조로 어레이된 다수의 메모리 셀 어레이; 상기 단위 메모리 셀의 상기 정 및 부비트라인 사이에 연결되어 상기 정 및 부비트라인의 전압차를 감지 증폭하며, 제1 및 제2 메모리 셀 어레이에 의해 공유되는 센스 증폭 수단; 상기 어드레스 신호를 소정 시간 지연하기 위한 지연 수단; 상기 지연 수단으로부터의 지연된 어드레스 신호, 상기 제1 및 제2 메모리 셀 어레이 중 하나를 선택하기 위한 제1 및 제2 제어 신호 및 상기 센스 증폭 수단의 본격적인 센스 증폭 동작 직전에 상기 정 및 부비트라인과 상기 센스 증폭 수단을 분리시키기 위한 제3 제어 신호에 응답하여 상기 어드레스 신호에 의해 선택된 상기 메모리 셀이 연결된 상기 정비트라인 또는 상기 부비트라인을 상기 센스 증폭 수단에 선택적으로 연결하는 제4 내지 7 제어 신호를 출력하는 제어 신호 발생 수단; 상기 제어 신호 발생 수단으로부터의 상기 제4 및 제5 제어 신호에 응답하여 상기 제1 메모리 셀 어레이의 상기 정 및 부비트라인과 상기 센스 증폭 수단의 정 및 부감지증폭라인을 분리하기 위한 제1 분리 수단; 및 상기 제어 신호 발생 수단으로부터의 상기 제6 및 제7 제어 신호에 응답하여 상기 제2 메모리 셀 어레이의 상기 정 및 부비트라인과 상기 센스 증폭 수단의 정 및 부감지증폭라인을 분리하기 위한 제2 분리 수단을 포함한다.
메모리, 센스 증폭기, 정 및 부비트라인, 센싱 전류, 폴디드 비트 라인 구조

Description

센싱 전류를 줄인 반도체 메모리 장치{Semiconductor memory device for reducing sensing current}
도 1은 종래 기술에 따른 DRAM의 구조를 간략히 도시한 도면.
도 2는 상기 도 1의 DRAM에 대한 일실시 동작 파형도.
도 3은 본 발명에 따른 DRAM의 구조를 간략히 도시한 도면.
도 4는 본 발명에 따른 상기 도 3의 분리 제어 신호 발생부에 대한 구체 회로도.
도 5는 상기 도 3의 DRAM에 대한 일실시 동작 파형도.
* 도면의 주요 부분에 대한 설명
200, 210 : 메모리 셀 어레이 220 : 센스 증폭기
230, 240 : 분리부 250 : 워드라인 구동부
260 : 분리 제어 신호 발생부 270 : 지연부
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 DRAM(Dynamic Random Access Memory)의 센스 증폭기(sense amplifier)에서 소모되는 센싱 전류를 줄이기 위한 제어 장치에 관한 것이다.
DRAM에 구비된 센스 증폭기는, 폴디드 비트 라인(folded bit line) 구조의 메모리 셀 어레이에서 메모리 셀이 연결된 정비트라인과 메모리 셀이 연결되지 않는 부비트라인 사이에 연결되어, 정 및 부비트라인 간의 작은 전압차를 감지하여 증폭한다. 이때, 센스 증폭기에서 소모되는 전류를 센싱 전류라 하고, 이 센싱 전류가 DRAM 동작 시 소모되는 전류량의 대부분을 차지한다.
더구나, DRAM이 고집적화됨에 따라 정 및 부비트라인의 길이가 길어져 RC(Resistance and Capacitance) 값이 커지고, 그에 따라 센스 증폭기의 동작 속도 저하 및 센싱 전류의 증가를 유발한다.
도 1은 종래 기술에 따른 DRAM의 구조를 간략히 도시한 도면으로, 비트 라인 분리 트랜지스터(bit line isolation transistor)의 스위칭 동작에 의해 2개의 메모리 셀 어레이가 센스 증폭기를 공유하는 구조이다.
DRAM은 워드라인(SWL0 내지 SWL3) 및 정, 부비트라인(BL, BLb)이 서로 교차되어 매트릭스 형태로 구성되며, 단위 메모리 셀이 폴디드 비트 라인 구조로 어레이된 메모리 셀 어레이(100, 110), 정 및 부비트라인(BL, BLb)에 연결되어 정 및 부비트라인 간의 작은 전압차를 감지 증폭하는 센스 증폭기(120), 메모리 셀 어레이(100)와 센스 증폭기(120) 사이에 연결되며 제어 신호(BISH#, bit line isolation senseamp high)에 응답하여 메모리 셀 어레이(100)와 센스 증폭기(120)를 분리하기 위한 분리부(130), 메모리 셀 어레이(110)와 센스 증폭기(120) 사이에 연결되며 제어 신호(BISL#, bit line isolation senseamp low)에 응답하여 메모리 셀 어레이(110)와 센스 증폭기(120)를 분리하기 위한 분리부(140), 어드레스 신호(ADD[0:3])를 디코딩하여 워드라인(SWL0 내지 SWL3)을 구동하기 위한 워드라인 구동부(150)로 이루어진다.
구체적으로, 분리부(130)는 정비트라인(BL) 및 정감지증폭라인(SA) 사이에 연결되며, 게이트로 제어 신호(BISH#)를 입력받는 NMOS 트랜지스터(NM1)와 부비트라인(BLb) 및 부감지증폭라인(SAb) 사이에 연결되며, 게이트로 제어 신호(BISH#)를 입력받는 NMOS 트랜지스터(NM2)로 이루어지고, 분리부(140)는 정비트라인(BL) 및 정감지증폭라인(SA) 사이에 연결되며, 게이트로 제어 신호(BISL#)를 입력받는 NMOS 트랜지스터(NM3)와 부비트라인(BLb) 및 부감지증폭라인(SAb) 사이에 연결되며, 게이트로 제어 신호(BISL#)를 입력받는 NMOS 트랜지스터(NM4)로 이루어진다.
여기서, 워드라인 구동부(150)는 어드레스 신호(ADD[0])가 인에이블될 때 워드라인(SWL0)을, 어드레스 신호(ADD[1])가 인에이블될 때 워드라인(SWL1)을, 어드레스 신호(ADD[2])가 인에이블될 때 워드라인(SWL2)을, 어드레스 신호(ADD[3])가 인에이블될 때 워드라인(SWL3)을 각각 구동한다.
도 2는 상기 도 1의 DRAM에 대한 일실시 동작 파형도이다.
도 1 및 도 2를 참조하여 종래 기술을 아래에 설명한다.
먼저, 정 및 부비트라인(BL, BLb)은 "1/2Vcc" 레벨로 프리차지(precharge)된 다.
이어서, "하이(high)"의 어드레스 신호(ADD[0]), "하이"의 BISH# 신호 및 "로우"의 BISL# 신호를 입력받아 2개의 메모리 셀 어레이(100, 110) 중 상위의 메모리 셀 어레이(100)를 선택하고, 워드라인 구동부(130)에서 워드라인(SWL0)을 구동한다. 구동된 워드라인(SWL0)은 부비트라인(BLb)에 연결된 메모리 셀의 엑세스 트랜지스터를 턴온시킨다. 턴온된 해당 메모리 셀에 저장된 데이터가 "하이"인 경우 전하 공유(charge sharing) 동작으로 부비트라인(BLb)의 레벨이 프리차지 레벨(1/2Vcc) 보다 약간 상승한다. 이때, 정비트라인(BL)은 프리차지 레벨(Vcc/2)을 그대로 유지한다.(도 2의 A 구간) 그리고, "하이"의 BISH#에 의해 분리부(130)의 NMOS 트랜지스터(NM1, NM2)가 턴온되어 정 및 부비트라인(BL, BLb)의 신호가 그대로 정 및 부감지증폭라인(SA, SAb)으로 연결된다. 센스 증폭기(120)는 정 및 부비트라인(BL, BLb)의 신호를 감지 증폭한다.(도 2의 B 구간) 정 및 부감지증폭라인(SA, SAb)은 턴온된 NMOS 트랜지스터(NM1, NM2)에 의해 정 및 부비트라인(BL, BLb)의 신호 레벨과 동일하다.
따라서, 상술한 바와 같은 종래의 DRAM는 선택된 메모리 셀에 저장된 데이터를 읽기 위한 센싱 동작 시 정 및 부비트라인(BL, BLb)을 모두 센스 증폭기(120)에 연결하여 센싱 구동함으로써 정 및 부비트라인(BL, BLb)에 걸려 있는 부하로 인한 전류 소모량이 크고, 센싱 동작 속도 역시 느려지는 문제가 있다.
본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로써, 선택된 메모리 셀에 연결된 정 또는 부비트라인만을 선택적으로 센스 증폭기에서 감지 증폭하여, 감지 증폭시 소모되는 센싱 전류를 줄인 반도체 메모리 장치를 제공하는데 그 목적이 있다.
또한, 본 발명의 다른 목적은 선택된 메모리 셀에 연결된 정 또는 부비트라인만을 선택적으로 센스 증폭기에서 감지 증폭함으로써, 센스 증폭기의 부하를 줄여 동작 속도를 개선한 반도체 메모리 장치를 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명은, 반도체 메모리 장치에 있어서, 어드레스 신호에 응답하여 구동되는 다수의 워드라인과 다수의 정, 부비트라인이 서로 교차되어 매트릭스 형태로 이루어지며, 단위 메모리 셀이 폴드디 비트 라인 구조로 어레이된 다수의 메모리 셀 어레이; 상기 단위 메모리 셀의 상기 정 및 부비트라인 사이에 연결되어 상기 정 및 부비트라인의 전압차를 감지 증폭하며, 제1 및 제2 메모리 셀 어레이에 의해 공유되는 센스 증폭 수단; 상기 어드레스 신호를 소정 시간 지연하기 위한 지연 수단; 상기 지연 수단으로부터의 지연된 어드레스 신호, 상기 제1 및 제2 메모리 셀 어레이 중 하나를 선택하기 위한 제1 및 제2 제어 신호 및 상기 센스 증폭 수단의 본격적인 센스 증폭 동작 직전에 상기 정 및 부비트라인과 상기 센스 증폭 수단을 분리시키기 위한 제3 제어 신호에 응답하여 상기 어드레스 신호에 의해 선택된 상기 메모리 셀이 연결된 상기 정비트라인 또는 상기 부비트라 인을 상기 센스 증폭 수단에 선택적으로 연결하는 제4 내지 7 제어 신호를 출력하는 제어 신호 발생 수단; 상기 제어 신호 발생 수단으로부터의 상기 제4 및 제5 제어 신호에 응답하여 상기 제1 메모리 셀 어레이의 상기 정 및 부비트라인과 상기 센스 증폭 수단의 정 및 부감지증폭라인을 분리하기 위한 제1 분리 수단; 및 상기 제어 신호 발생 수단으로부터의 상기 제6 및 제7 제어 신호에 응답하여 상기 제2 메모리 셀 어레이의 상기 정 및 부비트라인과 상기 센스 증폭 수단의 정 및 부감지증폭라인을 분리하기 위한 제2 분리 수단을 포함하여 이루어진다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 3은 본 발명에 따른 DRAM의 구조를 간략히 도시한 도면이다.
본 발명에 따른 DRAM은 워드라인(SWL0 내지 SWL3) 및 정, 부비트라인(BL, BLb)이 서로 교차되어 매트릭스 형태로 구성되며, 단위 메모리 셀이 폴드디 비트 라인 구조로 어레이된 메모리 셀 어레이(200, 210), 정 및 부비트라인(BL, BLb)에 연결되어 정 및 부비트라인 간의 작은 전압차를 감지 증폭하는 센스 증폭기(220), 어드레스 신호(ADD[0:3])를 입력받아 소정 시간 지연하는 지연부(270), 지연부(270)로부터의 지연된 어드레스 신호(ADD_dly[0:3])와 센스 증폭기(220)를 공유하는 2개의 메모리 셀 어레이 중 하나를 선택하기 위한 제어 신호(BISH#, BISL#)와 본격적인 센스 증폭 동작 직전에 정 및 부비트라인과 센스 증폭기(220)를 분리시키기 위한 제어 신호(SISO)를 입력받아 선택된 메모리 셀에 연결된 정 또는 부비트라인(BL, BLb)만을 선택적으로 센스 증폭기에서 감지 증폭할 수 있도록 제어하는 제어 신호(BISH, BISHb, BISL, BISLb)를 출력하는 분리 제어 신호 발생부(260), 메모리 셀 어레이(200)와 센스 증폭기(220) 사이에 연결되며 제어 신호(BISH, BISHb)에 응답하여 메모리 셀 어레이(200)와 센스 증폭기(220)를 분리하기 위한 분리부(230), 메모리 셀 어레이(210)와 센스 증폭기(220) 사이에 연결되며 제어 신호(BISL, BISLb)에 응답하여 메모리 셀 어레이(210)와 센스 증폭기(220)를 분리하기 위한 분리부(240), 어드레스 신호(ADD[0:3])를 디코딩하여 워드라인(SWL0 내지 SWL3)을 구동하기 위한 워드라인 구동부(250)로 이루어진다.
구체적으로, 지연부(270)는 어드레스 신호의 소정 시간 지연을 위해 짝수개의 인버터로 이루어진 딜레이 체인으로 이루어지고, 분리부(230)는 정비트라인(BL) 및 정감지증폭라인(SA) 사이에 연결되며, 게이트로 제어 신호(BISH)를 입력받는 NMOS 트랜지스터(NM5)와 부비트라인(BLb) 및 부감지증폭라인(SAb) 사이에 연결되며, 게이트로 제어 신호(BISHb)를 입력받는 NMOS 트랜지스터(NM6)로 이루어지고, 분리부(240)는 정비트라인(BL) 및 정감지증폭라인(SA) 사이에 연결되며, 게이트로 제어 신호(BISL)를 입력받는 NMOS 트랜지스터(NM7)와 부비트라인(BLb) 및 부감지증폭라인(SAb) 사이에 연결되며, 게이트로 제어 신호(BISLb)를 입력받는 NMOS 트랜지스터(NM8)로 이루어진다.
여기서, 워드라인 구동부(250)는 어드레스 신호(ADD[0])가 인에이블될 때 워드라인(SWL0)을, 어드레스 신호(ADD[1])가 인에이블될 때 워드라인(SWL1)을, 어드레스 신호(ADD[2])가 인에이블될 때 워드라인(SWL2)을, 어드레스 신호(ADD[3])가 인에이블될 때 워드라인(SWL3)을 각각 구동한다.
그리고, 워드라인(SWL1, SWL2)은 정비트라인(BL)에 연결된 메모리 셀의 엑세스 트랜지스터에 연결되고, 워드라인(SWL0, SWL3)은 부비트라인(BLb)에 연결된 메모리 셀의 엑세스 트랜지스터에 연결된다.
도 4는 본 발명에 따른 상기 도 3의 분리 제어 신호 발생부에 대한 구체 회로도로서, 정 또는 부비트라인(BL, BLb) 각각에 연결된 분리부 내 2개의 NMOS 트랜지스터를 서로 다르게 제어하기 위해 지연부(270)로부터의 지연된 어드레스 신호(ADD_dly[0],[3])를 입력받아 NOR하는 NOR 게이트(NR1), 지연부(270)로부터의 지연된 어드레스 신호(ADD_dly[1],[2])를 입력받아 NOR하는 NOR 게이트(NR2), 2개의 메모리 셀 어레이(200, 210) 중 상위의 메모리 셀 어레이(200)를 선택하기 위한 제어 신호(BISH#) 및 NOR 게이트(NR1)의 출력을 입력받아 NAND하는 NAND 게이트(ND1), 2개의 메모리 셀 어레이(200, 210) 중 상위의 메모리 셀 어레이(200)를 선택하기 위한 제어 신호(BISH#) 및 NOR 게이트(NR2)의 출력을 입력받아 NAND하는 NAND 게이트(ND2), 2개의 메모리 셀 어레이(200, 210) 중 하위의 메모리 셀 어레이(210)를 선택하기 위한 제어 신호(BISL#) 및 NOR 게이트(NR1)의 출력을 입력받아 NAND하는 NAND 게이트(ND3), 2개의 메모리 셀 어레이(200, 210) 중 하위의 메모리 셀 어레이(210)를 선택하기 위한 제어 신호(BISL#) 및 NOR 게이트(NR2)의 출력을 입력받아 NAND하는 NAND 게이트(ND4), 4개의 NAND 게이트(ND1 내지 ND4) 출력단에 각각 연결된 인버터(INV1 내지 INV4), 제어신호(SISO) 및 4개 인버터(INV1 내지 INV4)의 각 출력을 입력받아 NAND하는 NAND 게이트(ND5 내지 ND8), NAND 게이트(ND5)의 출력을 반전하여 제어 신호(BISH)를 출력하는 인버터(INV5), NAND 게이트(ND6)의 출력을 반전하여 제어 신호(BISHb)를 출력하는 인버터(INV6), NAND 게이트(ND7)의 출력을 반전하여 제어 신호(BISL)를 출력하는 인버터(INV7) 및 NAND 게이트(ND8)의 출력을 반전하여 제어 신호(BISLb)를 출력하는 인버터(INV8)로 이루어진다. 여기서, NAND 게이트 및 인버터는 DRAM 동작의 타이밍 조절 및 회로 구현을 쉽게 하기 위한 것으로, 논리적 등가를 이루는 AND 게이트로 대체 구현할 수 있다.
참고로, 제어 신호(SISO)는 본격적인 센스 증폭 동작 직전에 정 및 부비트라인과 센스 증폭기(220)의 감지증폭라인(SA, SAb)을 분리시키기 위해 센스 증폭기(220)의 센싱 동작 직전에 분리부(230, 240)의 NMOS 트랜지스터(NM5, NM6, NM7, NM8)를 턴-오프시키는 신호이다.
도 5는 상기 도 3의 DRAM에 대한 일실시 동작 파형도이다.
도 3 내지 도 5를 참조하여 "하이"가 저장된 메모리 셀(201)의 읽기 동작을 일예로 들어 본 발명의 동작을 설명한다.
메모리 셀에 저장된 데이터를 읽기 전에 정 및 부비트라인(BL, BLb)은 "1/2Vcc" 레벨로 프리차지(precharge)된다.
이어서, 메모리 셀(201)에 저장된 데이터를 읽기 위해 "1000"의 어드레스 신호(ADD[0:3]), "하이"의 BISH# 신호 및 "로우"의 BISL# 신호가 입력된다.
먼저, 워드라인 구동부(250)는 "1000"의 어드레스 신호(ADD[0:3])를 입력받아 워드라인(SWL0)을 "하이"로 구동하고(501), 구동된 워드라인(SWL0)에 의해 부비 트라인(BLb)에 연결된 메모리 셀(201)의 억세스 트랜지스터가 턴온된다. 따라서, 메모리 셀(201)의 커패시터에 저장된 "하이" 데이터와 부비트라인(BLb) 간의 전하 공유 동작으로 부비트라인(BLb)의 레벨이 프리차지 레벨(1/2Vcc) 보다 약간 상승하게 되고(502), 정비트라인(BL)의 레벨은 프리차지 레벨(Vcc/2)을 그대로 유지한다.
이때, 분리 제어 신호 발생부(260)는 "하이"의 SISO 신호, "하이"의 BISH# 신호 및 "로우"의 BISL# 신호를 입력받아 "A" 구간에서 "하이"의 BISH 및 BISHb 신호와 "로우"의 BISL 및 BISLb 신호를 출력한다(503, 504). 따라서, "하이"의 BISH 및 BISHb 신호와 "로우"의 BISL 및 BISLb 신호에 의해 NMOS 트랜지스터(NM5, NM6) 및 NMOS 트랜지스터(NM7, NM8)가 각각 턴온 및 턴오프됨으로써 정 및 부비트라인(BL, BLb)의 신호 레벨(정비트라인(BL)은 Vcc/2, 부비트라인(BLb)은 Vcc/2 + α)이 그대로 정 및 부감지증폭라인(SA, SAb)으로 전달되어 같은 신호 레벨을 가지게 된다.(505)(도 5의 A 구간)
다음으로, 정 및 부감지증폭라인(SA, SAb)으로 전달된 신호에 응답하여 센스 증폭기(220)가 본격적인 센싱 동작을 수행하기 전에 "로우"의 SISO 신호가 입력되어 분리부(230, 240)의 모든 NMOS 트랜지스터(NM5 내지 NM8)를 턴오프시킴으로써, 정 및 부비트라인(BL, BLb)과 정 및 부감지증폭라인(SA, SAb)을 분리(혹은 차단)하여 센싱 동작 시의 큰 부하(정 및 부비트라인의 부하)를 제거한다.(도 5의 B 구간) 즉, 분리 제어 신호 발생부(260)에서 "로우"의 SISO 신호를 입력받아 "로우"의 BISH, BISHb, BISL 및 BISLb 신호를 출력하고(506), 그 신호가 NMOS 트랜지스터(NM5 내지 NM8)의 게이트로 각기 입력되어 정 및 부비트라인(BL, BLb)과 정 및 부감지증폭라인(SA, SAb) 사이의 경로를 차단한다. SISO 신호가 "로우"인 경우에는 다른 신호(예를 들어, 지연된 어드레스 신호, BISH#, BISL# 신호)에 관계없이 모든 제어 신호가 "로우"가 된다. 이때, 센스 증폭기(220)는 정 및 부비트라인(BL, BLb)과 차단된 정 및 부감지증폭라인(SA, SAb)의 레벨 차를 감지하여 서서히 증폭 동작을 시작한다.(도 5의 B 구간)
다음으로, 도 5의 C 구간은 본 발명에 따라 메모리 셀(201)에 연결된 부비트라인만을 선택적으로 센스 증폭기(220)에 연결하여 센싱하는 구간으로, SISO 신호가 다시 "하이"로 입력된다. 그에 따라, 분리 제어 신호 발생부(260)는 "하이"의 SISO 신호와 지연된 어드레스 신호(ADD_dly[0], "1")에 응답하여 "하이"의 BISHb 신호를 출력하며(507), 분리 제어 신호 발생부(260)로부터 출력되는 "하이"의 BISHb 신호에 의해 분리부(230)의 NMOS 트랜지스터(NM6)만이 턴온된다. 따라서, 메모리 셀(201)에 연결된 부비트라인(BLb)만이 센스 증폭기(220)와 연결되어, 센스 증폭기(220)는 정비트라인(BL)의 Vcc/2 레벨과 부비트라인(BLb)의 레벨을 감지 증폭하여 정감지증폭라인(SA)을 "로우" 레벨로, 부감지증폭라인(SAb)을 "하이" 레벨로 증폭시킨다. 이때, 정비트라인(BL)은 증폭되지 않은 이전의 "Vcc/2" 레벨을 유지하고 있다.
따라서, 분리부의 NMOS 트랜지스터를 통해 부비트라인(BLb)을 선택적으로 센스 증폭기(220)에 연결하고, 센스 증폭기(220)는 부비트라인(BLb)의 레벨 신호만을 선택적으로 증폭함으로써 센스 증폭 시 소모되는 센싱 전류를 줄일 수 있다.
도 6은 종래 및 본 발명에 따른 DRAM의 동작 속도에 대한 비교 시뮬레이션도 로서, 본 발명의 센싱 속도가 종래에 비해 확연히 빨라짐을 알 수 있다.
도 7은 종래 및 본 발명에 따른 DRAM의 센싱 전류에 대한 비교 시뮬레이션도로서, 본 발명의 센싱 전류가 종래에 비해 현저히 줄어드는 것을 알 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 이루어지는 본 발명은, 읽고자 하는 메모리 셀이 연결된 정 또는 부비트라인만을 선택적으로 증폭함으로써 부하를 감소시켜 소모되는 센싱 전류량을 줄일 수 있는 효과가 있다.
또한, 본 발명은 B 구간에서의 프리 증폭 동작으로 센스 증폭기의 고속 동작을 가능하게 하며, 고속 메모리 장치에 적용될 수 있다.

Claims (4)

  1. 반도체 메모리 장치에 있어서,
    어드레스 신호에 응답하여 구동되는 다수의 워드라인과 다수의 정, 부비트라인이 서로 교차되어 매트릭스 형태로 이루어지며, 단위 메모리 셀이 폴드디 비트 라인 구조로 어레이된 다수의 메모리 셀 어레이;
    상기 단위 메모리 셀의 상기 정 및 부비트라인 사이에 연결되어 상기 정 및 부비트라인의 전압차를 감지 증폭하며, 제1 및 제2 메모리 셀 어레이에 의해 공유되는 센스 증폭 수단;
    상기 어드레스 신호를 소정 시간 지연하기 위한 지연 수단;
    상기 지연 수단으로부터의 지연된 어드레스 신호, 상기 제1 및 제2 메모리 셀 어레이 중 하나를 선택하기 위한 제1 및 제2 제어 신호 및 상기 센스 증폭 수단의 본격적인 센스 증폭 동작 직전에 상기 정 및 부비트라인과 상기 센스 증폭 수단을 분리시키기 위한 제3 제어 신호에 응답하여 상기 어드레스 신호에 의해 선택된 상기 메모리 셀이 연결된 상기 정비트라인 또는 상기 부비트라인을 상기 센스 증폭 수단에 선택적으로 연결하는 제4 내지 7 제어 신호를 출력하는 제어 신호 발생 수단;
    상기 제어 신호 발생 수단으로부터의 상기 제4 및 제5 제어 신호에 응답하여 상기 제1 메모리 셀 어레이의 상기 정 및 부비트라인과 상기 센스 증폭 수단의 정 및 부감지증폭라인을 분리하기 위한 제1 분리 수단; 및
    상기 제어 신호 발생 수단으로부터의 상기 제6 및 제7 제어 신호에 응답하여 상기 제2 메모리 셀 어레이의 상기 정 및 부비트라인과 상기 센스 증폭 수단의 정 및 부감지증폭라인을 분리하기 위한 제2 분리 수단
    을 구비하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제1 분리 수단은,
    상기 정비트라인 및 상기 정감지증폭라인 사이에 연결되며, 게이트로 상기 제4 제어 신호를 입력받는 제1 NMOS 트랜지스터; 및
    상기 부비트라인 및 상기 부감지증폭라인 사이에 연결되며, 게이트로 상기 제5 제어 신호를 입력받는 제2 NMOS 트랜지스터를 포함하며,
    상기 제2 분리 수단은,
    상기 정비트라인 및 상기 정감지증폭라인 사이에 연결되며, 게이트로 상기 제6 제어 신호를 입력받는 제3 NMOS 트랜지스터; 및
    상기 부비트라인 및 상기 부감지증폭라인 사이에 연결되며, 게이트로 상기 제7 제어 신호를 입력받는 제4 NMOS 트랜지스터를 구비하는 반도체 메모리 장치.
  3. 삭제
  4. 삭제
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