JP2001057073A - 不揮発性強誘電体メモリ装置 - Google Patents
不揮発性強誘電体メモリ装置Info
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Abstract
(57)【要約】
【課題】 垂直方向に複数配列されたセルアレイ部を有
するメモリ装置において、レイアウトを効率的に低減さ
せ、安定な増幅を行える不揮発性強誘電体メモリ装置を
提供する。 【解決手段】 上下のセルアレイの間に配置されるセン
シングアンプをプルダウンセンシングアンプ部とプルア
ップセンシングアンプ部とに区分して、セルアレイの間
に配置されるセンシングアンプにはプルダウンセンシン
グアンプ部を二つ用意し、一方を一方のセルアレイ用と
し、他方をそのセルアレイと反対側に配置されたセルア
レイ用とすると共に、プルアップセンシングアンプ部を
双方のセルアレイ部が共有できるようにした。
するメモリ装置において、レイアウトを効率的に低減さ
せ、安定な増幅を行える不揮発性強誘電体メモリ装置を
提供する。 【解決手段】 上下のセルアレイの間に配置されるセン
シングアンプをプルダウンセンシングアンプ部とプルア
ップセンシングアンプ部とに区分して、セルアレイの間
に配置されるセンシングアンプにはプルダウンセンシン
グアンプ部を二つ用意し、一方を一方のセルアレイ用と
し、他方をそのセルアレイと反対側に配置されたセルア
レイ用とすると共に、プルアップセンシングアンプ部を
双方のセルアレイ部が共有できるようにした。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
係り、特に、センシングアンプを共有することでレイア
ウトを効率的に減少させることができる不揮発性強誘電
体メモリ装置に関する。
係り、特に、センシングアンプを共有することでレイア
ウトを効率的に減少させることができる不揮発性強誘電
体メモリ装置に関する。
【０００２】
【従来の技術】一般に、不揮発性強誘電体メモリ、つま
りＦＲＡＭ（Ferroelectric Random Access Memory)は
ＤＲＡＭ程度のデータ処理速度を有し、電源のオフ時に
もデータが保存される特性のため次世代記憶素子として
注目を浴びている。ＦＲＡＭは、ＤＲＡＭとほぼ同一構
造を有する記憶素子であって、キャパシタの材料として
強誘電体を使用して強誘電体の特性である高い残留分極
を用いたものである。このような残留分極の特性のため
電界を除去してもデータは保存される。
りＦＲＡＭ（Ferroelectric Random Access Memory)は
ＤＲＡＭ程度のデータ処理速度を有し、電源のオフ時に
もデータが保存される特性のため次世代記憶素子として
注目を浴びている。ＦＲＡＭは、ＤＲＡＭとほぼ同一構
造を有する記憶素子であって、キャパシタの材料として
強誘電体を使用して強誘電体の特性である高い残留分極
を用いたものである。このような残留分極の特性のため
電界を除去してもデータは保存される。
【０００３】図１は一般的な強誘電体のヒステリシスル
ープを示す特性図である。図１に示すように、電界によ
り誘起された分極が電界を除去しても残留分極（又は自
発分極）の存在によって消滅されることなく、一定量
（ｄ,ａ状態）を維持していることが分かる。不揮発性
強誘電体メモリセルはｄ,ａ状態をそれぞれ１，０に対
応させ記憶素子として応用したものである。
ープを示す特性図である。図１に示すように、電界によ
り誘起された分極が電界を除去しても残留分極（又は自
発分極）の存在によって消滅されることなく、一定量
（ｄ,ａ状態）を維持していることが分かる。不揮発性
強誘電体メモリセルはｄ,ａ状態をそれぞれ１，０に対
応させ記憶素子として応用したものである。
【０００４】以下、従来技術による不揮発性強誘電体メ
モリ装置を添付の図面に基づいて説明する。図２は従来
の不揮発性強誘電体メモリの単位セルを示したものであ
る。図２に示すように、一方向に形成されるビットライ
ンＢ／Ｌと、そのビットラインと交差する方向に形成さ
れるワードラインＷ／Ｌと、ワードラインに一定の間隔
をおいてワードラインと同一の方向に形成されるプレー
トラインＰ／Ｌと、ゲートがワードラインに連結され、
ソースはビットラインに連結されるトランジスタＴ１
と、二端子のうち第１端子はトランジスタＴ１のドレイ
ンに連結され、第２端子はプレートラインＰ／Ｌに連結
される強誘電体キャパシタＦＣ１とで構成されている。
モリ装置を添付の図面に基づいて説明する。図２は従来
の不揮発性強誘電体メモリの単位セルを示したものであ
る。図２に示すように、一方向に形成されるビットライ
ンＢ／Ｌと、そのビットラインと交差する方向に形成さ
れるワードラインＷ／Ｌと、ワードラインに一定の間隔
をおいてワードラインと同一の方向に形成されるプレー
トラインＰ／Ｌと、ゲートがワードラインに連結され、
ソースはビットラインに連結されるトランジスタＴ１
と、二端子のうち第１端子はトランジスタＴ１のドレイ
ンに連結され、第２端子はプレートラインＰ／Ｌに連結
される強誘電体キャパシタＦＣ１とで構成されている。
【０００５】このように構成された従来の不揮発性強誘
電体メモリ装置のデータ入出力動作を以下に説明する。
図３ａは従来の不揮発性強誘電体メモリ装置の書込みモ
ードの動作を示すタイミング図であり、図３ｂは読み出
しモードの動作を示すタイミング図である。まず、書込
みモードの場合、外部から印加されるチップイネーブル
信号（ＣＳＢｐａｄ）が「ハイ」から「ロー」に活性化
され、且つ書込みイネーブル信号（ＷＥＢｐａｄ）が
「ハイ」から「ロー」に遷移すると、書込みモードが始
まる。次いで、書込みモードでのアドレスデコードが始
まると、ワードラインに印加されるパルスは「ロー」か
ら「ハイ」に遷移し、セルが選択される。
電体メモリ装置のデータ入出力動作を以下に説明する。
図３ａは従来の不揮発性強誘電体メモリ装置の書込みモ
ードの動作を示すタイミング図であり、図３ｂは読み出
しモードの動作を示すタイミング図である。まず、書込
みモードの場合、外部から印加されるチップイネーブル
信号（ＣＳＢｐａｄ）が「ハイ」から「ロー」に活性化
され、且つ書込みイネーブル信号（ＷＥＢｐａｄ）が
「ハイ」から「ロー」に遷移すると、書込みモードが始
まる。次いで、書込みモードでのアドレスデコードが始
まると、ワードラインに印加されるパルスは「ロー」か
ら「ハイ」に遷移し、セルが選択される。
【０００６】このように、ワードラインが「ハイ」状態
を維持している間にプレートラインには順に所定幅の
「ハイ」信号と所定幅の「ロー」信号が印加される。そ
して、選択されたセルにロジック値「１」又は「０」を
書くために、ビットラインに書込みイネーブル信号（Ｗ
ＥＢｐａｄ）に同期した「ハイ」又は「ロー」信号を印
加する。すなわち、ビットラインに「ハイ」信号を印加
し、ワードラインに印加される信号が「ハイ」状態であ
る期間でプレートラインに印加される信号が「ロー」で
あれば、強誘電体キャパシタにはロジック値「１」が記
録される。そして、ビットラインに「ロー」信号を印加
し、プレートラインに印加される信号が「ハイ」信号で
あれば、強誘電体キャパシタにはロジック値「０」が記
録される。
を維持している間にプレートラインには順に所定幅の
「ハイ」信号と所定幅の「ロー」信号が印加される。そ
して、選択されたセルにロジック値「１」又は「０」を
書くために、ビットラインに書込みイネーブル信号（Ｗ
ＥＢｐａｄ）に同期した「ハイ」又は「ロー」信号を印
加する。すなわち、ビットラインに「ハイ」信号を印加
し、ワードラインに印加される信号が「ハイ」状態であ
る期間でプレートラインに印加される信号が「ロー」で
あれば、強誘電体キャパシタにはロジック値「１」が記
録される。そして、ビットラインに「ロー」信号を印加
し、プレートラインに印加される信号が「ハイ」信号で
あれば、強誘電体キャパシタにはロジック値「０」が記
録される。
【０００７】このような書込みモードの動作によりセル
に格納されたデータを読み出すための動作は以下の通り
である。まず、外部からチップイネーブル信号（ＣＳＢ
ｐａｄ）が「ハイ」から「ロー」に活性化されると、ワ
ードラインが選択される前に全てのビットラインは等化
器信号によって「ロー」電圧に等電位にさせられる。
に格納されたデータを読み出すための動作は以下の通り
である。まず、外部からチップイネーブル信号（ＣＳＢ
ｐａｄ）が「ハイ」から「ロー」に活性化されると、ワ
ードラインが選択される前に全てのビットラインは等化
器信号によって「ロー」電圧に等電位にさせられる。
【０００８】そして、各ビットラインを不活性化させた
後アドレスをデコードし、デコードされたアドレスによ
って選択されたワードラインの「ロー」信号が「ハイ」
信号に遷移する。同時に選択されたセルのプレートライ
ンに「ハイ」信号を印加してデータを読み出す。その
際、強誘電体メモリに格納されたロジック値「１」に相
応するデータは破壊され、強誘電体メモリにロジック値
「０」が格納されていれば、それに相応するデータは破
壊されない。
後アドレスをデコードし、デコードされたアドレスによ
って選択されたワードラインの「ロー」信号が「ハイ」
信号に遷移する。同時に選択されたセルのプレートライ
ンに「ハイ」信号を印加してデータを読み出す。その
際、強誘電体メモリに格納されたロジック値「１」に相
応するデータは破壊され、強誘電体メモリにロジック値
「０」が格納されていれば、それに相応するデータは破
壊されない。
【０００９】このように、破壊されたデータと破壊され
てないデータは前述したヒステリシスループの原理によ
って異なる値を出力し、センスアンプはロジック値
「１」又は「０」をセンシングする。すなわち、データ
が破壊された場合は、図１のヒシテリシスループのｄか
らｆに変更される場合であり、データが破壊されてない
場合は、ａからｆに変更される場合である。一定の時間
が経過した後センスアンプがイネーブルすると、データ
が破壊された場合は増幅されロジック値「１」を出力
し、データが破壊されてない場合はロジック値「０」を
出力する。
てないデータは前述したヒステリシスループの原理によ
って異なる値を出力し、センスアンプはロジック値
「１」又は「０」をセンシングする。すなわち、データ
が破壊された場合は、図１のヒシテリシスループのｄか
らｆに変更される場合であり、データが破壊されてない
場合は、ａからｆに変更される場合である。一定の時間
が経過した後センスアンプがイネーブルすると、データ
が破壊された場合は増幅されロジック値「１」を出力
し、データが破壊されてない場合はロジック値「０」を
出力する。
【００１０】このように、センスアンプからデータを出
力した後、破壊されたデータは元のデータに戻らなけれ
ばならない。そのため、ワードラインに「ハイ」信号を
印加した状態でプレートラインを「ハイ」から「ロー」
に不活性化させる。
力した後、破壊されたデータは元のデータに戻らなけれ
ばならない。そのため、ワードラインに「ハイ」信号を
印加した状態でプレートラインを「ハイ」から「ロー」
に不活性化させる。
【００１１】図４は従来の１Ｔ／１Ｃ構造のセルを有す
る不揮発性強誘電体メモリ装置の構成図である。図４に
示すように、単位セルのアレイからなり、ほぼ矩形の領
域に配置されたメインセルアレイ部４１の図面上下側の
一部を参照セルアレイ部４２に割り当ててている。その
矩形の領域のメインセルアレイ部４１の一方の辺、図面
では左側に沿って、メインセルアレイ部４１と参照セル
アレイ部４２に駆動信号を印加するワードライン駆動部
４３が配置されている。さらにメインセルアレイ部４１
の参照セルアレイ部４２に沿ってセンシングアンプ部４
４が配置されている。ワードライン駆動部４３はメイン
セルアレイ部４１のメインワードライン及び参照セルア
レイ部４２の参照ワードラインに駆動信号を印加する回
路である。センシングアンプ部４４は複数のセンシング
アンプにより構成され、ビットライン及びビットバーラ
インの信号を増幅する。
る不揮発性強誘電体メモリ装置の構成図である。図４に
示すように、単位セルのアレイからなり、ほぼ矩形の領
域に配置されたメインセルアレイ部４１の図面上下側の
一部を参照セルアレイ部４２に割り当ててている。その
矩形の領域のメインセルアレイ部４１の一方の辺、図面
では左側に沿って、メインセルアレイ部４１と参照セル
アレイ部４２に駆動信号を印加するワードライン駆動部
４３が配置されている。さらにメインセルアレイ部４１
の参照セルアレイ部４２に沿ってセンシングアンプ部４
４が配置されている。ワードライン駆動部４３はメイン
セルアレイ部４１のメインワードライン及び参照セルア
レイ部４２の参照ワードラインに駆動信号を印加する回
路である。センシングアンプ部４４は複数のセンシング
アンプにより構成され、ビットライン及びビットバーラ
インの信号を増幅する。
【００１２】このような従来の不揮発性強誘電体メモリ
装置の動作を図５に基づいて以下に説明する。図５は図
４の部分的詳細図であって、図面で分かるように、メイ
ンセルアレイはＤＲＡＭのように折り返しビットライン
構造を有する。そして、参照セルアレイ部４２もまた折
り返しビットライン構造を有し、参照セルワードライン
と参照セルプレートラインを対とした二対により構成さ
れる。この際、二対の参照セルワードラインと参照セル
プレートラインをそれぞれＲＷＬ_１，ＲＰＬ_１及びＲ
ＷＬ_２，ＲＰＬ_２とする。
装置の動作を図５に基づいて以下に説明する。図５は図
４の部分的詳細図であって、図面で分かるように、メイ
ンセルアレイはＤＲＡＭのように折り返しビットライン
構造を有する。そして、参照セルアレイ部４２もまた折
り返しビットライン構造を有し、参照セルワードライン
と参照セルプレートラインを対とした二対により構成さ
れる。この際、二対の参照セルワードラインと参照セル
プレートラインをそれぞれＲＷＬ_１，ＲＰＬ_１及びＲ
ＷＬ_２，ＲＰＬ_２とする。
【００１３】メインセルワードラインＷＬ_Ｎ−１とメ
インセルプレートラインＰＬ_Ｎ−１が活性化される
と、同時に参照セルワードラインＲＷＬ_１と参照セル
プレートラインＲＰＬ_１も活性化される。したがっ
て、ビットラインＢ／Ｌにはメインセルのデータが載せ
られ、ビットバーラインＢＢ／Ｌには参照セルのデータ
が載せられる。
インセルプレートラインＰＬ_Ｎ−１が活性化される
と、同時に参照セルワードラインＲＷＬ_１と参照セル
プレートラインＲＰＬ_１も活性化される。したがっ
て、ビットラインＢ／Ｌにはメインセルのデータが載せ
られ、ビットバーラインＢＢ／Ｌには参照セルのデータ
が載せられる。
【００１４】また、メインセルワードラインＭＷＬ_Ｎ
とメインセルプレートラインＭＰＬ_Ｎが活性化される
と、同時に参照セルワードラインＲＷＬ_２と参照セル
プレートラインＲＰＬ_２も活性化される。したがっ
て、ビットバーラインＢＢ／Ｌにはメインセルのデータ
が載せられ、ビットラインＢ／Ｌには参照セルデータが
載せられる。
とメインセルプレートラインＭＰＬ_Ｎが活性化される
と、同時に参照セルワードラインＲＷＬ_２と参照セル
プレートラインＲＰＬ_２も活性化される。したがっ
て、ビットバーラインＢＢ／Ｌにはメインセルのデータ
が載せられ、ビットラインＢ／Ｌには参照セルデータが
載せられる。
【００１５】図６は図４の部分的詳細図であって、セン
シングアンプ部を構成する複数のセンシングアンプのう
ち任意の一つのみを示している。図６に示すように、従
来技術によるセンシングアンプはラッチ型センシングア
ンプの構造を有する。すなわち、二つのＰＭＯＳトラン
ジスタと二つのＮＭＯＳトランジスタで構成され、その
トランジスタはラッチ形態のインバータ構造を成してい
る。
シングアンプ部を構成する複数のセンシングアンプのう
ち任意の一つのみを示している。図６に示すように、従
来技術によるセンシングアンプはラッチ型センシングア
ンプの構造を有する。すなわち、二つのＰＭＯＳトラン
ジスタと二つのＮＭＯＳトランジスタで構成され、その
トランジスタはラッチ形態のインバータ構造を成してい
る。
【００１６】その構成を見ると、第１ＰＭＯＳトランジ
スタＭＰ１と第２ＰＭＯＳトランジスタＭＰ２とが向き
合って形成され、第１ＰＭＯＳトランジスタＭＰ１の出
力端は第２ＰＭＯＳトランジスタＭＰ２のゲートに連結
され、第２ＰＭＯＳトランジスタＭＰ２の出力端は第１
ＰＭＯＳトランジスタＭＰ１のゲートに連結される。そ
して、第１，第２ＰＭＯＳトランジスタＭＰ１，ＭＰ２
の入力端には共通にＳＡＰ信号が印加される。
スタＭＰ１と第２ＰＭＯＳトランジスタＭＰ２とが向き
合って形成され、第１ＰＭＯＳトランジスタＭＰ１の出
力端は第２ＰＭＯＳトランジスタＭＰ２のゲートに連結
され、第２ＰＭＯＳトランジスタＭＰ２の出力端は第１
ＰＭＯＳトランジスタＭＰ１のゲートに連結される。そ
して、第１，第２ＰＭＯＳトランジスタＭＰ１，ＭＰ２
の入力端には共通にＳＡＰ信号が印加される。
【００１７】ＳＡＰ信号は第１，第２ＰＭＯＳトランジ
スタＭＰ１，ＭＰ２を活性化させるための活性化信号で
ある。第１ＰＭＯＳトランジスタＭＰ１の出力端には第
１ＮＭＯＳトランジスタＭＮ１が直列に連結され、第２
ＰＭＯＳトランジスタＭＰ２の出力端には第２ＮＭＯＳ
トランジスタＭＮ２が直列に連結される。この際、第２
ＮＭＯＳトランジスタＭＮ２の出力端は第１ＮＭＯＳト
ランジスタＭＮ１のゲートに連結され、第１ＮＭＯＳト
ランジスタＭＮ１の出力端は第２ＮＭＯＳトランジスタ
ＭＮ２のゲートに連結される。そして、第１，第２ＮＭ
ＯＳトランジスタＭＮ１，ＭＮ２の入力端には共通にＳ
ＡＮ信号が印加される。ＳＡＮ信号は第１，第２ＮＭＯ
ＳトランジスタＭＮ１，ＭＮ２を活性化させるための活
性化信号である。
スタＭＰ１，ＭＰ２を活性化させるための活性化信号で
ある。第１ＰＭＯＳトランジスタＭＰ１の出力端には第
１ＮＭＯＳトランジスタＭＮ１が直列に連結され、第２
ＰＭＯＳトランジスタＭＰ２の出力端には第２ＮＭＯＳ
トランジスタＭＮ２が直列に連結される。この際、第２
ＮＭＯＳトランジスタＭＮ２の出力端は第１ＮＭＯＳト
ランジスタＭＮ１のゲートに連結され、第１ＮＭＯＳト
ランジスタＭＮ１の出力端は第２ＮＭＯＳトランジスタ
ＭＮ２のゲートに連結される。そして、第１，第２ＮＭ
ＯＳトランジスタＭＮ１，ＭＮ２の入力端には共通にＳ
ＡＮ信号が印加される。ＳＡＮ信号は第１，第２ＮＭＯ
ＳトランジスタＭＮ１，ＭＮ２を活性化させるための活
性化信号である。
【００１８】第１ＰＭＯＳトランジスタＭＰ１と第１Ｎ
ＭＯＳトランジスタＭＮ１の出力端はビットラインＢ／
Ｌに共通に連結され、第２ＰＭＯＳトランジスタＭＰ２
と第２ＮＭＯＳトランジスタＭＮ２の出力端は次のビッ
トバーラインＢＢ／Ｌに連結される。このようなセンシ
ングアンプはその出力がそれぞれビットラインＢ／Ｌ，
ビットバーラインＢＢ／Ｌに連結され、メインセル及び
参照セルへの入出力を可能とする。センシングアンプ不
活性化時のプリチャージの間はＳＡＰ，ＳＡＮ，Ｂ／
Ｌ，ＢＢ／Ｌの信号が全て１／２Ｖｃｃの状態を維持す
る。反面、活性化時にはＳＡＰが「ハイ」レベルにプル
アップし、ＳＡＮは接地レベルにプルダウンする。
ＭＯＳトランジスタＭＮ１の出力端はビットラインＢ／
Ｌに共通に連結され、第２ＰＭＯＳトランジスタＭＰ２
と第２ＮＭＯＳトランジスタＭＮ２の出力端は次のビッ
トバーラインＢＢ／Ｌに連結される。このようなセンシ
ングアンプはその出力がそれぞれビットラインＢ／Ｌ，
ビットバーラインＢＢ／Ｌに連結され、メインセル及び
参照セルへの入出力を可能とする。センシングアンプ不
活性化時のプリチャージの間はＳＡＰ，ＳＡＮ，Ｂ／
Ｌ，ＢＢ／Ｌの信号が全て１／２Ｖｃｃの状態を維持す
る。反面、活性化時にはＳＡＰが「ハイ」レベルにプル
アップし、ＳＡＮは接地レベルにプルダウンする。
【００１９】図７は、隣接した、例えば図面上上下に配
置されたセルアレイの双方へ共通に一つのセンシングア
ンプを配置して、その一つのセンシングアンプを用いて
上部のセルアレイ部と下部のセルアレイ部とのデータを
センシングできるように構成したものである。
置されたセルアレイの双方へ共通に一つのセンシングア
ンプを配置して、その一つのセンシングアンプを用いて
上部のセルアレイ部と下部のセルアレイ部とのデータを
センシングできるように構成したものである。
【００２０】図７の符号「４１ａ」は上部のセルアレイ
部を表し、「４１ｂ」は下部のセルアレイ部を表す。上
部のセルアレイ部４１ａのデータをセンシングするため
には、コントロール信号のＴＳＥＬ信号を「ハイ」レベ
ルとし、ＢＳＥＬ信号は「ロー」レベルとする。従っ
て、下部のセルアレイ部とセンシングアンプとの経路は
遮断され、上部のセルアレイ部とセンシングアンプの経
路が形成される。これにより、上部セルアレイ部のビッ
トラインとビットバーラインに載せられた信号をセンシ
ングアンプがセンシングする。
部を表し、「４１ｂ」は下部のセルアレイ部を表す。上
部のセルアレイ部４１ａのデータをセンシングするため
には、コントロール信号のＴＳＥＬ信号を「ハイ」レベ
ルとし、ＢＳＥＬ信号は「ロー」レベルとする。従っ
て、下部のセルアレイ部とセンシングアンプとの経路は
遮断され、上部のセルアレイ部とセンシングアンプの経
路が形成される。これにより、上部セルアレイ部のビッ
トラインとビットバーラインに載せられた信号をセンシ
ングアンプがセンシングする。
【００２１】逆に、下部セルアレイ部のデータをセンシ
ングするためには、コントロール信号のＴＳＥＬ信号は
「ロー」レベルに遷移させ、ＢＳＥＬ信号は「ハイ」レ
ベルに遷移させる。従って、上部のセルアレイ部とセン
シングアンプとの経路は遮断され、下部のセルアレイ部
とセンシングアンプの経路が形成される。これによっ
て、下部セルアレイ部のビットライン及びビットバーラ
インに載せられた信号をセンシングアンプがセンシング
する。このように、上下のセルアレイに共通にセンシン
グアンプを配置するとセンシングアンプをそれぞれのセ
ルアレイ毎に配置した場合に比してスペースを節約する
ことができる。すなわち、レイアウトを効率的に低減す
ることができる。
ングするためには、コントロール信号のＴＳＥＬ信号は
「ロー」レベルに遷移させ、ＢＳＥＬ信号は「ハイ」レ
ベルに遷移させる。従って、上部のセルアレイ部とセン
シングアンプとの経路は遮断され、下部のセルアレイ部
とセンシングアンプの経路が形成される。これによっ
て、下部セルアレイ部のビットライン及びビットバーラ
インに載せられた信号をセンシングアンプがセンシング
する。このように、上下のセルアレイに共通にセンシン
グアンプを配置するとセンシングアンプをそれぞれのセ
ルアレイ毎に配置した場合に比してスペースを節約する
ことができる。すなわち、レイアウトを効率的に低減す
ることができる。
【００２２】
【発明が解決しようとする課題】しかし、以上のような
従来不揮発性強誘電体メモリ装置は次のような問題点が
あった。センシングアンプの入力端が上部及び下部のビ
ットラインにスイッチング素子を通じて直接連結されて
いるので、ビットラインとビットバーラインの負荷が異
なることがある。従って、負荷が異なった状態で増幅が
行われるので、増幅が不安定となる。
従来不揮発性強誘電体メモリ装置は次のような問題点が
あった。センシングアンプの入力端が上部及び下部のビ
ットラインにスイッチング素子を通じて直接連結されて
いるので、ビットラインとビットバーラインの負荷が異
なることがある。従って、負荷が異なった状態で増幅が
行われるので、増幅が不安定となる。
【００２３】本発明は上記した従来技術の問題点を解決
するために成されたもので、垂直方向に複数並べて形成
されたセルアレイ部を有するメモリ装置において、レイ
アウトを効率的に低減させることができるように隣接し
たセルアレイ部の間にセンシングアンプの構成を形成さ
せた際に、ビットラインとビットバーラインとの負荷が
異なった場合でも、増幅が安定的に行える不揮発性強誘
電体メモリ装置を提供することが目的である。
するために成されたもので、垂直方向に複数並べて形成
されたセルアレイ部を有するメモリ装置において、レイ
アウトを効率的に低減させることができるように隣接し
たセルアレイ部の間にセンシングアンプの構成を形成さ
せた際に、ビットラインとビットバーラインとの負荷が
異なった場合でも、増幅が安定的に行える不揮発性強誘
電体メモリ装置を提供することが目的である。
【００２４】
【課題を解決するための手段】本発明は、上下のセルア
レイの間に配置されるセンシングアンプをプルダウンセ
ンシングアンプ部とプルアップセンシングアンプ部とに
区分して、セルアレイの間に配置されるセンシングアン
プにはプルダウンセンシングアンプ部を二つ用意し、一
方を一方のセルアレイ用とし、他方をそのセルアレイと
反対側に配置されたセルアレイ用とすると共に、プルア
ップセンシングアンプ部を双方のセルアレイ部が共有で
きるようにしたことを特徴とするものである。
レイの間に配置されるセンシングアンプをプルダウンセ
ンシングアンプ部とプルアップセンシングアンプ部とに
区分して、セルアレイの間に配置されるセンシングアン
プにはプルダウンセンシングアンプ部を二つ用意し、一
方を一方のセルアレイ用とし、他方をそのセルアレイと
反対側に配置されたセルアレイ用とすると共に、プルア
ップセンシングアンプ部を双方のセルアレイ部が共有で
きるようにしたことを特徴とするものである。
【００２５】
【発明の実施の形態】以下、本発明による不揮発性強誘
電体メモリ装置を実施形態に基づいて説明する。図８は
本発明の不揮発性強誘電体メモリ装置の一実施形態の単
位セルを示すものである。図８に示すように、行方向に
形成され、互いに一定の間隔をもつ第１スプリットワー
ドラインＳＷＬ１と第２スプリットワードラインＳＷＬ
２、これらの第１、第２スプリットワードラインＳＷＬ
１、ＳＷＬ２を横切る方向に形成された第１ビットライ
ンＢ／Ｌ１と第２ビットラインＢ／Ｌ２、ゲートが第１
スプリットワードラインＳＷＬ１に連結され、ドレイン
が第１ビットラインＢ／Ｌに連結される第１トランジス
タＴ１と、第１トランジスタＴ１のソースと第２スプリ
ットワードラインＳＷＬ２との間に連結された第１強誘
電体キャパシタＦＣ１と、ゲートが第２スプリットワー
ドラインＳＷＬ２に連結され、ドレインが第２ビットラ
インＢ２に連結される第２トランジスタＴ２と、第２ト
ランジスタＴ２のソースと第１スプリットワードライン
ＳＷＬ１との間に連結された第２強誘電体キャパシタＦ
Ｃ２とで構成される。
電体メモリ装置を実施形態に基づいて説明する。図８は
本発明の不揮発性強誘電体メモリ装置の一実施形態の単
位セルを示すものである。図８に示すように、行方向に
形成され、互いに一定の間隔をもつ第１スプリットワー
ドラインＳＷＬ１と第２スプリットワードラインＳＷＬ
２、これらの第１、第２スプリットワードラインＳＷＬ
１、ＳＷＬ２を横切る方向に形成された第１ビットライ
ンＢ／Ｌ１と第２ビットラインＢ／Ｌ２、ゲートが第１
スプリットワードラインＳＷＬ１に連結され、ドレイン
が第１ビットラインＢ／Ｌに連結される第１トランジス
タＴ１と、第１トランジスタＴ１のソースと第２スプリ
ットワードラインＳＷＬ２との間に連結された第１強誘
電体キャパシタＦＣ１と、ゲートが第２スプリットワー
ドラインＳＷＬ２に連結され、ドレインが第２ビットラ
インＢ２に連結される第２トランジスタＴ２と、第２ト
ランジスタＴ２のソースと第１スプリットワードライン
ＳＷＬ１との間に連結された第２強誘電体キャパシタＦ
Ｃ２とで構成される。
【００２６】このような単位セルを複数形成してセルア
レイ部が構成されるが、データの格納単位としては、一
対のスプリットワードラインと一つのビットライン、一
つのトランジスタと一つの強誘電体キャパシタが単位セ
ルとなるが、構造的には、一対のスプリットワードライ
ンと二つのビットライン、二つのトランジスタと二つの
強誘電体キャパシタとで単位セルとなる。
レイ部が構成されるが、データの格納単位としては、一
対のスプリットワードラインと一つのビットライン、一
つのトランジスタと一つの強誘電体キャパシタが単位セ
ルとなるが、構造的には、一対のスプリットワードライ
ンと二つのビットライン、二つのトランジスタと二つの
強誘電体キャパシタとで単位セルとなる。
【００２７】以下、本不揮発性強誘電体メモリ装置の動
作原理をより詳細に説明する。図９は本不揮発性強誘電
体メモリ装置の回路的構成を簡略化したものである。図
９に示すように、第１，第２スプリットワードラインＳ
ＷＬ１，ＳＷＬ２を一対とする複数のスプリットワード
ライン対が行方向に形成され、スプリットワードライン
対を横切る方向に複数のビットラインＢ／Ｌｎ，Ｂ／Ｌ
ｎ＋１が形成されている。それぞれのビットラインとビ
ットラインとの間にはその双方のビットラインを介して
伝達されたデータをセンシングして、データラインＤＬ
又はデータバーライン／ＤＬへ伝達するセンシングアン
プＳＡが形成されている。センシングアンプＳＡをイネ
ーブルさせるためのイネーブル信号ＳＥＮを出力するセ
ンシングアンプイネーブル部（図示せず）が別に備えら
れ、ビットラインとデータラインを選択的にスイッチン
グする選択スイッチング部ＣＳがさらに備えられる。
作原理をより詳細に説明する。図９は本不揮発性強誘電
体メモリ装置の回路的構成を簡略化したものである。図
９に示すように、第１，第２スプリットワードラインＳ
ＷＬ１，ＳＷＬ２を一対とする複数のスプリットワード
ライン対が行方向に形成され、スプリットワードライン
対を横切る方向に複数のビットラインＢ／Ｌｎ，Ｂ／Ｌ
ｎ＋１が形成されている。それぞれのビットラインとビ
ットラインとの間にはその双方のビットラインを介して
伝達されたデータをセンシングして、データラインＤＬ
又はデータバーライン／ＤＬへ伝達するセンシングアン
プＳＡが形成されている。センシングアンプＳＡをイネ
ーブルさせるためのイネーブル信号ＳＥＮを出力するセ
ンシングアンプイネーブル部（図示せず）が別に備えら
れ、ビットラインとデータラインを選択的にスイッチン
グする選択スイッチング部ＣＳがさらに備えられる。
【００２８】このような本発明の不揮発性強誘電体メモ
リ装置の動作を図１０に示すタイミング図を参照して説
明する。図１０のＴ０区間は第１、第２スプリットワー
ドラインＳＷＬ１，ＳＷＬ２が「ハイ」に活性化される
前の区間であって、全てのビットラインをＮＭＯＳトラ
ンジスタのしきい電圧レベルにプリチャージさせる。Ｔ
１区間は第１，第２スプリットワードラインＳＷＬ１，
ＳＷＬ２が共に「ハイ」となる区間であって、メインセ
ルの強誘電体キャパシタのデータがメインビットライン
へ伝達され、ビットラインのレベルが変化する。このと
き、ロジック「ハイ」を格納していた強誘電体キャパシ
タはビットライン側とスプリットワードライン側とは互
いに反対極性であるので、強誘電体の極性が破壊されて
多量の電流がビットラインに流れ、ビットラインに高電
圧が誘起される。
リ装置の動作を図１０に示すタイミング図を参照して説
明する。図１０のＴ０区間は第１、第２スプリットワー
ドラインＳＷＬ１，ＳＷＬ２が「ハイ」に活性化される
前の区間であって、全てのビットラインをＮＭＯＳトラ
ンジスタのしきい電圧レベルにプリチャージさせる。Ｔ
１区間は第１，第２スプリットワードラインＳＷＬ１，
ＳＷＬ２が共に「ハイ」となる区間であって、メインセ
ルの強誘電体キャパシタのデータがメインビットライン
へ伝達され、ビットラインのレベルが変化する。このと
き、ロジック「ハイ」を格納していた強誘電体キャパシ
タはビットライン側とスプリットワードライン側とは互
いに反対極性であるので、強誘電体の極性が破壊されて
多量の電流がビットラインに流れ、ビットラインに高電
圧が誘起される。
【００２９】反面、ロジック「ロー」が格納されていた
強誘電体キャパシタはビットライン側とスプリットワー
ドライン側とが同一極性であるので、強誘電体の極性が
破壊されず、少量の電流が流れるので、ビットラインに
多少低い電圧が誘起される。ビットラインにセルデータ
が十分載せられると、センシングアンプを活性化させる
ために、センシングアンプイネーブル信号ＳＥＮを「ハ
イ」に遷移させ、ビットラインのレベルを増幅する。
強誘電体キャパシタはビットライン側とスプリットワー
ドライン側とが同一極性であるので、強誘電体の極性が
破壊されず、少量の電流が流れるので、ビットラインに
多少低い電圧が誘起される。ビットラインにセルデータ
が十分載せられると、センシングアンプを活性化させる
ために、センシングアンプイネーブル信号ＳＥＮを「ハ
イ」に遷移させ、ビットラインのレベルを増幅する。
【００３０】一方、破壊されたセルのロジック「ハイ」
データは第１、第２スプリットワードラインＳＷＬ１、
ＳＷＬ２が共に「ハイ」の状態では復せず、次のＴ２，
Ｔ３区間で復される。Ｔ２区間は、第１スプリットワー
ドラインＳＷＬ１は「ロー」に遷移し、第２スプリット
ワードラインＳＷＬ２は「ハイ」を維持し続ける区間で
あって、第２トランジスタＴ２はオンの状態となる。こ
の際、ビットラインが「ハイ」の状態であれば、「ハ
イ」データが第２強誘電体キャパシタＦＣ２の一方の電
極へ伝達され、ロジック「１」の状態に復す。
データは第１、第２スプリットワードラインＳＷＬ１、
ＳＷＬ２が共に「ハイ」の状態では復せず、次のＴ２，
Ｔ３区間で復される。Ｔ２区間は、第１スプリットワー
ドラインＳＷＬ１は「ロー」に遷移し、第２スプリット
ワードラインＳＷＬ２は「ハイ」を維持し続ける区間で
あって、第２トランジスタＴ２はオンの状態となる。こ
の際、ビットラインが「ハイ」の状態であれば、「ハ
イ」データが第２強誘電体キャパシタＦＣ２の一方の電
極へ伝達され、ロジック「１」の状態に復す。
【００３１】Ｔ３区間は第１スプリットワードラインＳ
ＷＬ１が再び「ハイ」に遷移し、第２スプリットワード
ラインＳＷＬ２は「ロー」に遷移する区間であって、第
１トランジスタＴ１がオンの状態となる。この際、ビッ
トラインが「ハイ」の状態であれば、「ハイ」データが
第１強誘電体キャパシタＦＣ１の一方の電極へ伝達さ
れ、ロジック「１」の状態に復す。
ＷＬ１が再び「ハイ」に遷移し、第２スプリットワード
ラインＳＷＬ２は「ロー」に遷移する区間であって、第
１トランジスタＴ１がオンの状態となる。この際、ビッ
トラインが「ハイ」の状態であれば、「ハイ」データが
第１強誘電体キャパシタＦＣ１の一方の電極へ伝達さ
れ、ロジック「１」の状態に復す。
【００３２】図１１は本発明の不揮発性強誘電体メモリ
装置の実施例を説明するための構成ブロック図である。
図１１に示すように、矩形の領域を占めるセルアレイ部
１１_１, １１_２,..., １１_Ｎが多数垂直及び水平方
向にマトリックス形態に配置されている。本実施形態
は、垂直方向のセルアレイ部の間にそれぞれ三つのアン
プ部が配置されている。そのアンプ部は、上側のセルア
レイ部のビットラインレベルをプルダウン増幅する第１
プルダウンセンシングアンプ部１２＿１〜１２＿Ｎと、
下側のセルアレイ部のビットラインレベルをプルダウン
増幅する第２プルダウンセンシングアンプ部１４＿１〜
１４＿Ｎと、これらの間に配置され、第１プルダウンセ
ンシングアンプ部１２＿１〜１２＿Ｎの出力又は第２プ
ルダウンセンシングアンプ部１４＿１〜１４＿Ｎの出力
をプルアップ増幅するプルアップセンシングアンプ部１
３＿１〜１３＿Ｎで構成されている。
装置の実施例を説明するための構成ブロック図である。
図１１に示すように、矩形の領域を占めるセルアレイ部
１１_１, １１_２,..., １１_Ｎが多数垂直及び水平方
向にマトリックス形態に配置されている。本実施形態
は、垂直方向のセルアレイ部の間にそれぞれ三つのアン
プ部が配置されている。そのアンプ部は、上側のセルア
レイ部のビットラインレベルをプルダウン増幅する第１
プルダウンセンシングアンプ部１２＿１〜１２＿Ｎと、
下側のセルアレイ部のビットラインレベルをプルダウン
増幅する第２プルダウンセンシングアンプ部１４＿１〜
１４＿Ｎと、これらの間に配置され、第１プルダウンセ
ンシングアンプ部１２＿１〜１２＿Ｎの出力又は第２プ
ルダウンセンシングアンプ部１４＿１〜１４＿Ｎの出力
をプルアップ増幅するプルアップセンシングアンプ部１
３＿１〜１３＿Ｎで構成されている。
【００３３】さらに、セルアレイ部の垂直方向に並べた
両外側にはセルアレイ部のデータをセンシングするため
のセンシングアンプ部１５＿１，１５＿２が配置されて
いるが、これは第１プルダウンセンシングアンプ部及び
第２プルダウンセンシングアンプ部のいずれか一つとプ
ルアップセンシングアンプ部とが組み合わされた構造で
ある。すなわち、一つのプルダウンセンシングアンプ部
とプルアップセンシングアンプ部とが連結され、最外側
に配置したセルアレイ部のデータをセンシングするため
のセンシングアンプ部１５＿１，１５＿２が垂直方向の
並びのそれぞれの外側に配置されている。
両外側にはセルアレイ部のデータをセンシングするため
のセンシングアンプ部１５＿１，１５＿２が配置されて
いるが、これは第１プルダウンセンシングアンプ部及び
第２プルダウンセンシングアンプ部のいずれか一つとプ
ルアップセンシングアンプ部とが組み合わされた構造で
ある。すなわち、一つのプルダウンセンシングアンプ部
とプルアップセンシングアンプ部とが連結され、最外側
に配置したセルアレイ部のデータをセンシングするため
のセンシングアンプ部１５＿１，１５＿２が垂直方向の
並びのそれぞれの外側に配置されている。
【００３４】第１プルダウンセンシングアンプ部１２＿
１〜１２＿Ｎと第２プルダウンセンシングアンプ部１４
＿１〜１４＿Ｎの構成は同一である。ただ、第１プルダ
ウンセンシングアンプ部１２＿１〜１２＿Ｎの入力端
は、上側に位置したセルアレイ部のビットラインと連結
され、第２プルダウンセンシングアンプ部１４＿１〜１
４＿Ｎの入力端は下側に位置したセルアレイ部のビット
ラインに連結される。そして、第１、第２プルダウンセ
ンシングアンプ部のそれぞれの出力端はプルアップセン
シングアンプ部１３＿１〜１３＿Ｎの入力端に共通に連
結される。
１〜１２＿Ｎと第２プルダウンセンシングアンプ部１４
＿１〜１４＿Ｎの構成は同一である。ただ、第１プルダ
ウンセンシングアンプ部１２＿１〜１２＿Ｎの入力端
は、上側に位置したセルアレイ部のビットラインと連結
され、第２プルダウンセンシングアンプ部１４＿１〜１
４＿Ｎの入力端は下側に位置したセルアレイ部のビット
ラインに連結される。そして、第１、第２プルダウンセ
ンシングアンプ部のそれぞれの出力端はプルアップセン
シングアンプ部１３＿１〜１３＿Ｎの入力端に共通に連
結される。
【００３５】一方、第１プルダウンセンシングアンプ部
１２＿１〜１２＿Ｎとプルアップセンシングアンプ部１
３＿１〜１３＿Ｎは同時に活性化され、第２プルダウン
センシングアンプ部１４＿１〜１４＿Ｎとプルアップセ
ンシングアンプ部１３＿１〜１３＿Ｎも同時に活性化さ
れる。しかし、第１プルダウンセンシングアンプ部とプ
ルアップセンシングアンプ部が活性化状態であれば、第
２プルダウンセンシング部は不活性化状態を維持し、逆
に第２プルダウンセンシングアンプ部とプルアップセン
シングアンプ部が活性化状態であれば、第１プルダウン
センシングアンプ部は不活性化状態を維持する。
１２＿１〜１２＿Ｎとプルアップセンシングアンプ部１
３＿１〜１３＿Ｎは同時に活性化され、第２プルダウン
センシングアンプ部１４＿１〜１４＿Ｎとプルアップセ
ンシングアンプ部１３＿１〜１３＿Ｎも同時に活性化さ
れる。しかし、第１プルダウンセンシングアンプ部とプ
ルアップセンシングアンプ部が活性化状態であれば、第
２プルダウンセンシング部は不活性化状態を維持し、逆
に第２プルダウンセンシングアンプ部とプルアップセン
シングアンプ部が活性化状態であれば、第１プルダウン
センシングアンプ部は不活性化状態を維持する。
【００３６】図１２は本発明の不揮発性強誘電体メモリ
装置による第１、第２プルダウンセンシングアンプ部と
プルアップセンシングアンプ部を中心に示す構成ブロッ
ク図である。図１２に示すように、第１プルダウンセン
シングアンプ部１２＿１とプルアップセンシングアンプ
部１３＿１とが組み合わされた完全な一つのセンシング
アンプ部１２ａが構成され、第２プルダウンセンシング
アンプ部１４＿１とプルアップセンシングアンプ部１３
＿１とが組み合われて完全なまた一つのセンシングアン
プ部１４ａが構成される。ここで、プルアップセンシン
グアンプ部１３＿１は共通に使用されることが分かる。
装置による第１、第２プルダウンセンシングアンプ部と
プルアップセンシングアンプ部を中心に示す構成ブロッ
ク図である。図１２に示すように、第１プルダウンセン
シングアンプ部１２＿１とプルアップセンシングアンプ
部１３＿１とが組み合わされた完全な一つのセンシング
アンプ部１２ａが構成され、第２プルダウンセンシング
アンプ部１４＿１とプルアップセンシングアンプ部１３
＿１とが組み合われて完全なまた一つのセンシングアン
プ部１４ａが構成される。ここで、プルアップセンシン
グアンプ部１３＿１は共通に使用されることが分かる。
【００３７】このように構成された本発明の不揮発性強
誘電体メモリ装置において、上側に位置したセルアレイ
部１１＿１のデータをセンシング及び増幅するために
は、第１プルダウンセンシングアンプ部１２＿１とプル
アップセンシングアンプ部１３＿１を活性化させ、第２
プルダウンセンシングアンプ部１４＿１を不活性化させ
る。
誘電体メモリ装置において、上側に位置したセルアレイ
部１１＿１のデータをセンシング及び増幅するために
は、第１プルダウンセンシングアンプ部１２＿１とプル
アップセンシングアンプ部１３＿１を活性化させ、第２
プルダウンセンシングアンプ部１４＿１を不活性化させ
る。
【００３８】第１プルダウンセンシングアンプ部１２＿
１とプルアップセンシングアンプ部１３＿１が活性化状
態で、上側に位置したセルアレイ部１１＿１のビットラ
インレベルが参照レベルより低ければ、第１プルダウン
センシングアンプ部１２＿１がプルダウン増幅を行い、
参照レベル以上であれば、第１プルダウンセンシングア
ンプ部１２＿１の出力をプルアップセンシングアンプ部
１３＿１がプルアップ増幅する。
１とプルアップセンシングアンプ部１３＿１が活性化状
態で、上側に位置したセルアレイ部１１＿１のビットラ
インレベルが参照レベルより低ければ、第１プルダウン
センシングアンプ部１２＿１がプルダウン増幅を行い、
参照レベル以上であれば、第１プルダウンセンシングア
ンプ部１２＿１の出力をプルアップセンシングアンプ部
１３＿１がプルアップ増幅する。
【００３９】逆に、下側に位置したセルアレイ部１１＿
２のデータをセンシング及び増幅するためには、第２プ
ルダウンセンシングアンプ部１４＿１とプルアップセン
シングアンプ部１３＿１を活性化させ、第１プルダウン
センシングアンプ部１２＿１は不活性化させる。
２のデータをセンシング及び増幅するためには、第２プ
ルダウンセンシングアンプ部１４＿１とプルアップセン
シングアンプ部１３＿１を活性化させ、第１プルダウン
センシングアンプ部１２＿１は不活性化させる。
【００４０】第２プルダウンセンシングアンプ部１４＿
１とプルアップセンシングアンプ部１３＿１が活性化状
態で、下側に位置したセルアレイ部１１＿２のビットラ
インレベルが参照レベルより低ければ、第２プルダウン
センシングアンプ部１４＿１がプルダウン増幅を行い、
参照レベル以上であれば、第２プルダウンセンシングア
ンプ部１４＿１の出力をプルアップセンシングアンプ部
１３＿１がプルアップ増幅する。
１とプルアップセンシングアンプ部１３＿１が活性化状
態で、下側に位置したセルアレイ部１１＿２のビットラ
インレベルが参照レベルより低ければ、第２プルダウン
センシングアンプ部１４＿１がプルダウン増幅を行い、
参照レベル以上であれば、第２プルダウンセンシングア
ンプ部１４＿１の出力をプルアップセンシングアンプ部
１３＿１がプルアップ増幅する。
【００４１】以下、第１、第２プルダウンセンシングア
ンプ部の一つとプルアップセンシングアンプ部とが組み
合わされて構成される外側に位置したセンシングアンプ
部をより詳細に説明する。
ンプ部の一つとプルアップセンシングアンプ部とが組み
合わされて構成される外側に位置したセンシングアンプ
部をより詳細に説明する。
【００４２】図１３は本不揮発性強誘電体メモリ装置に
よるセンシングアンプ部の構成図であって、アレイの並
びの外側に位置したセルアレイ部のデータをセンシング
するためのセンシングアンプを示すものである。図１３
に示すように、ビットラインに載せられた信号をスイッ
チングする第１トランジスタＴ１と、参照信号発生回路
部（図示せず）から出力される参照信号をスイッチング
する第２トランジスタＴ２と、第１トランジスタＴ１を
介して伝達されるビットラインの信号をスイッチングす
る第３トランジスタＴ３と、第２トランジスタＴ２を介
して伝達される参照信号をスイッチングする第４トラン
ジスタＴ４と、ゲートが第４トランジスタＴ４の入力端
と連結され、ドレインは第３トランジスタＴ３の出力端
に連結される第５トランジスタＴ５と、ゲートが第３ト
ランジスタＴ３の入力端に連結され、ドレインは第４ト
ランジスタＴ４の出力端に連結される第６トランジスタ
Ｔ６と、カラム選択信号ＣＳにより制御され、第５トラ
ンジスタＴ５の出力端とデータラインＤ／Ｌとの間に連
結される第７トランジスタＴ７と、カラム選択信号ＣＳ
により制御され、第６トランジスタＴ６の出力端とデー
タバーラインＤＢ／Ｌとの間に連結される第８トランジ
スタＴ８と、ドレインが第５トランジスタＴ５及び第６
トランジスタＴ６のドレインに共通に連結され、ソース
は接地端ＧＮＤに連結される第９トランジスタと、ソー
スが電源電圧端Ｖccに連結され、ドレインは第２トラン
ジスタＴ２の出力端と連結される第１０トランジスタＴ
１０と、ソースが電源電圧端に連結され、ドレインは第
３トランジスタＴ３の出力端と第１０トランジスタＴ３
のゲートに共通に連結される第１１トランジスタＴ１１
と、第１０トランジスタＴ１０のドレインと第１１トラ
ンジスタＴ１１のドレインとを等電位化させる第１２ト
ランジスタＴ１２とで構成される。
よるセンシングアンプ部の構成図であって、アレイの並
びの外側に位置したセルアレイ部のデータをセンシング
するためのセンシングアンプを示すものである。図１３
に示すように、ビットラインに載せられた信号をスイッ
チングする第１トランジスタＴ１と、参照信号発生回路
部（図示せず）から出力される参照信号をスイッチング
する第２トランジスタＴ２と、第１トランジスタＴ１を
介して伝達されるビットラインの信号をスイッチングす
る第３トランジスタＴ３と、第２トランジスタＴ２を介
して伝達される参照信号をスイッチングする第４トラン
ジスタＴ４と、ゲートが第４トランジスタＴ４の入力端
と連結され、ドレインは第３トランジスタＴ３の出力端
に連結される第５トランジスタＴ５と、ゲートが第３ト
ランジスタＴ３の入力端に連結され、ドレインは第４ト
ランジスタＴ４の出力端に連結される第６トランジスタ
Ｔ６と、カラム選択信号ＣＳにより制御され、第５トラ
ンジスタＴ５の出力端とデータラインＤ／Ｌとの間に連
結される第７トランジスタＴ７と、カラム選択信号ＣＳ
により制御され、第６トランジスタＴ６の出力端とデー
タバーラインＤＢ／Ｌとの間に連結される第８トランジ
スタＴ８と、ドレインが第５トランジスタＴ５及び第６
トランジスタＴ６のドレインに共通に連結され、ソース
は接地端ＧＮＤに連結される第９トランジスタと、ソー
スが電源電圧端Ｖccに連結され、ドレインは第２トラン
ジスタＴ２の出力端と連結される第１０トランジスタＴ
１０と、ソースが電源電圧端に連結され、ドレインは第
３トランジスタＴ３の出力端と第１０トランジスタＴ３
のゲートに共通に連結される第１１トランジスタＴ１１
と、第１０トランジスタＴ１０のドレインと第１１トラ
ンジスタＴ１１のドレインとを等電位化させる第１２ト
ランジスタＴ１２とで構成される。
【００４３】ここで、第１１トランジスタＴ１１のゲー
トは第１０トランジスタＴ１０のドレインと連結され
る。第１トランジスタＴ１はビットラインコントロール
信号ＢＬＣにより制御され、第２トランジスタＴ２は参
照ビットラインコントロール信号ＲＬＣにより制御され
る。第３、第４トランジスタＴ３、Ｔ４はラッチイネー
ブルコントロール信号ＬＥＣにより制御される。第９ト
ランジスタＴ９はセンシングアンプ活性化信号ＳＥＮに
より制御される。第１２トランジスタＴ１２はセンシン
グアンプ等電位化信号ＳＥＱにより制御される。
トは第１０トランジスタＴ１０のドレインと連結され
る。第１トランジスタＴ１はビットラインコントロール
信号ＢＬＣにより制御され、第２トランジスタＴ２は参
照ビットラインコントロール信号ＲＬＣにより制御され
る。第３、第４トランジスタＴ３、Ｔ４はラッチイネー
ブルコントロール信号ＬＥＣにより制御される。第９ト
ランジスタＴ９はセンシングアンプ活性化信号ＳＥＮに
より制御される。第１２トランジスタＴ１２はセンシン
グアンプ等電位化信号ＳＥＱにより制御される。
【００４４】図１４は図１３に示すセンシングアンプ部
のノードＳＮ３及びＳＮ４における出力波形の変化を示
す。ここで、区間Ａはプリチャージ区間であり、区間Ｂ
は増幅区間である。そして、区間Ｃは疑似ラッチ区間で
あり、区間Ｄは実際のラッチ区間であり、区間Ｅは出力
区間を表す。
のノードＳＮ３及びＳＮ４における出力波形の変化を示
す。ここで、区間Ａはプリチャージ区間であり、区間Ｂ
は増幅区間である。そして、区間Ｃは疑似ラッチ区間で
あり、区間Ｄは実際のラッチ区間であり、区間Ｅは出力
区間を表す。
【００４５】一方、図１５は本不揮発性強誘電体メモリ
装置のプルダウンセンシングアンプの詳細構成図であ
る。図１５に示すプルダウンセンシングアンプは図１３
に図示のセンシングアンプ部の一部であることが分か
る。その構成を見ると、メインビットラインの信号をス
イッチングする第１トランジスタＴ１と、参照信号をス
イッチングする第２トランジスタＴ２と、第１トランジ
スタＴ１を介して伝達されるメインビットラインの信号
をスイッチングする第３トランジスタＴ３と、第２トラ
ンジスタＴ２を介して伝達される参照信号をスイッチン
グする第４トランジスタＴ４と、ゲートが第４トランジ
スタＴ４の入力端に連結され、ドレインは第３トランジ
スタＴ３の出力端と連結される第５トランジスタＴ５
と、ゲートが第３トランジスタＴ３の入力端と連結さ
れ、ドレインは第４トランジスタＴ４の出力端と連結さ
れる第６トランジスタＴ６と、ソースが接地端ＧＮＤに
連結され、ドレインは第５、第６トランジスタＴ５、Ｔ
６のドレインと共通に連結される第９トランジスタＴ９
とで構成される。
装置のプルダウンセンシングアンプの詳細構成図であ
る。図１５に示すプルダウンセンシングアンプは図１３
に図示のセンシングアンプ部の一部であることが分か
る。その構成を見ると、メインビットラインの信号をス
イッチングする第１トランジスタＴ１と、参照信号をス
イッチングする第２トランジスタＴ２と、第１トランジ
スタＴ１を介して伝達されるメインビットラインの信号
をスイッチングする第３トランジスタＴ３と、第２トラ
ンジスタＴ２を介して伝達される参照信号をスイッチン
グする第４トランジスタＴ４と、ゲートが第４トランジ
スタＴ４の入力端に連結され、ドレインは第３トランジ
スタＴ３の出力端と連結される第５トランジスタＴ５
と、ゲートが第３トランジスタＴ３の入力端と連結さ
れ、ドレインは第４トランジスタＴ４の出力端と連結さ
れる第６トランジスタＴ６と、ソースが接地端ＧＮＤに
連結され、ドレインは第５、第６トランジスタＴ５、Ｔ
６のドレインと共通に連結される第９トランジスタＴ９
とで構成される。
【００４６】このようなプルダウンセンシングアンプ部
は、第９トランジスタＴ９のゲートに印加されるセンシ
ングアンプ活性化信号が「ハイ」レベルに遷移すると、
ゲートに参照信号が印加される第５トランジスタＴ５
と、ゲートにビットラインの信号が印加される第６トラ
ンジスタＴ６とにより増幅作用が起こる。そして、その
出力信号はノードＳＮ３及びＳＮ４へ伝達され、その出
力はラッチイネーブルコントロール信号ＬＥＣにより再
びノードＳＮ１及びＳＮ２へ伝達される。従って、その
出力信号はビットラインコントロール信号ＢＬＣにより
第１トランジスタＴ１及び第２トランジスタＴ２を介し
てセルのビットラインへ伝達される。
は、第９トランジスタＴ９のゲートに印加されるセンシ
ングアンプ活性化信号が「ハイ」レベルに遷移すると、
ゲートに参照信号が印加される第５トランジスタＴ５
と、ゲートにビットラインの信号が印加される第６トラ
ンジスタＴ６とにより増幅作用が起こる。そして、その
出力信号はノードＳＮ３及びＳＮ４へ伝達され、その出
力はラッチイネーブルコントロール信号ＬＥＣにより再
びノードＳＮ１及びＳＮ２へ伝達される。従って、その
出力信号はビットラインコントロール信号ＢＬＣにより
第１トランジスタＴ１及び第２トランジスタＴ２を介し
てセルのビットラインへ伝達される。
【００４７】図１６は本不揮発性強誘電体メモリ装置に
よるプルアップセンシングアンプ部を詳細に示すもので
ある。図１６に示すのプルアップセンシングアンプ部は
図１３に図示のセンシングアンプ部の一部であることが
分かる。すなわち、プルアップセンシングアンプ部は図
１３に図示のセンシングアンプ部の構成のうち、図１５
に図示のプルダウンセンシングアンプの構成部分を除い
た部分より構成される。
よるプルアップセンシングアンプ部を詳細に示すもので
ある。図１６に示すのプルアップセンシングアンプ部は
図１３に図示のセンシングアンプ部の一部であることが
分かる。すなわち、プルアップセンシングアンプ部は図
１３に図示のセンシングアンプ部の構成のうち、図１５
に図示のプルダウンセンシングアンプの構成部分を除い
た部分より構成される。
【００４８】このようなプルアップセンシングアンプ部
はノードＳＮ３及びＳＮ４を介して入力されるビットラ
インの信号をプルアップ増幅する。ここで、ノードＳＮ
３は前述した第３トランジスタＴ３の出力端であり、同
様にＳＮ４は第４トランジスタＴ４の出力端である。第
３、第４トランジスタＴ３、Ｔ４はプルダウンセンシン
グアンプ部を構成する素子であるので、結局プルアップ
センシングアンプ部はプルダウンセンシングアンプ部を
介して入力されるビットラインの信号をプルアップ増幅
するということができる。
はノードＳＮ３及びＳＮ４を介して入力されるビットラ
インの信号をプルアップ増幅する。ここで、ノードＳＮ
３は前述した第３トランジスタＴ３の出力端であり、同
様にＳＮ４は第４トランジスタＴ４の出力端である。第
３、第４トランジスタＴ３、Ｔ４はプルダウンセンシン
グアンプ部を構成する素子であるので、結局プルアップ
センシングアンプ部はプルダウンセンシングアンプ部を
介して入力されるビットラインの信号をプルアップ増幅
するということができる。
【００４９】図１６に示すプルアップセンシングアンプ
部の構成を見ると、プルダウンセンシングアンプ部から
ビットラインの信号が伝達されるノードＳＮ３及びＳＮ
４にそれぞれドレインが連結され、電源電圧端Ｖｃｃに
ソースが連結される二つのＰＭＯＳトランジスタＴ１
０、Ｔ１１と、ＰＭＯＳトランジスタＴ１０、Ｔ１１の
ドレインを互いに等電位化させるＰＭＯＳトランジスタ
Ｔ１２と、プルアップ増幅された信号をデータライン及
びデータバーラインに選択的に伝達する二つのＮＭＯＳ
トランジスタＴ７、Ｔ８とで構成されている。
部の構成を見ると、プルダウンセンシングアンプ部から
ビットラインの信号が伝達されるノードＳＮ３及びＳＮ
４にそれぞれドレインが連結され、電源電圧端Ｖｃｃに
ソースが連結される二つのＰＭＯＳトランジスタＴ１
０、Ｔ１１と、ＰＭＯＳトランジスタＴ１０、Ｔ１１の
ドレインを互いに等電位化させるＰＭＯＳトランジスタ
Ｔ１２と、プルアップ増幅された信号をデータライン及
びデータバーラインに選択的に伝達する二つのＮＭＯＳ
トランジスタＴ７、Ｔ８とで構成されている。
【００５０】すなわち、ビットラインに載せられたデー
タが参照信号のレベル以上であれば、プルダウンセンシ
ングアンプ部を構成する第３、第４トランジスタＴ３、
Ｔ４を介して伝達されたビットライン信号を、プルアッ
プセンシングアンプ部がプルアップ増幅する。
タが参照信号のレベル以上であれば、プルダウンセンシ
ングアンプ部を構成する第３、第４トランジスタＴ３、
Ｔ４を介して伝達されたビットライン信号を、プルアッ
プセンシングアンプ部がプルアップ増幅する。
【００５１】このような過程は読み出しモードの場合で
ある。一方、書き込みモードでは、データライン及びデ
ータバーラインに載せられたデータが、参照信号のレベ
ル以上であれば、プルアップセンシングアンプ部でプル
アップ増幅され、ノードＳＮ３及びＳＮ４を経てプルダ
ウンセンシングアンプを構成する第３、第４トランジス
タＴ３、Ｔ４及び第１、第２トランジスタＴ１、Ｔ２を
介してビットラインへ伝達される。
ある。一方、書き込みモードでは、データライン及びデ
ータバーラインに載せられたデータが、参照信号のレベ
ル以上であれば、プルアップセンシングアンプ部でプル
アップ増幅され、ノードＳＮ３及びＳＮ４を経てプルダ
ウンセンシングアンプを構成する第３、第４トランジス
タＴ３、Ｔ４及び第１、第２トランジスタＴ１、Ｔ２を
介してビットラインへ伝達される。
【００５２】上記のようなプルアップセンシングアンプ
において、第１２トランジスタＴ１２はノードＳＮ３と
ＳＮ４とを等電位化させる機能を行うだけでなく、ノー
ドＳＮ３及びＳＮ４に誘起された信号がプルダウンセン
シングアンプ部により増幅されても、ラッチモードとな
ることを防止する機能を果たす。これにより、入力が変
わってもその変更した入力に対して再び増幅が行われる
ようにすることができる。従って、第１２トランジスタ
Ｔ１２はプリチャージ区間と初期のセンシングアンプの
増幅区間にわたってオンの状態を維持する。
において、第１２トランジスタＴ１２はノードＳＮ３と
ＳＮ４とを等電位化させる機能を行うだけでなく、ノー
ドＳＮ３及びＳＮ４に誘起された信号がプルダウンセン
シングアンプ部により増幅されても、ラッチモードとな
ることを防止する機能を果たす。これにより、入力が変
わってもその変更した入力に対して再び増幅が行われる
ようにすることができる。従って、第１２トランジスタ
Ｔ１２はプリチャージ区間と初期のセンシングアンプの
増幅区間にわたってオンの状態を維持する。
【００５３】
【発明の効果】以上詳述したように、本発明の不揮発性
強誘電体メモリ装置は、センシングアンプを垂直方向に
並べられたセルアレイ部の隣接する二つのアレイ部の間
に配置され、双方のアレイが共用できるようにしている
ので、センシングアンプが占める面積を最小化すること
により、レイアウトを効率的に低減させることができ
る。しかも、その際、センシングアンプをプルダウンセ
ンシングアンプ部とプルアップセンシングアンプ部とに
区分し、プルダウンセンシングアンプ部を上側と下側と
のアレイで別々のものとしてプルアップセンシングアン
プ部を共用するようにしたので、負荷の変化に対しても
安定に動作し、増幅の安定性を確保することができる。
強誘電体メモリ装置は、センシングアンプを垂直方向に
並べられたセルアレイ部の隣接する二つのアレイ部の間
に配置され、双方のアレイが共用できるようにしている
ので、センシングアンプが占める面積を最小化すること
により、レイアウトを効率的に低減させることができ
る。しかも、その際、センシングアンプをプルダウンセ
ンシングアンプ部とプルアップセンシングアンプ部とに
区分し、プルダウンセンシングアンプ部を上側と下側と
のアレイで別々のものとしてプルアップセンシングアン
プ部を共用するようにしたので、負荷の変化に対しても
安定に動作し、増幅の安定性を確保することができる。
【図１】 一般的な強誘電体のヒステリシスループを示
す特性図。
す特性図。
【図２】 従来技術による不揮発性強誘電体メモリの単
位セルの構成図。
位セルの構成図。
【図３ａ】 従来不揮発性強誘電体メモリ装置の書込み
モードの動作を示すタイミング図。
モードの動作を示すタイミング図。
【図３ｂ】 読み出しモードの動作を示すタイミング
図。
図。
【図４】 従来の１Ｔ／１Ｃ構造のセルを有する不揮発
性強誘電体メモリ装置の構成図。
性強誘電体メモリ装置の構成図。
【図５】 図４の部分的詳細図。
【図６】 図４のセンシングアンプの詳細構成図。
【図７】 従来の不揮発性強誘電体メモリ装置によるセ
ルアレイ部とセンシングアンプ間の構成図。
ルアレイ部とセンシングアンプ間の構成図。
【図８】 本発明の不揮発性強誘電体メモリ装置による
単位セル構成図。
単位セル構成図。
【図９】 本発明の不揮発性強誘電体メモリ装置の回路
的構成図。
的構成図。
【図１０】 本発明の不揮発性強誘電体メモリ装置の動
作タイミング図。
作タイミング図。
【図１１】 本発明の不揮発性強誘電体メモリ装置の構
成ブロック図。
成ブロック図。
【図１２】 図１１の部分的拡大図。
【図１３】 本発明の不揮発性強誘電体メモリ装置によ
るセンシングアンプの構成図。
るセンシングアンプの構成図。
【図１４】 図１３に図示のセンシングアンプの出力ノ
ードにおける波形の変化を示す図面。
ードにおける波形の変化を示す図面。
【図１５】 本発明の不揮発性強誘電体メモリ装置によ
るプルダウンセンシングアンプの構成図。
るプルダウンセンシングアンプの構成図。
【図１６】 本発明の不揮発性強誘電体メモリ装置によ
るプルアップセンシングアンプの構成図。
るプルアップセンシングアンプの構成図。
１１＿１〜１１＿Ｎ：セルアレイ部 １２＿１〜１２＿Ｎ：第１プルダウンセンシングアンプ
部 １３＿１〜１３＿Ｎ：プルアップセンシングアンプ部 １４＿１〜１４＿Ｎ：第２プルダウンセンシングアンプ
部
部 １３＿１〜１３＿Ｎ：プルアップセンシングアンプ部 １４＿１〜１４＿Ｎ：第２プルダウンセンシングアンプ
部
Claims (17)
- 【請求項１】 垂直及び水平方向に多数マトリックス形
態に形成された複数のセルアレイ部を有する不揮発性強
誘電体メモリ装置において、 垂直方向のセルアレイ部の間に配置され、各セルアレイ
部毎に対応されるように形成され、その対応したセルア
レイ部のデータをプルダウン増幅するプルダウンセンシ
ングアンプ部；上側のセルアレイ部と下側のセルアレイ
部が共有し、上側のセルアレイ部のデータ又は下側のセ
ルアレイ部のデータを選択的にプルアップ増幅するプル
アップセンシングアンプ部を含むことを特徴とする不揮
発性強誘電体メモリ装置。 - 【請求項２】 前記垂直方向に並べられた複数のセルア
レイ部の両外側に位置したセルアレイ部のデータをセン
シングするセンシングアンプ部は、一つのプルダウンセ
ンシングアンプ部とプルアップセンシングアンプ部とが
組み合わされた構成とされたことを特徴とする請求項１
記載の不揮発性強誘電体メモリ装置。 - 【請求項３】 各セルアレイ部に対応されるように形成
されたプルダウンセンシングアンプ部のうち、上側のセ
ルアレイ部に対応されるプルダウンセンシングアンプ部
とプルアップセンシングアンプ部とが同時に活性化され
るか、又は下側のセルアレイ部に対応されるプルダウン
センシングアンプ部とプルアップセンシングアンプ部と
が同時に活性化されることを特徴とする請求項１記載の
不揮発性強誘電体メモリ装置。 - 【請求項４】 垂直方向に並んで配置された第１セルア
レイ部と第２セルアレイ部；そのセルアレイ部に駆動信
号を出力する第１，第２スプリットワードラインドライ
バ部；前記第１セルアレイ部のデータを選択的にプルダ
ウンさせる第１プルダウンセンシングアンプ部；前記第
２セルアレイ部のデータを選択的にプルダウンさせる第
２プルダウンセンシングアンプ部；前記第１セルアレイ
部と前記第２セルアレイ部が共有し、各セルアレイ部の
データを選択的にプルアップさせるプルアップセンシン
グアンプ部を含むことを特徴とする不揮発性強誘電体メ
モリ装置。 - 【請求項５】 前記第１プルダウンセンシングアンプ部
と第２プルダウンセンシングアンプ部は同時に活性化さ
れることはなく、いずれも活性化されるときはプルアッ
プセンシングアンプ部と同時に活性化されることを特徴
とする請求項４記載の不揮発性強誘電体メモリ装置。 - 【請求項６】 前記第１プルダウンセンシングアンプ部
と前記プルアップセンシングアンプ部とが活性化された
とき、前記第１セルアレイ部のビットラインレベルが参
照レベル以上であれば、前記プルアップセンシングアン
プ部がプルアップ増幅し、参照レベル以下であれば、前
記第１プルダウンセンシングアンプ部がプルダウン増幅
することを特徴とする請求項４記載の不揮発性強誘電体
メモリ装置。 - 【請求項７】 前記第２プルダウンセンシングアンプ部
と前記プルアップセンシングアンプ部が活性化されたと
き、前記第２セルアレイ部のビットラインレベルが参照
レベル以上であれば、前記プルアップセンシングアンプ
部がプルアップ増幅し、参照レベル以下であれば、前記
第２プルダウンセンシングアンプ部がプルダウン増幅す
ることを特徴とする請求項４記載の不揮発性強誘電体メ
モリ装置。 - 【請求項８】 前記プルアップセンシングアンプ部は前
記プルダウンセンシングアンプ部を介して伝達されたビ
ットラインの信号をプルアップ増幅することを特徴とす
る請求項６又は７記載の不揮発性強誘電体メモリ装置。 - 【請求項９】 前記第１、第２セルアレイ部のそれぞれ
が垂直と水平方向にマトリックス形態に多数配置される
ことを特徴とする請求項４記載の不揮発性強誘電体メモ
リ装置。 - 【請求項１０】 前記第１、第２セルアレイ部が多数垂
直方向に並べられた列の外側に位置したセルアレイ部の
データをセンシングするためのセンシングアンプ部は、
前記第１プルダウンセンシングアンプ部と組み合わされ
た構造を有することを特徴とする請求項９記載の不揮発
性強誘電体メモリ装置。 - 【請求項１１】 前記第１プルダウンセンシングアンプ
部と前記第２プルダウンセンシングアンプ部は同一の構
造を有することを特徴とする請求項４記載の不揮発性強
誘電体メモリ装置。 - 【請求項１２】 前記第１、第２セルアレイ部の並びの
外側に位置したセルアレイ部のデータをセンシングする
ためのセンシングアンプ部はメインビットラインの信号
をスイッチングする第１トランジスタと、 参照信号をスイッチングする第２トランジスタと、 ラッチイネーブル信号により制御され、前記第１トラン
ジスタの出力信号をスイッチングする第３トランジスタ
と、前記ラッチイネーブル信号により制御され、前記第
２トランジスタの出力信号をスイッチングする第４トラ
ンジスタと、 ゲートが前記第４トランジスタの入力端に連結され、ド
レインは前記第３トランジスタの出力端に連結される第
５トランジスタと、 ゲートが前記第３トランジスタの入力端に連結され、ド
レインは前記第４トランジスタの出力端に連結される第
６トランジスタと、 前記第５トランジスタの出力端とデータラインとの間に
形成され、カラム選択信号により制御される第７トラン
ジスタと、 前記第６トランジスタの出力端とデータバーラインとの
間に形成され、カラム選択信号により制御される第８ト
ランジスタと、 前記ドレインが前記第５トランジスタ及び第６トランジ
スタのソースと共通に連結され、ソースは接地端に連結
され、センシングアンプ活性化信号により動作する第９
トランジスタと、 ソースが電源電圧端に連結され、ドレインは前記第３ト
ランジスタの出力端に連結される第１０トランジスタ
と、 ソースが電源電圧端に連結され、ドレインは前記第４ト
ランジスタの出力端と第１０トランジスタのゲートと共
通に連結される第１１トランジスタと、 前記第１０トランジスタのドレインと第１１トランジス
タのドレインとを等電位化させる第１２トランジスタと
を含むことを特徴とする請求項１０記載の不揮発性強誘
電体メモリ装置。 - 【請求項１３】 前記第１０、第１１トランジスタ及び
第１２トランジスタはＰＭＯＳトランジスタより構成さ
れ、その他はＮＭＯＳトランジスタより構成されること
を特徴とする請求項１２記載の不揮発性強誘電体メモリ
装置。 - 【請求項１４】 前記プルアップセンシングアンプ部
は、前記外側に位置したセンシングアンプ部のうち前記
第５トランジスタの出力端とデータラインとの間に形成
され、カラム選択信号により制御される第７トランジス
タと、 前記第６トランジスタの出力端とデータバーラインとの
間に形成され、カラム選択信号により制御される第８ト
ランジスタと、 ソースが電源電圧端に連結され、ドレインは前記第３ト
ランジスタの出力端に連結される第１０トランジスタ
と、 ソースが電源電圧端に連結され、ドレインは前記第４ト
ランジスタの出力端と第１０トランジスタのゲートと共
通に連結される第１１トランジスタと、 前記第１０トランジスタのドレインと第１１トランジス
タのドレインとを等電位化させる第１２トランジスタと
で構成されることを特徴とする請求項１０記載の不揮発
性強誘電体メモリ装置。 - 【請求項１５】 前記第１プルダウンセンシングアンプ
部は前記第１、第２セルアレイ部のうち、第１セルアレ
イ部のメインビットラインの信号をスイッチングする第
１トランジスタと、 参照信号をスイッチングする第２トランジスタと、 ラッチイネーブルコントロール信号により制御され、前
記第１トランジスタの出力信号をスイッチングする第３
トランジスタと、 前記ラッチイネーブルコントロール信号により制御さ
れ、前記第２トランジスタの出力信号をスイッチングす
る第４トランジスタと、 ゲートが前記第４トランジスタの入力端に連結され、ド
レインは前記第３トランジスタの出力端に連結される第
５トランジスタと、 ゲートが前記第３トランジスタの入力端に連結され、ド
レインは前記第４トランジスタの出力端に連結される第
６トランジスタと、 ソースが接地端に連結され、ドレインは前記第５、第６
トランジスタのドレインと共通に連結される第９トラン
ジスタとで構成されることを特徴とする請求項１０記載
の不揮発性強誘電体メモリ装置。 - 【請求項１６】 前記第５トランジスタのドレインは前
記プルアップセンシングアンプ部を構成する第１０トラ
ンジスタのドレインと連結され、第６トランジスタのド
レインは第１１トランジスタのドレインと連結されるこ
とを特徴とする請求項１５記載の不揮発性強誘電体メモ
リ装置。 - 【請求項１７】 前記第２プルダウンセンシングアンプ
部は前記第１プルダウンセンシングアンプ部と同一の構
造を有し、その内前記第１トランジスタは前記第１、第
２セルアレイ部のうち第２セルアレイ部のメインビット
ラインの信号をスイッチングすることを特徴とする請求
項１０記載の不揮発性強誘電体メモリ装置。
Applications Claiming Priority (2)
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|---|---|---|---|
| KR29647/1999 | 1999-07-21 | ||
| KR1019990029647A KR100335119B1 (ko) | 1999-07-21 | 1999-07-21 | 불휘발성 강유전체 메모리 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000212943A Expired - Fee Related JP4553453B2 (ja) | 1999-07-21 | 2000-07-13 | 不揮発性強誘電体メモリ装置 |
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| Country | Link |
|---|---|
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| KR (1) | KR100335119B1 (ja) |
| DE (1) | DE10035108B4 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100709455B1 (ko) * | 2006-02-17 | 2007-04-18 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리 장치 및 그 형성 방법 |
| KR100709436B1 (ko) | 2006-02-17 | 2007-04-18 | 주식회사 하이닉스반도체 | 멀티 칩 패키지 장치 및 그 형성 방법 |
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| JPH11186511A (ja) * | 1997-12-12 | 1999-07-09 | Lg Semicon Co Ltd | 不揮発性強誘電体メモリ及びその製造方法 |
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| US5367213A (en) * | 1993-06-09 | 1994-11-22 | Micron Semiconductor, Inc. | P-channel sense amplifier pull-up circuit incorporating a voltage comparator for use in DRAM memories having non-bootstrapped word lines |
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-
1999
- 1999-07-21 KR KR1019990029647A patent/KR100335119B1/ko not_active IP Right Cessation
-
2000
- 2000-07-13 JP JP2000212943A patent/JP4553453B2/ja not_active Expired - Fee Related
- 2000-07-19 DE DE10035108A patent/DE10035108B4/de not_active Expired - Fee Related
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| JPH11186511A (ja) * | 1997-12-12 | 1999-07-09 | Lg Semicon Co Ltd | 不揮発性強誘電体メモリ及びその製造方法 |
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Also Published As
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| DE10035108B4 (de) | 2006-08-17 |
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