JP4139660B2 - 強誘電体メモリ及びその駆動方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に関し、特に、隣接したビットライン間のキャパシタンスを減らして、ビットラインセンシングマージンを向上させることができる強誘電体メモリ及びその駆動方法に関する。
【０００２】
【従来の技術】
一般的に不揮発性強誘電体メモリ、ＦＲＡＭ（Ferroelectric Random Access Memory)はＤＲＡＭ（Dynamic Random Access Memory)程度のデータ処理速度を有し、電源のオフ時にもデータが保存される特性のため次世代記憶素子として注目を浴びている。
ＦＲＡＭはＤＲＡＭとほぼ同一構造を有する記憶素子であって、キャパシターの材料として強誘電体を使用して強誘電体の特性である高い残留分極を用いたものである。このような残留分極の特性のため電界を除去してもデータが保存される。
【０００３】
図１は一般的な強誘電体のヒステリシスループを示す特性図である。
図１に示すように、電界により誘起された分極が電界を除去しても残留分極（又は自発分極）の存在によって消滅されず、一定量（ｄ,ａ状態）を維持していることが分かる。不揮発性強誘電体メモリセルは前記ｄ,ａ状態をそれぞれ１，０に対応させ記憶素子として応用したものである。
【０００４】
図２は一般的な不揮発性強誘電体メモリの単位セル構成図である。
図２に示すように、一方向に形成されるビットライン（Ｂ／Ｌ）と、そのビットラインと交差する方向に形成されるワードライン（Ｗ／Ｌ）と、ワードラインに一定の間隔をおいてワードラインと同一の方向に形成されるプレートライン（Ｐ／Ｌ）と、ゲートがワードラインに連結され、ソースは前記ビットラインに連結されるトランジスタ（Ｔ１）と、２端子中第１端子はトランジスタ（Ｔ１）のドレインに連結され、第２端子はプレートライン（Ｐ／Ｌ）に連結される強誘電体キャパシター（ＦＣ１）とで構成されている。
【０００５】
以下、このような不揮発性強誘電体メモリ素子のデータ入／出力動作を説明する。
図３ａは従来の不揮発性強誘電体メモリ素子の書込みモードの動作を示すタイミング図であり、図３ｂは読み出しモードの動作を示すタイミング図である。
まず、書込みモードの場合、図３ａに示すように、外部から印加されるチップイネーブル信号ＣＳＢｐａｄが「ハイ」から「ロー」に活性化され、同時に書込みイネーブル信号ＷＥＢｐａｄが「ハイ」から「ロー」に遷移されると、書込みモードが始まる。
次いで、書込みモードでアドレスデコードが始まると、ワードライン（Ｗ／Ｌ）に印加されるパルスは「ロー」から「ハイ」に遷移され、セルが選択される。すなわち、そのワードラインに接続されたトランジスタ（Ｔ１）が導通状態となる。
【０００６】
このように、ワードラインが「ハイ」状態を維持している間にプレートラインには順に所定幅の「ハイ」信号と所定幅の「ロー」信号が印加される。
そして、選択されたセルにロジック値「１」又は「０」を書くために、ビットラインに書込みイネーブル信号ＷＥＢｐａｄに同期した「ハイ」又は「ロー」信号を印加する。すなわち、ビットラインに「ハイ」信号を印加し、ワードラインに印加される信号が「ハイ」状態である期間でプレートラインの信号が「ロー」に遷移されたとき、強誘電体キャパシターにはロジック値「１」が記録される。そして、ビットラインに「ロー」信号を印加すると、プレートラインに印加される信号が「ハイ」信号のとき、強誘電体キャパシターにはロジック値「０」が記録される。プレートラインの信号が「ロー」に遷移しても記録されたロジック値「０」は変わらない。
【０００７】
このような書込みモードの動作によりセルに格納されたデータを読み出すための動作は次の通りである。
図３ｂに示すように、外部からチップイネーブル信号（ＣＳＢｐａｄ）が「ハイ」から「ロー」に活性化されると、ワードラインが選択される前に全てのビットラインは等化器信号によって「ロー」電圧に等電位化される。
【０００８】
そして、各ビットラインを不活性化させた後アドレスをデコードし、デコードされたアドレスによってワードラインの「ロー」信号が「ハイ」信号に遷移されセルが選択される。次いで、選択されたセルのプレートラインに「ハイ」信号を印加すると、強誘電体メモリに格納されたロジック値「１」に対応するデータを破壊させる。
もし、強誘電体メモリにロジック値「０」が格納されていれば、それに対応するデータは破壊されない。
【０００９】
このように、破壊されたデータと破壊されてないデータは前述したヒステリシスループの原理によって異なる値を出力し、センスアンプはロジック値「１」又は「０」をセンシングする。すなわち、データが破壊された場合は、図１のヒシテリシスループのｄからｆに変更される場合であり、データが破壊されてない場合は、ａからｆに変更される場合である。したがって、一定の時間が経過した後センスアンプがイネーブルすると、データが破壊された場合は増幅されロジック値「１」を出力し、データが破壊されてない場合はロジック値「０」を出力する。
【００１０】
このように、センスアンプからデータを出力した後に、それぞれのセルは元のデータに戻らなければならないので、ワードラインに「ハイ」信号を印加した状態でプレートラインを「ハイ」から「ロー」に不活性化させる。
【００１１】
上記のようなワードラインとプレートラインを用いたものを改良したものとして、プレートラインを用いずに、対とされた第１スプリットワードラインと第２スプリットワードラインとを用いたものが出現した。以下、添付の図面を参照してその強誘電体メモリ及びその駆動方法を説明する。
ワードラインとプレートラインの代わりに、第１スプリットワードライン（ＳＷＬ１）と第２スプリットワードライン（ＳＷＬ２）とを互いに一定の間隔をおいて行方向に形成させた従来の不揮発性強誘電体メモリ素子を図４に示す。第１スプリットワードライン（ＳＷＬ１）には第１トランジスタ（Ｔ１）のゲートを、第２スプリットワードライン（ＳＷＬ２）には第２トランジスタ（Ｔ２）のゲートをそれぞれ接続している。第１ビットライン（Ｂ／Ｌ１）と第２ビットライン（Ｂ／Ｌ２）が第１，第２スプリットワードライン（ＳＷＬ１，ＳＷＬ２）を横切る方向に形成され、それぞれに第１トランジスタ（Ｔ１）のドレイン、第２トランジスタ（Ｔ２）のドレインが接続される。
第１強誘電体キャパシタ（ＦＣ１）が第１トランジスタ（Ｔ１）のソースと第２スプリットワードライン（ＳＷＬ２）との間に接続され、第２強誘電体キャパシタ（ＦＣ２）が第２トランジスタ（Ｔ２）のソースと第１スプリットワードライン（ＳＷＬ１）との間に接続されている。
【００１２】
図５は上記した従来の不揮発性強誘電体メモリ素子を用いた強誘電体メモリ装置の回路的構成図である。
【００１３】
図５に示すように、行方向に配列された第１、第２スプリットワードライン（ＳＷＬ１、ＳＷＬ２）を一対とするスプリットワードライン対が多数平行に形成され、そのスプリットワードライン対を横切る方向に、隣接した二つのビットラインを一対として複数のビットライン（Ｂ／Ｌ１、Ｂ／Ｌ２）対が形成されている。そのビットライン対の間には、両方のビットラインを介して伝達されたデータをセンシングして、データライン（ＤＬ）またはデータバーライン（／ＤＬ）へ伝達するセンシングアンプ（ＳＡ）が形成される。さらに、センシングアンプ（ＳＡ）をイネーブルさせるためのイネーブル信号（ＳＥＮ）を出力するセンシングアンプイネーブル部（図示せず）が設けられ、かつ、ビットラインとデータラインを選択的にスイッチングする選択スイッチング部（ＣＳ）が設けられている。
【００１４】
図６は上述した不揮発性強誘電体メモリ素子の動作を説明するためのタイミング図である。
【００１５】
図６のＴ０区間は第１スプリットワードライン（ＳＷＬ１）と第２スプリットワードライン（ＳＷＬ２）が「ハイ」に活性化する前の区間であって、全てのビットラインを一定のレベルにプリチャージさせる。
【００１６】
Ｔ１区間は第１、第２スプリットワードライン（ＳＷＬ１、ＳＷＬ２）が全て「ハイ」となる区間であって、強誘電体キャパシタのデータがビットライン（ＢＬ）へ伝達され、ビットラインのレベルが変化する。このとき、ロジック「ハイ」が格納されていた強誘電体キャパシタは、ビットラインとスプリットワードラインに互いに反対極性の電界が加えられるので、強誘電体の極性が破壊され且つ多量の電流が流れ、ビットラインに高電圧が誘起される。
【００１７】
反面、ロジック「ロー」が格納されていたキャパシタはビットラインとスプリットワードラインに同一極性の電界が加えられるので、強誘電体の極性が破壊せず、少量の電流しか流れないのでビットラインに低い電圧が誘起される。
そして、ビットラインにセルデータが十分載せられると、センシングアンプを活性化させるためにセンシングアンプイネーブル信号（ＳＥＮ）を「ハイ」に遷移させ、ビットラインのレベルを増幅する。
【００１８】
一方、破壊されたセルのロジック「１」データは第１スプリットワードライン（ＳＷＬ１）と第２スプリットワードライン（ＳＷＬ２）が「ハイ」である状態では復旧できないので、次のＴ２、Ｔ３区間で再格納される。
【００１９】
Ｔ２区間は、第１スプリットワードライン（ＳＷＬ１）は「ロー」に遷移され、第２スプリットワードライン（ＳＷＬ２）は「ハイ」を維持する区間であって、第２トランジスタ（Ｔ２）はオンの状態となる。このとき、ビットラインが「ハイ」の状態であれば、「ハイ」データが第２強誘電体キャパシタ（ＦＣ２）の一方の電極へ伝達され、ロジック「１」の状態に復帰する。
【００２０】
Ｔ３区間は第１スプリットワードライン（ＳＷＬ１）が再び「ハイ」に遷移され、第２スプリットワードライン（ＳＷＬ２）は「ロー」に遷移される区間であって、第１トランジスタ（Ｔ１）はオンの状態となる。このとき、ビットラインが「ハイ」の状態であれば、「ハイ」データが第１強誘電体キャパシタ（ＦＣ１）の一方の電極へ伝達され、ロジック「１」の状態に復帰する。
【００２１】
Ｔ４区間は次のサイクル動作を準備するためのプリチャージ区間となる。
【００２２】
図７は従来の強誘電体メモリのさらに他の例であり、ワードラインとプレートラインとを備え折り返し型ビットラインセルアレイを示す構成図である。
この１Ｔ／１ＣＦＲＡＭの単位セル構造は、ＤＲＡＭと類似に一つのトランジスタと一つのキャパシタとから構成された１Ｔ／１Ｃである。
【００２３】
図７に示すように、一定の間隔で一方向に複数のワードラインＷＬ１，ＷＬ２が形成され、各ワードライン（ＷＬ，ＷＬ２）の間にはワードラインと平行に複数のプレートライン（ＰＬ１，ＰＬ２）が形成され、各ワードライン（ＷＬ１，ＷＬ２）及びプレートライン（ＰＬ１，ＰＬ２）と垂直な方向に一定の間隔で複数のビットライン（ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４，…）が形成される。
そして、それぞれの単位セルは折り返し型に配列されている。
【００２４】
即ち、単位セルを構成する一つのトランジスタのゲート電極はワードライン（ＷＬ１）に連結され、トランジスタのソース電極は隣接したビットライン（ＢＬ１）に連結される。トランジスタのドレイン電極は強誘電体キャパシタの第１電極と連結され、強誘電体キャパシタの第２電極は隣接したプレートライン（ＰＬ１）に連結されている。
【００２５】
一方、単位セルを構成する他の一つのトランジスタのゲート電極はワードライン（ＷＬ２）に連結され、トランジスタのソース電極は前記ビットライン（ＢＬ１）と隣接したビットライン（ＢＬ２）に連結され、トランジスタのドレイン電極は強誘電体キャパシタの第１電極と連結され、強誘電体キャパシタの第２電極は隣接したプレートライン（ＰＬ２）に連結されている。
ここで、それぞれのセルアレイは複数の行方向と複数の列方向にセルが構成されており、各行方向のセルは１列おきにそれぞれ配置されており、各列方向のセルも１行おきにそれぞれ配置されている。
【００２６】
本強誘電体メモリのビットラインセルアレイは、１本のワードライン（ＷＬ１）とそれと対とされたプレートライン（ＰＬ１）が活性化すると、奇数ビットライン（ＢＬ１，ＢＬ３）に連結されたセルか、あるいは偶数ビットライン（ＢＬ２，ＢＬ４）と連結されたセルのどちらかが選択される。選択されていない偶数ビットライン或いは奇数ビットラインは参照ライン又はドライバラインとなる。
【００２７】
即ち、図４は上記強誘電体メモリの折り返し型ビットラインセルアレイの動作タイミング図を示すものである。
図４に示すように、ｂ１区間でチップ活性化信号（／ＣＥ）がローに活性化される区間である。
【００２８】
ｂ２区間はワードライン（ＷＬ）とプレーライン（ＰＬ）が「ハイ」に活性化されつつセルデータがビットライン（ＢＬ）に載せられる区間である。
従って、ビットライン（ＢＬ）に「ハイ」と「ロー」のセンシングデータが現れる。
ｂ３区間はセンスアンプのイネーブル信号（ＳＡＥ）が「ロー」から「ハイ」に活性化され、センスアンプイネーブル信号（ＳＡＥ）によってビットライン（ＢＬ）データを増幅する。
ｂ４区間はセルにロジック「０」を書き込む区間であり、ｂ５はセルにロジック「１」を書き込む区間である。すなわち、ｂ４，ｂ５区間はデータ格納或いは書込み区間として定義する。即ち、書込みモード或いは読み出しモードでのビットライン（ＢＬ）のデータをセルに新たに或いは再び書込みする区間である。
ｂ６は次のサイクルのためにビットライン（ＢＬ）をプリチャージする区間である。
【００２９】
【発明が解決しようとする課題】
しかしながら、上記のような従来の強誘電体メモリ及びその駆動方法によれば、隣り合うビットライン間にキャパシタンスが増加して、ビットラインセンシングマージンが少なくなる。
【００３０】
そこで、本発明の目的は、ビットライン構成において階層的な構造を採択することにより、ビットライン間のキャパシタンスを減らしてビットラインセンシングマージンを向上させるようにした強誘電体メモリ及びその駆動方法を提供することである。
【００３１】
【課題を解決するための手段】
上記のような目的を達成するために、本発明による強誘電体メモリは、一方向に一定の間隔を保って対として多数形成されるワードライン及びプレートラインと、前記ワードライン及びプレートラインと交差する方向に形成される多数のサブビットライン及びそれぞれのサブビットラインに対応させて形成される多数のメインビットラインと、前記ワードライン及びサブビットライン、そして、プレートラインに連結され、複数の行と複数の列方向にセルが構成され、各行方向のセルは１列おきにそれぞれ配置され、各列方向のセルも１行おきにそれぞれ配置され構成される複数のサブセルアレイと、前記各サブビットラインとメインビットラインとの間に外部から一定のパルス形態のビットラインスイッチ信号により動作して、サブビットラインと対応するメインビットラインとを連結するスイッチング素子とを含むことを特徴とする。
【００３２】
また、上記のような目的を達成するための本発明による強誘電体メモリの駆動方法は、一方向に一定の間隔を保って対として多数形成されるワードライン及びプレートラインと、前記ワードライン及びプレートラインと交差する方向に形成される多数のサブビットライン及びそれぞれのサブビットラインに対応させて形成される多数のメインビットラインと、前記ワードライン及びサブビットライン、そして、プレートラインに連結され、複数の行と複数の列の方向にセルが構成され、各行方向のセルは１列おきにそれぞれ配置され、各列方向のセルも１行おきにそれぞれ配置されている複数のサブセルアレイと、前記各サブビットラインとメインビットラインとの間に外部から一定のパルス形態のビットラインスイッチ信号により動作して、サブビットラインと対応するメインビットラインとを連結するスイッチング素子とを含む強誘電体メモリにおいて、一対のワードラインとプレートラインが活性化されると、前記ビットラインスイッチング信号を活性化させ、対応するサブビットラインとメインビットラインとを互いに連結して、奇数ビットラインか偶数ビットラインに連結されたセルのみを選択し、選択されていない偶数及び奇数ビットラインは参照ラインとして使用することを特徴とする。
【００３３】
【発明の実施の形態】
以下、添付の図面を参照して本発明による強誘電体メモリ及びその駆動方法を実施形態に従って詳細に説明する。
【００３４】
図９は本発明実施形態による強誘電体メモリの階層的な折り返し型ビットラインセルアレイを示す構成図である。
図９に示すように、本実施形態アレイは、それぞれ複数の単位セルを含み、列方向及び行方向に規則的に配列される第１，第２サブセルアレイ２１，２２と、メインビットライン（ＭＢＬ）とサブビットライン（ＳＢＬ）とを連結する第１，第２スイッチング素子２３，２４とから構成されている。
ここで、第１，第２スイッチング素子２３，２４は第１，第２サブセルアレイ２１，２２の信号をメインビットライン（ＭＢＬ）に伝達したり、メインビットライン信号をサブセルアレイに伝達するためのスイッチング素子である。
【００３５】
また、本実施形態におけるビットライン（ＢＬ）は、一方向に一定の間隔を保って配置されている第１，第２サブビットライン（ＳＢＬ１，ＳＢＬ２）と、それぞれに対応するように平行に配置された第１，第２メインビットライン（ＭＢＬ１，ＭＢＬ２）とから構成されている。
そして、第１，第２サブビットライン（ＳＢＬ１，ＳＢＬ２）と第１，第２メインビットライン（ＭＢＬ１，ＭＢＬ２）に交差する方向に、一定の間隔を保って第１，第２ワードライン（ＷＬ１，ＷＬ２）と第１，第２プレートライン（ＰＬ１，ＰＬ２）とが対とされて構成されている。図では見やすくするために省略されているがワードラインとプレートラインの対は多数平行に配置されている。同様に対とされたメインビットラインとサブビットラインとも多数互いに並置されている。
また、見方を変えると、第１プレートライン（ＰＬ１）は第１，第２ワードライン（ＷＬ１，ＷＬ２）の間にワードラインと平行に配置され、第２プレートライン（ＰＬ２）は第２ワードライン（ＷＬ２）の一方に構成されている。即ち、前記ワードラインとプレートラインとが交互に構成されている。
【００３６】
一方、各ラインに連結された単位セルは第１ワードライン（ＷＬ１）にゲート電極が連結され、第１サブビットライン（ＳＢＬ１）にソース電極が連結され、第１強誘電体キャパシタ（ＦＣ１）にドレイン電極が連結される第１トランジスタ（Ｔ１）と、前記第２ワードライン（ＷＬ２）にゲート電極が連結され、第２サブビットライン（ＳＢＬ２）にソース電極が連結され、第２強誘電体キャパシタ（ＦＣ２）にドレイン電極が連結される第２トランジスタ（Ｔ２）とから構成されている。いうまでもなく、これらの単位セルも多数設けられている。
【００３７】
第１サブビットライン（ＳＢＬ１）と第１メインビットライン（ＭＢＬ１）は第１スイッチング素子２３により連結されており、第２サブビットライン（ＳＢＬ２）と第２メインビットライン（ＭＢＬ２）は第２スイッチング素子２４により連結されている。すなわち、対とされたメインビットラインとサブビットラインとはスイッチング素子により互いに接続させられたり切断させられたりする。ここで、第１，第２スイッチング素子２３，２４はＮＭＯＳトランジスタから構成され、前記ＮＭＯＳトランジスタの各ゲートには、外部から印加される一定のパルス形態のビットラインスイッチ信号（ＢＬＳＷ＜ｎ＞）によってサブビットラインとメインビットラインとを選択的に連結している。即ち、１本のメインビットラインに接続されたそれぞれのサブセルアレイのサブビットラインの内、ビットラインスイッチ信号がオンとされたサブセルアレイのサブビットラインがメインビットラインに接続される。
また、前記第１，第２メインビットライン（ＭＢＬ１，ＭＢＬ２）の一方の端部に、外部からセンスアンプイネーブル信号（ＳＡＥ）を受けて動作するセンスアンプ（ＳＡ）が連結されている。
【００３８】
一方、本発明でそれぞれのサブセルアレイは複数の行と複数の列方向に単位セルが構成されている。
各行方向の単位セルは１列おきにそれぞれ配置されており、各列方向の単位セルも１行おきにそれぞれ配置されている。
従って、上記のように構成された本発明による強誘電体メモリの階層的な折り返し型ビットラインセルアレイは、一つのワードライン（ＷＬ１）とプレートライン（ＰＬ１）が活性化されると、ビットラインスイッチ選択信号（ＢＬＳＷ＜ｎ＞）を活性化させ、サブビットラインとメインビットラインとを互いに連結して、奇数ビットラインか偶数ビットラインと連結されたセルのみを選択し、選択されていない偶数及び奇数ビットラインは参照ラインとして使用する。
【００３９】
図１０は図９の第１実施形態による動作タイミング図を示す。
図１０に示すように、ｂ１区間でチップ活性化信号（／ＣＥ）が「ロー」に活性化される区間である。
ｂ２区間はワードライン（ＷＬ）とプレートライン（ＰＬ）が「ハイ」にスイッチされてセルデータがビットライン（ＢＬ）に載せられる区間である。
従って、セルに格納されていたデータによってビットライン（ＢＬ）に「ハイ」と「ロー」のセンシングデータが現れる。
ｂ３区間はセンスアンプの活性化信号（ＳＡＥ）が「ロー」から「ハイ」に活性化され、センスアンプ活性化信号（ＳＡＥ）によってビットライン（ＢＬ）データを増幅させる。
【００４０】
一方、ｂ３区間はビットラインスイッチ信号（ＢＬＳＷ＜ｎ＞）が「ハイ」から「ロー」に不活性化される区間である。即ち、センスアンプ活性化時にビットラインスイッチ信号を不活性化させることにより、参照ビットラインとメインビットライン（ＭＢＬ）とのキャパシタンスロード条件を同一にして、センシングマージンを向上させる。
【００４１】
ｂ４区間は、セルにロジック「０」を書き入れる区間であり、ｂ５はセルにロジック「１」を書き入れる区間である。ｂ４，ｂ５区間をセルデータ格納或いは書込み区間として定義する。即ち、書込みモード或いは読み出しモードでのビットライン（ＢＬ）のデータをセルに新たに或いは再び書込みする区間である。
ｂ６は次のサイクルのためにＢＬなどをプリチャージする区間である。
【００４２】
図１１は図９の第２実施形態による動作タイミング図を示すものである。
図１１に示すように、この例では、ビットラインスイッチ信号（ＢＬＳＷ＜ｎ＞）をｂ３区間で「ロー」に不活性化し、その区間でセンスアンプを活性化（ＳＡＥ）させる。
また、セルデータの格納区間のｂ４，ｂ５区間ではビットラインスイッチ信号（ＢＬＳＷ＜ｎ＞）をＶＣＣより高い電圧に昇圧（ＶＣＣ＋αＶｔｎ）させ、メインビットライン（ＭＢＬ）の電圧がサブビットライン（ＳＢＬ）に電圧損失せずにうまく伝達されるようにする。
ここで、前記Ｖｔｎはトランジスタのしきい電圧と等電圧である。
【００４３】
図１２は図９の第３実施形態による動作タイミング図を示すものである。
図１２に示すように、ビットラインスイッチ信号（ＢＬＳＷ＜ｎ＞）が「ハイ」を維持させたままセンスアンプを活性化（ＳＡＥ）させる。
また、セルデータの格納区間のｂ４，ｂ５区間でビットラインスイッチ信号（ＢＬＳＷ＜ｎ＞）をＶＣＣより高い電圧に昇圧（ＶＣＣ＋αＶｔｎ）させ、メインビットライン（ＭＢＬ）の電圧がサブビットライン（ＳＢＬ）に電圧損失せずにうまく伝達されるようにする。
ここで、前記ビットラインスイッチ信号（ＢＬＳＷ＜ｎ＞）をＶＣＣ＋αＶｔｎに昇圧させるｂ４，ｂ５区間で、ワードライン（ＷＬ）もＶＣＣからＶＣＣ＋αＶｔｎに昇圧させている。
【００４４】
ビットラインスイッチ信号（ＢＬＳＷ＜ｎ＞）は、前記ｂ４，ｂ５区間を除いた残りの区間ではＶＣＣ電圧を有する。
【００４５】
図１３は本発明による強誘電体メモリのスプリットワードラインセルアレイ構造を有する階層的な折り返し型ビットラインセルアレイを示す構成図である。
図１３に示すように、スプリットワードラインドライバ３１の左右にそれぞれ第１，第２セルアレイ３２，３３を構成している。それぞれのアレイには列方向及び行方向に規則的に配列された複数の単位セルを含んでいる。
【００４６】
ここで、第１，第２セルアレイ３２，３３は、それぞれ一定の間隔を保って一方向に複数のスプリットワードラインＳＷＬ１，ＳＷＬ２，ＳＷＬ３，ＳＷＬ４，… ）が形成され、前記各スプリットワードラインと垂直な方向に横切って一定の間隔を保って複数のビットライン（ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４，… ）が形成される。
【００４７】
そして、第１セルアレイ３２で単位セルを構成する各トランジスタのゲート電極は第１スプリットワードライン（ＳＷＬ１）に連結され、ソース電極は第１ビットライン（ＢＬ１）に連結され、ドレイン電極はキャパシタの第１電極と連結され、キャパシタの第２電極は第２スプリットワードライン（ＳＷＬ２）に連結されている。
【００４８】
一方、第２セルアレイ３３で単位メモリセルを構成する各トランジスタのゲート電極は第２スプリットワードライン（ＳＷＬ２）に連結され、ソース電極は第１ビットライン（ＢＬ１）に連結され、ドレイン電極はキャパシタの第１電極と連結され、キャパシタの第２電極は第１スプリットワードライン（ＳＷＬ１）に連結されている。
【００４９】
上記のように構成された第１セルアレイ３２は、第１スプリットワードライン（ＳＷＬ１）がＮＭＯＳゲート電極として使用され、第２スプリットワードライン（ＳＷＬ２）はプレートライン電極の役を果たしている。
【００５０】
一方、第２セルアレイ３３は第２スプリットワードライン（ＳＷＬ２）がＮＭＯＳゲート電極として使用され、第１スプリットワードライン（ＳＷＬ１）はプレートライン電極の役を果たしている。
【００５１】
図１４は本発明の他の実施形態による強誘電体メモリのスプリットワードラインセルアレイ構造を有する階層的な折り返し型ビットラインセルアレイを示す構成図である。
図１４に示すように、スプリットワードラインドライバ４１の左右に第１，第２セルアレイ４２，４３をそれぞれ配置しており、それぞれの第１，第２セルアレイ４２，４３とも第１，第２サブセルアレイ４４，４５からなっている。
【００５２】
そして、第１，第２サブセルアレイ４４，４５はそれぞれ複数の単位セルを含み、列方向及び行方向に規則的に配列され、サブセルアレイは列単位で対応しており、一方向に構成される複数のメインビットライン（ＭＢＬ１，ＭＢＬ２）と、そのメインビットラインと対応させて同一の方向に並列に配置したサブビットライン（ＳＢＬ１，ＳＢＬ２）とが構成されている。
それぞれの第１，第２サブセルアレイ４４，４５は折り返し型セルアレイを形成し、それぞれのサブビットライン（ＳＢＬ１，ＳＢＬ２）はスイッチング素子４６によってメインビットライン（ＭＢＬ１，ＭＢＬ２）と連結されている。
【００５３】
ここで、スイッチング素子４６はＮＭＯＳトランジスタから構成され、そのＮＭＯＳトランジスタのゲート電極には外部から一定のパルス形態のビットラインスイッチ信号（ＢＬＳＷ＜ｎ＞）が印加され、ソース電極とドレイン電極はメインビットラインとサブビットラインとにそれぞれ連結されている。
【００５４】
また、セルアレイ全体の構成方法は、スプリットワードラインドライバ４１の左右にそれぞれスプリットワードラインセルアレイを構成させた方法を採用している。即ち、左側セルアレイは第１スプリットワードライン（ＳＷＬ１）をＮＭＯＳゲート電極とし、第２スプリットワードライン（ＳＷＬ２）をプレートライン電極としている。
【００５５】
逆に、右側セルアレイは第２スプリットワードライン（ＳＷＬ２）をＮＭＯＳゲート電極として使用し、第１スプリットワードライン（ＳＷＬ１）をプレートライン電極として使用する。
【００５６】
図１５は図１４の第１実施形態による動作タイミング図を示す。
図１５に示すように、ｔ１区間でチップイネーブル信号（／ＣＥ）が「ロー」に活性化する区間である。
【００５７】
ｔ２区間は第１スプリットワードライン（ＳＷＬ１）と第２スプリットワードライン（ＳＷＬ２）が「ハイ」に活性化してセルデータがビットライン（ＢＬ）に載せられる区間である。従って、ビットライン（ＢＬ）に「ハイ」と「ロー」のセンシングデータが現れる。
【００５８】
ｔ３区間はセンスアンプのイネーブル信号（ＳＥＮ）が「ロー」から「ハイ」に活性化され、センスアンプの活性化信号（ＳＥＮ）によってビットライン（ＢＬ）のデータを増幅する。
【００５９】
また、このｔ３区間は、ビットラインスイッチ信号（ＢＬＳＷ＜ｎ＞）が「ハイ」から「ロー」に不活性する区間である。即ち、センスアンプ活性化時にビットラインスイッチ信号（ＢＬＳＷ＜ｎ＞）を不活性化させることにより、参照ビットラインとメインビットライン（ＭＢＬ）とのキャパシタンスロード条件を同一にして、センシングマージンを向上させる。
【００６０】
ｔ５区間はセルにロジック「０」を書き入れる区間であり、ｔ４区間では強誘電体キャパシタにロジック「１」を書込み、ｔ６は強誘電体キャパシタにロジック「１」を書き入れる区間である。
従って、ｔ４，ｔ５，ｔ６区間をセルデータ格納或いは書込み区間として定義する。即ち、書込みモード又は読み出しモードでのビットライン（ＢＬ）データをセルに新たに或いは再び書込みする区間である。
【００６１】
ｔ０は次のサイクルのためにビットライン（ＢＬ）をプリチャージする区間である。
【００６２】
図１６は図１４の第２実施形態による動作タイミング図を示す。
図１６に示すように、ビットラインスイッチ信号（ＢＬＳＷ＜ｎ＞）をｂ３区間で「ロー」に不活性化し、その区間でセンスアンプを活性化（ＳＡＥ）させる。
この例の場合、セルデータを格納する区間のｔ４，ｔ５，ｔ６区間でビットラインスイッチ信号（ＢＬＳＷ＜ｎ＞）をＶＣＣより高い電圧に昇圧（ＶＣＣ＋αＶｔｎ）させ、メインビットライン（ＭＢＬ）の電圧をサブビットライン（ＳＢＬ）に電圧損失せずにうまく伝達できるようにする。
【００６３】
図１７は図１４の第３実施形態による動作タイミング図を示す。
図１７に示すように、ビットラインスイッチ信号（ＢＬＳＷ＜ｎ＞）が「ハイ」を維持したままセンスアンプを活性化（ＳＡＥ）させる。
そしてこの例の場合、セルデータの格納区間のｔ４，ｔ５，ｔ６区間でビットラインスイッチ信号（ＢＬＳＷ＜ｎ＞）をＶＣＣより高い電圧に昇圧（ＶＣＣ＋αＶｔｎ）させ、メインビットライン（ＭＢＬ）の電圧をサブビットライン（ＳＢＬ）に電圧損失せずにうまく伝達できるようにする。
【００６４】
【発明の効果】
以上説明したように、本発明による強誘電体メモリ及びその駆動方法は次のような効果がある。
【００６５】
第一に、折り返し型ビットラインセルアレイにスプリットワードラインセルアレイ方式を用いることにより、セルアレイ駆動ＲＣローディングを減らして、セルアレイブロックサイズを従来より２倍に大きくすることができるので、セルアレイ効果が上昇する。
【００６６】
第二に、ビットライン構成において階層的な構造を採択することにより、ビットラインキャパシタンスを減らしてビットラインセンシングマージンを増すことができ、セルアレイブロックのサイズも大きくすることができる。
【００６７】
第三に、ビットラインスイッチ素子を調整するという方法を適用したのでビットラインセンシング電圧を調整できる。即ち、セルデータの活用において、セル読み出しが行われている間に、ビットラインスイッチ素子の調整によってサブビットラインとメインビットラインとの連結時間を一定に調整し、ビットラインスイッチ素子をオフした後、センスアンプを活性化することにより、メインビットラインと参照ビットラインの間のビットラインロードを同一化させることができる。
【図面の簡単な説明】
【図１】一般的な強誘電体のヒステリシスループを示す特性図である。
【図２】一般的な不揮発性強誘電体メモリ単位のセル構成図である。
【図３ａ】強誘電体メモリの書き込みモードの動作タイミング図である。
【図３ｂ】強誘電体メモリの読み出しモードの動作タイミング図である。
【図４】従来の不揮発性強誘電体メモリの回路的構成図である。
【図５】従来の不揮発性強誘電体メモリ装置の回路的構成図である。
【図６】従来の不揮発性強誘電体メモリ素子の動作を説明するためのタイミング図である。
【図７】従来の強誘電体メモリで折り返し型ビットラインセルアレイを示す構成図である。
【図８】従来の強誘電体メモリの折り返し型ビットラインセルアレイの動作タイミング図である。
【図９】本発明による強誘電体メモリの階層的な折り返し型ビットラインセルアレイを示す構成図である。
【図１０】図９の第１実施形態による動作タイミング図である。
【図１１】図９の第２実施形態による動作タイミング図である。
【図１２】図９の第３実施形態による動作タイミング図である。
【図１３】本発明による強誘電体メモリのスプリットワードラインセルアレイ構造を有する階層的な折り返し型ビットラインセルアレイを示す構成図である。
【図１４】本発明の他の実施形態による強誘電体メモリのスプリットワードラインセルアレイ構造を有する階層的な折り返し型ビットラインセルアレイを示す構成図である。
【図１５】 図１４の第１実施形態による動作タイミング図である。
【図１６】図１４の第２実施形態による動作タイミング図である。
【図１７】図１４の第３実施形態による動作タイミング図である。
【符号の説明】
２１：第１サブセルアレイ
２２：第２サブセルアレイ
２３：第１スイッチング素子
２４：第２スイッチング素子
【発明の属する技術分野】
本発明は半導体メモリ装置に関し、特に、隣接したビットライン間のキャパシタンスを減らして、ビットラインセンシングマージンを向上させることができる強誘電体メモリ及びその駆動方法に関する。
【０００２】
【従来の技術】
一般的に不揮発性強誘電体メモリ、ＦＲＡＭ（Ferroelectric Random Access Memory)はＤＲＡＭ（Dynamic Random Access Memory)程度のデータ処理速度を有し、電源のオフ時にもデータが保存される特性のため次世代記憶素子として注目を浴びている。
ＦＲＡＭはＤＲＡＭとほぼ同一構造を有する記憶素子であって、キャパシターの材料として強誘電体を使用して強誘電体の特性である高い残留分極を用いたものである。このような残留分極の特性のため電界を除去してもデータが保存される。
【０００３】
図１は一般的な強誘電体のヒステリシスループを示す特性図である。
図１に示すように、電界により誘起された分極が電界を除去しても残留分極（又は自発分極）の存在によって消滅されず、一定量（ｄ,ａ状態）を維持していることが分かる。不揮発性強誘電体メモリセルは前記ｄ,ａ状態をそれぞれ１，０に対応させ記憶素子として応用したものである。
【０００４】
図２は一般的な不揮発性強誘電体メモリの単位セル構成図である。
図２に示すように、一方向に形成されるビットライン（Ｂ／Ｌ）と、そのビットラインと交差する方向に形成されるワードライン（Ｗ／Ｌ）と、ワードラインに一定の間隔をおいてワードラインと同一の方向に形成されるプレートライン（Ｐ／Ｌ）と、ゲートがワードラインに連結され、ソースは前記ビットラインに連結されるトランジスタ（Ｔ１）と、２端子中第１端子はトランジスタ（Ｔ１）のドレインに連結され、第２端子はプレートライン（Ｐ／Ｌ）に連結される強誘電体キャパシター（ＦＣ１）とで構成されている。
【０００５】
以下、このような不揮発性強誘電体メモリ素子のデータ入／出力動作を説明する。
図３ａは従来の不揮発性強誘電体メモリ素子の書込みモードの動作を示すタイミング図であり、図３ｂは読み出しモードの動作を示すタイミング図である。
まず、書込みモードの場合、図３ａに示すように、外部から印加されるチップイネーブル信号ＣＳＢｐａｄが「ハイ」から「ロー」に活性化され、同時に書込みイネーブル信号ＷＥＢｐａｄが「ハイ」から「ロー」に遷移されると、書込みモードが始まる。
次いで、書込みモードでアドレスデコードが始まると、ワードライン（Ｗ／Ｌ）に印加されるパルスは「ロー」から「ハイ」に遷移され、セルが選択される。すなわち、そのワードラインに接続されたトランジスタ（Ｔ１）が導通状態となる。
【０００６】
このように、ワードラインが「ハイ」状態を維持している間にプレートラインには順に所定幅の「ハイ」信号と所定幅の「ロー」信号が印加される。
そして、選択されたセルにロジック値「１」又は「０」を書くために、ビットラインに書込みイネーブル信号ＷＥＢｐａｄに同期した「ハイ」又は「ロー」信号を印加する。すなわち、ビットラインに「ハイ」信号を印加し、ワードラインに印加される信号が「ハイ」状態である期間でプレートラインの信号が「ロー」に遷移されたとき、強誘電体キャパシターにはロジック値「１」が記録される。そして、ビットラインに「ロー」信号を印加すると、プレートラインに印加される信号が「ハイ」信号のとき、強誘電体キャパシターにはロジック値「０」が記録される。プレートラインの信号が「ロー」に遷移しても記録されたロジック値「０」は変わらない。
【０００７】
このような書込みモードの動作によりセルに格納されたデータを読み出すための動作は次の通りである。
図３ｂに示すように、外部からチップイネーブル信号（ＣＳＢｐａｄ）が「ハイ」から「ロー」に活性化されると、ワードラインが選択される前に全てのビットラインは等化器信号によって「ロー」電圧に等電位化される。
【０００８】
そして、各ビットラインを不活性化させた後アドレスをデコードし、デコードされたアドレスによってワードラインの「ロー」信号が「ハイ」信号に遷移されセルが選択される。次いで、選択されたセルのプレートラインに「ハイ」信号を印加すると、強誘電体メモリに格納されたロジック値「１」に対応するデータを破壊させる。
もし、強誘電体メモリにロジック値「０」が格納されていれば、それに対応するデータは破壊されない。
【０００９】
このように、破壊されたデータと破壊されてないデータは前述したヒステリシスループの原理によって異なる値を出力し、センスアンプはロジック値「１」又は「０」をセンシングする。すなわち、データが破壊された場合は、図１のヒシテリシスループのｄからｆに変更される場合であり、データが破壊されてない場合は、ａからｆに変更される場合である。したがって、一定の時間が経過した後センスアンプがイネーブルすると、データが破壊された場合は増幅されロジック値「１」を出力し、データが破壊されてない場合はロジック値「０」を出力する。
【００１０】
このように、センスアンプからデータを出力した後に、それぞれのセルは元のデータに戻らなければならないので、ワードラインに「ハイ」信号を印加した状態でプレートラインを「ハイ」から「ロー」に不活性化させる。
【００１１】
上記のようなワードラインとプレートラインを用いたものを改良したものとして、プレートラインを用いずに、対とされた第１スプリットワードラインと第２スプリットワードラインとを用いたものが出現した。以下、添付の図面を参照してその強誘電体メモリ及びその駆動方法を説明する。
ワードラインとプレートラインの代わりに、第１スプリットワードライン（ＳＷＬ１）と第２スプリットワードライン（ＳＷＬ２）とを互いに一定の間隔をおいて行方向に形成させた従来の不揮発性強誘電体メモリ素子を図４に示す。第１スプリットワードライン（ＳＷＬ１）には第１トランジスタ（Ｔ１）のゲートを、第２スプリットワードライン（ＳＷＬ２）には第２トランジスタ（Ｔ２）のゲートをそれぞれ接続している。第１ビットライン（Ｂ／Ｌ１）と第２ビットライン（Ｂ／Ｌ２）が第１，第２スプリットワードライン（ＳＷＬ１，ＳＷＬ２）を横切る方向に形成され、それぞれに第１トランジスタ（Ｔ１）のドレイン、第２トランジスタ（Ｔ２）のドレインが接続される。
第１強誘電体キャパシタ（ＦＣ１）が第１トランジスタ（Ｔ１）のソースと第２スプリットワードライン（ＳＷＬ２）との間に接続され、第２強誘電体キャパシタ（ＦＣ２）が第２トランジスタ（Ｔ２）のソースと第１スプリットワードライン（ＳＷＬ１）との間に接続されている。
【００１２】
図５は上記した従来の不揮発性強誘電体メモリ素子を用いた強誘電体メモリ装置の回路的構成図である。
【００１３】
図５に示すように、行方向に配列された第１、第２スプリットワードライン（ＳＷＬ１、ＳＷＬ２）を一対とするスプリットワードライン対が多数平行に形成され、そのスプリットワードライン対を横切る方向に、隣接した二つのビットラインを一対として複数のビットライン（Ｂ／Ｌ１、Ｂ／Ｌ２）対が形成されている。そのビットライン対の間には、両方のビットラインを介して伝達されたデータをセンシングして、データライン（ＤＬ）またはデータバーライン（／ＤＬ）へ伝達するセンシングアンプ（ＳＡ）が形成される。さらに、センシングアンプ（ＳＡ）をイネーブルさせるためのイネーブル信号（ＳＥＮ）を出力するセンシングアンプイネーブル部（図示せず）が設けられ、かつ、ビットラインとデータラインを選択的にスイッチングする選択スイッチング部（ＣＳ）が設けられている。
【００１４】
図６は上述した不揮発性強誘電体メモリ素子の動作を説明するためのタイミング図である。
【００１５】
図６のＴ０区間は第１スプリットワードライン（ＳＷＬ１）と第２スプリットワードライン（ＳＷＬ２）が「ハイ」に活性化する前の区間であって、全てのビットラインを一定のレベルにプリチャージさせる。
【００１６】
Ｔ１区間は第１、第２スプリットワードライン（ＳＷＬ１、ＳＷＬ２）が全て「ハイ」となる区間であって、強誘電体キャパシタのデータがビットライン（ＢＬ）へ伝達され、ビットラインのレベルが変化する。このとき、ロジック「ハイ」が格納されていた強誘電体キャパシタは、ビットラインとスプリットワードラインに互いに反対極性の電界が加えられるので、強誘電体の極性が破壊され且つ多量の電流が流れ、ビットラインに高電圧が誘起される。
【００１７】
反面、ロジック「ロー」が格納されていたキャパシタはビットラインとスプリットワードラインに同一極性の電界が加えられるので、強誘電体の極性が破壊せず、少量の電流しか流れないのでビットラインに低い電圧が誘起される。
そして、ビットラインにセルデータが十分載せられると、センシングアンプを活性化させるためにセンシングアンプイネーブル信号（ＳＥＮ）を「ハイ」に遷移させ、ビットラインのレベルを増幅する。
【００１８】
一方、破壊されたセルのロジック「１」データは第１スプリットワードライン（ＳＷＬ１）と第２スプリットワードライン（ＳＷＬ２）が「ハイ」である状態では復旧できないので、次のＴ２、Ｔ３区間で再格納される。
【００１９】
Ｔ２区間は、第１スプリットワードライン（ＳＷＬ１）は「ロー」に遷移され、第２スプリットワードライン（ＳＷＬ２）は「ハイ」を維持する区間であって、第２トランジスタ（Ｔ２）はオンの状態となる。このとき、ビットラインが「ハイ」の状態であれば、「ハイ」データが第２強誘電体キャパシタ（ＦＣ２）の一方の電極へ伝達され、ロジック「１」の状態に復帰する。
【００２０】
Ｔ３区間は第１スプリットワードライン（ＳＷＬ１）が再び「ハイ」に遷移され、第２スプリットワードライン（ＳＷＬ２）は「ロー」に遷移される区間であって、第１トランジスタ（Ｔ１）はオンの状態となる。このとき、ビットラインが「ハイ」の状態であれば、「ハイ」データが第１強誘電体キャパシタ（ＦＣ１）の一方の電極へ伝達され、ロジック「１」の状態に復帰する。
【００２１】
Ｔ４区間は次のサイクル動作を準備するためのプリチャージ区間となる。
【００２２】
図７は従来の強誘電体メモリのさらに他の例であり、ワードラインとプレートラインとを備え折り返し型ビットラインセルアレイを示す構成図である。
この１Ｔ／１ＣＦＲＡＭの単位セル構造は、ＤＲＡＭと類似に一つのトランジスタと一つのキャパシタとから構成された１Ｔ／１Ｃである。
【００２３】
図７に示すように、一定の間隔で一方向に複数のワードラインＷＬ１，ＷＬ２が形成され、各ワードライン（ＷＬ，ＷＬ２）の間にはワードラインと平行に複数のプレートライン（ＰＬ１，ＰＬ２）が形成され、各ワードライン（ＷＬ１，ＷＬ２）及びプレートライン（ＰＬ１，ＰＬ２）と垂直な方向に一定の間隔で複数のビットライン（ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４，…）が形成される。
そして、それぞれの単位セルは折り返し型に配列されている。
【００２４】
即ち、単位セルを構成する一つのトランジスタのゲート電極はワードライン（ＷＬ１）に連結され、トランジスタのソース電極は隣接したビットライン（ＢＬ１）に連結される。トランジスタのドレイン電極は強誘電体キャパシタの第１電極と連結され、強誘電体キャパシタの第２電極は隣接したプレートライン（ＰＬ１）に連結されている。
【００２５】
一方、単位セルを構成する他の一つのトランジスタのゲート電極はワードライン（ＷＬ２）に連結され、トランジスタのソース電極は前記ビットライン（ＢＬ１）と隣接したビットライン（ＢＬ２）に連結され、トランジスタのドレイン電極は強誘電体キャパシタの第１電極と連結され、強誘電体キャパシタの第２電極は隣接したプレートライン（ＰＬ２）に連結されている。
ここで、それぞれのセルアレイは複数の行方向と複数の列方向にセルが構成されており、各行方向のセルは１列おきにそれぞれ配置されており、各列方向のセルも１行おきにそれぞれ配置されている。
【００２６】
本強誘電体メモリのビットラインセルアレイは、１本のワードライン（ＷＬ１）とそれと対とされたプレートライン（ＰＬ１）が活性化すると、奇数ビットライン（ＢＬ１，ＢＬ３）に連結されたセルか、あるいは偶数ビットライン（ＢＬ２，ＢＬ４）と連結されたセルのどちらかが選択される。選択されていない偶数ビットライン或いは奇数ビットラインは参照ライン又はドライバラインとなる。
【００２７】
即ち、図４は上記強誘電体メモリの折り返し型ビットラインセルアレイの動作タイミング図を示すものである。
図４に示すように、ｂ１区間でチップ活性化信号（／ＣＥ）がローに活性化される区間である。
【００２８】
ｂ２区間はワードライン（ＷＬ）とプレーライン（ＰＬ）が「ハイ」に活性化されつつセルデータがビットライン（ＢＬ）に載せられる区間である。
従って、ビットライン（ＢＬ）に「ハイ」と「ロー」のセンシングデータが現れる。
ｂ３区間はセンスアンプのイネーブル信号（ＳＡＥ）が「ロー」から「ハイ」に活性化され、センスアンプイネーブル信号（ＳＡＥ）によってビットライン（ＢＬ）データを増幅する。
ｂ４区間はセルにロジック「０」を書き込む区間であり、ｂ５はセルにロジック「１」を書き込む区間である。すなわち、ｂ４，ｂ５区間はデータ格納或いは書込み区間として定義する。即ち、書込みモード或いは読み出しモードでのビットライン（ＢＬ）のデータをセルに新たに或いは再び書込みする区間である。
ｂ６は次のサイクルのためにビットライン（ＢＬ）をプリチャージする区間である。
【００２９】
【発明が解決しようとする課題】
しかしながら、上記のような従来の強誘電体メモリ及びその駆動方法によれば、隣り合うビットライン間にキャパシタンスが増加して、ビットラインセンシングマージンが少なくなる。
【００３０】
そこで、本発明の目的は、ビットライン構成において階層的な構造を採択することにより、ビットライン間のキャパシタンスを減らしてビットラインセンシングマージンを向上させるようにした強誘電体メモリ及びその駆動方法を提供することである。
【００３１】
【課題を解決するための手段】
上記のような目的を達成するために、本発明による強誘電体メモリは、一方向に一定の間隔を保って対として多数形成されるワードライン及びプレートラインと、前記ワードライン及びプレートラインと交差する方向に形成される多数のサブビットライン及びそれぞれのサブビットラインに対応させて形成される多数のメインビットラインと、前記ワードライン及びサブビットライン、そして、プレートラインに連結され、複数の行と複数の列方向にセルが構成され、各行方向のセルは１列おきにそれぞれ配置され、各列方向のセルも１行おきにそれぞれ配置され構成される複数のサブセルアレイと、前記各サブビットラインとメインビットラインとの間に外部から一定のパルス形態のビットラインスイッチ信号により動作して、サブビットラインと対応するメインビットラインとを連結するスイッチング素子とを含むことを特徴とする。
【００３２】
また、上記のような目的を達成するための本発明による強誘電体メモリの駆動方法は、一方向に一定の間隔を保って対として多数形成されるワードライン及びプレートラインと、前記ワードライン及びプレートラインと交差する方向に形成される多数のサブビットライン及びそれぞれのサブビットラインに対応させて形成される多数のメインビットラインと、前記ワードライン及びサブビットライン、そして、プレートラインに連結され、複数の行と複数の列の方向にセルが構成され、各行方向のセルは１列おきにそれぞれ配置され、各列方向のセルも１行おきにそれぞれ配置されている複数のサブセルアレイと、前記各サブビットラインとメインビットラインとの間に外部から一定のパルス形態のビットラインスイッチ信号により動作して、サブビットラインと対応するメインビットラインとを連結するスイッチング素子とを含む強誘電体メモリにおいて、一対のワードラインとプレートラインが活性化されると、前記ビットラインスイッチング信号を活性化させ、対応するサブビットラインとメインビットラインとを互いに連結して、奇数ビットラインか偶数ビットラインに連結されたセルのみを選択し、選択されていない偶数及び奇数ビットラインは参照ラインとして使用することを特徴とする。
【００３３】
【発明の実施の形態】
以下、添付の図面を参照して本発明による強誘電体メモリ及びその駆動方法を実施形態に従って詳細に説明する。
【００３４】
図９は本発明実施形態による強誘電体メモリの階層的な折り返し型ビットラインセルアレイを示す構成図である。
図９に示すように、本実施形態アレイは、それぞれ複数の単位セルを含み、列方向及び行方向に規則的に配列される第１，第２サブセルアレイ２１，２２と、メインビットライン（ＭＢＬ）とサブビットライン（ＳＢＬ）とを連結する第１，第２スイッチング素子２３，２４とから構成されている。
ここで、第１，第２スイッチング素子２３，２４は第１，第２サブセルアレイ２１，２２の信号をメインビットライン（ＭＢＬ）に伝達したり、メインビットライン信号をサブセルアレイに伝達するためのスイッチング素子である。
【００３５】
また、本実施形態におけるビットライン（ＢＬ）は、一方向に一定の間隔を保って配置されている第１，第２サブビットライン（ＳＢＬ１，ＳＢＬ２）と、それぞれに対応するように平行に配置された第１，第２メインビットライン（ＭＢＬ１，ＭＢＬ２）とから構成されている。
そして、第１，第２サブビットライン（ＳＢＬ１，ＳＢＬ２）と第１，第２メインビットライン（ＭＢＬ１，ＭＢＬ２）に交差する方向に、一定の間隔を保って第１，第２ワードライン（ＷＬ１，ＷＬ２）と第１，第２プレートライン（ＰＬ１，ＰＬ２）とが対とされて構成されている。図では見やすくするために省略されているがワードラインとプレートラインの対は多数平行に配置されている。同様に対とされたメインビットラインとサブビットラインとも多数互いに並置されている。
また、見方を変えると、第１プレートライン（ＰＬ１）は第１，第２ワードライン（ＷＬ１，ＷＬ２）の間にワードラインと平行に配置され、第２プレートライン（ＰＬ２）は第２ワードライン（ＷＬ２）の一方に構成されている。即ち、前記ワードラインとプレートラインとが交互に構成されている。
【００３６】
一方、各ラインに連結された単位セルは第１ワードライン（ＷＬ１）にゲート電極が連結され、第１サブビットライン（ＳＢＬ１）にソース電極が連結され、第１強誘電体キャパシタ（ＦＣ１）にドレイン電極が連結される第１トランジスタ（Ｔ１）と、前記第２ワードライン（ＷＬ２）にゲート電極が連結され、第２サブビットライン（ＳＢＬ２）にソース電極が連結され、第２強誘電体キャパシタ（ＦＣ２）にドレイン電極が連結される第２トランジスタ（Ｔ２）とから構成されている。いうまでもなく、これらの単位セルも多数設けられている。
【００３７】
第１サブビットライン（ＳＢＬ１）と第１メインビットライン（ＭＢＬ１）は第１スイッチング素子２３により連結されており、第２サブビットライン（ＳＢＬ２）と第２メインビットライン（ＭＢＬ２）は第２スイッチング素子２４により連結されている。すなわち、対とされたメインビットラインとサブビットラインとはスイッチング素子により互いに接続させられたり切断させられたりする。ここで、第１，第２スイッチング素子２３，２４はＮＭＯＳトランジスタから構成され、前記ＮＭＯＳトランジスタの各ゲートには、外部から印加される一定のパルス形態のビットラインスイッチ信号（ＢＬＳＷ＜ｎ＞）によってサブビットラインとメインビットラインとを選択的に連結している。即ち、１本のメインビットラインに接続されたそれぞれのサブセルアレイのサブビットラインの内、ビットラインスイッチ信号がオンとされたサブセルアレイのサブビットラインがメインビットラインに接続される。
また、前記第１，第２メインビットライン（ＭＢＬ１，ＭＢＬ２）の一方の端部に、外部からセンスアンプイネーブル信号（ＳＡＥ）を受けて動作するセンスアンプ（ＳＡ）が連結されている。
【００３８】
一方、本発明でそれぞれのサブセルアレイは複数の行と複数の列方向に単位セルが構成されている。
各行方向の単位セルは１列おきにそれぞれ配置されており、各列方向の単位セルも１行おきにそれぞれ配置されている。
従って、上記のように構成された本発明による強誘電体メモリの階層的な折り返し型ビットラインセルアレイは、一つのワードライン（ＷＬ１）とプレートライン（ＰＬ１）が活性化されると、ビットラインスイッチ選択信号（ＢＬＳＷ＜ｎ＞）を活性化させ、サブビットラインとメインビットラインとを互いに連結して、奇数ビットラインか偶数ビットラインと連結されたセルのみを選択し、選択されていない偶数及び奇数ビットラインは参照ラインとして使用する。
【００３９】
図１０は図９の第１実施形態による動作タイミング図を示す。
図１０に示すように、ｂ１区間でチップ活性化信号（／ＣＥ）が「ロー」に活性化される区間である。
ｂ２区間はワードライン（ＷＬ）とプレートライン（ＰＬ）が「ハイ」にスイッチされてセルデータがビットライン（ＢＬ）に載せられる区間である。
従って、セルに格納されていたデータによってビットライン（ＢＬ）に「ハイ」と「ロー」のセンシングデータが現れる。
ｂ３区間はセンスアンプの活性化信号（ＳＡＥ）が「ロー」から「ハイ」に活性化され、センスアンプ活性化信号（ＳＡＥ）によってビットライン（ＢＬ）データを増幅させる。
【００４０】
一方、ｂ３区間はビットラインスイッチ信号（ＢＬＳＷ＜ｎ＞）が「ハイ」から「ロー」に不活性化される区間である。即ち、センスアンプ活性化時にビットラインスイッチ信号を不活性化させることにより、参照ビットラインとメインビットライン（ＭＢＬ）とのキャパシタンスロード条件を同一にして、センシングマージンを向上させる。
【００４１】
ｂ４区間は、セルにロジック「０」を書き入れる区間であり、ｂ５はセルにロジック「１」を書き入れる区間である。ｂ４，ｂ５区間をセルデータ格納或いは書込み区間として定義する。即ち、書込みモード或いは読み出しモードでのビットライン（ＢＬ）のデータをセルに新たに或いは再び書込みする区間である。
ｂ６は次のサイクルのためにＢＬなどをプリチャージする区間である。
【００４２】
図１１は図９の第２実施形態による動作タイミング図を示すものである。
図１１に示すように、この例では、ビットラインスイッチ信号（ＢＬＳＷ＜ｎ＞）をｂ３区間で「ロー」に不活性化し、その区間でセンスアンプを活性化（ＳＡＥ）させる。
また、セルデータの格納区間のｂ４，ｂ５区間ではビットラインスイッチ信号（ＢＬＳＷ＜ｎ＞）をＶＣＣより高い電圧に昇圧（ＶＣＣ＋αＶｔｎ）させ、メインビットライン（ＭＢＬ）の電圧がサブビットライン（ＳＢＬ）に電圧損失せずにうまく伝達されるようにする。
ここで、前記Ｖｔｎはトランジスタのしきい電圧と等電圧である。
【００４３】
図１２は図９の第３実施形態による動作タイミング図を示すものである。
図１２に示すように、ビットラインスイッチ信号（ＢＬＳＷ＜ｎ＞）が「ハイ」を維持させたままセンスアンプを活性化（ＳＡＥ）させる。
また、セルデータの格納区間のｂ４，ｂ５区間でビットラインスイッチ信号（ＢＬＳＷ＜ｎ＞）をＶＣＣより高い電圧に昇圧（ＶＣＣ＋αＶｔｎ）させ、メインビットライン（ＭＢＬ）の電圧がサブビットライン（ＳＢＬ）に電圧損失せずにうまく伝達されるようにする。
ここで、前記ビットラインスイッチ信号（ＢＬＳＷ＜ｎ＞）をＶＣＣ＋αＶｔｎに昇圧させるｂ４，ｂ５区間で、ワードライン（ＷＬ）もＶＣＣからＶＣＣ＋αＶｔｎに昇圧させている。
【００４４】
ビットラインスイッチ信号（ＢＬＳＷ＜ｎ＞）は、前記ｂ４，ｂ５区間を除いた残りの区間ではＶＣＣ電圧を有する。
【００４５】
図１３は本発明による強誘電体メモリのスプリットワードラインセルアレイ構造を有する階層的な折り返し型ビットラインセルアレイを示す構成図である。
図１３に示すように、スプリットワードラインドライバ３１の左右にそれぞれ第１，第２セルアレイ３２，３３を構成している。それぞれのアレイには列方向及び行方向に規則的に配列された複数の単位セルを含んでいる。
【００４６】
ここで、第１，第２セルアレイ３２，３３は、それぞれ一定の間隔を保って一方向に複数のスプリットワードラインＳＷＬ１，ＳＷＬ２，ＳＷＬ３，ＳＷＬ４，… ）が形成され、前記各スプリットワードラインと垂直な方向に横切って一定の間隔を保って複数のビットライン（ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４，… ）が形成される。
【００４７】
そして、第１セルアレイ３２で単位セルを構成する各トランジスタのゲート電極は第１スプリットワードライン（ＳＷＬ１）に連結され、ソース電極は第１ビットライン（ＢＬ１）に連結され、ドレイン電極はキャパシタの第１電極と連結され、キャパシタの第２電極は第２スプリットワードライン（ＳＷＬ２）に連結されている。
【００４８】
一方、第２セルアレイ３３で単位メモリセルを構成する各トランジスタのゲート電極は第２スプリットワードライン（ＳＷＬ２）に連結され、ソース電極は第１ビットライン（ＢＬ１）に連結され、ドレイン電極はキャパシタの第１電極と連結され、キャパシタの第２電極は第１スプリットワードライン（ＳＷＬ１）に連結されている。
【００４９】
上記のように構成された第１セルアレイ３２は、第１スプリットワードライン（ＳＷＬ１）がＮＭＯＳゲート電極として使用され、第２スプリットワードライン（ＳＷＬ２）はプレートライン電極の役を果たしている。
【００５０】
一方、第２セルアレイ３３は第２スプリットワードライン（ＳＷＬ２）がＮＭＯＳゲート電極として使用され、第１スプリットワードライン（ＳＷＬ１）はプレートライン電極の役を果たしている。
【００５１】
図１４は本発明の他の実施形態による強誘電体メモリのスプリットワードラインセルアレイ構造を有する階層的な折り返し型ビットラインセルアレイを示す構成図である。
図１４に示すように、スプリットワードラインドライバ４１の左右に第１，第２セルアレイ４２，４３をそれぞれ配置しており、それぞれの第１，第２セルアレイ４２，４３とも第１，第２サブセルアレイ４４，４５からなっている。
【００５２】
そして、第１，第２サブセルアレイ４４，４５はそれぞれ複数の単位セルを含み、列方向及び行方向に規則的に配列され、サブセルアレイは列単位で対応しており、一方向に構成される複数のメインビットライン（ＭＢＬ１，ＭＢＬ２）と、そのメインビットラインと対応させて同一の方向に並列に配置したサブビットライン（ＳＢＬ１，ＳＢＬ２）とが構成されている。
それぞれの第１，第２サブセルアレイ４４，４５は折り返し型セルアレイを形成し、それぞれのサブビットライン（ＳＢＬ１，ＳＢＬ２）はスイッチング素子４６によってメインビットライン（ＭＢＬ１，ＭＢＬ２）と連結されている。
【００５３】
ここで、スイッチング素子４６はＮＭＯＳトランジスタから構成され、そのＮＭＯＳトランジスタのゲート電極には外部から一定のパルス形態のビットラインスイッチ信号（ＢＬＳＷ＜ｎ＞）が印加され、ソース電極とドレイン電極はメインビットラインとサブビットラインとにそれぞれ連結されている。
【００５４】
また、セルアレイ全体の構成方法は、スプリットワードラインドライバ４１の左右にそれぞれスプリットワードラインセルアレイを構成させた方法を採用している。即ち、左側セルアレイは第１スプリットワードライン（ＳＷＬ１）をＮＭＯＳゲート電極とし、第２スプリットワードライン（ＳＷＬ２）をプレートライン電極としている。
【００５５】
逆に、右側セルアレイは第２スプリットワードライン（ＳＷＬ２）をＮＭＯＳゲート電極として使用し、第１スプリットワードライン（ＳＷＬ１）をプレートライン電極として使用する。
【００５６】
図１５は図１４の第１実施形態による動作タイミング図を示す。
図１５に示すように、ｔ１区間でチップイネーブル信号（／ＣＥ）が「ロー」に活性化する区間である。
【００５７】
ｔ２区間は第１スプリットワードライン（ＳＷＬ１）と第２スプリットワードライン（ＳＷＬ２）が「ハイ」に活性化してセルデータがビットライン（ＢＬ）に載せられる区間である。従って、ビットライン（ＢＬ）に「ハイ」と「ロー」のセンシングデータが現れる。
【００５８】
ｔ３区間はセンスアンプのイネーブル信号（ＳＥＮ）が「ロー」から「ハイ」に活性化され、センスアンプの活性化信号（ＳＥＮ）によってビットライン（ＢＬ）のデータを増幅する。
【００５９】
また、このｔ３区間は、ビットラインスイッチ信号（ＢＬＳＷ＜ｎ＞）が「ハイ」から「ロー」に不活性する区間である。即ち、センスアンプ活性化時にビットラインスイッチ信号（ＢＬＳＷ＜ｎ＞）を不活性化させることにより、参照ビットラインとメインビットライン（ＭＢＬ）とのキャパシタンスロード条件を同一にして、センシングマージンを向上させる。
【００６０】
ｔ５区間はセルにロジック「０」を書き入れる区間であり、ｔ４区間では強誘電体キャパシタにロジック「１」を書込み、ｔ６は強誘電体キャパシタにロジック「１」を書き入れる区間である。
従って、ｔ４，ｔ５，ｔ６区間をセルデータ格納或いは書込み区間として定義する。即ち、書込みモード又は読み出しモードでのビットライン（ＢＬ）データをセルに新たに或いは再び書込みする区間である。
【００６１】
ｔ０は次のサイクルのためにビットライン（ＢＬ）をプリチャージする区間である。
【００６２】
図１６は図１４の第２実施形態による動作タイミング図を示す。
図１６に示すように、ビットラインスイッチ信号（ＢＬＳＷ＜ｎ＞）をｂ３区間で「ロー」に不活性化し、その区間でセンスアンプを活性化（ＳＡＥ）させる。
この例の場合、セルデータを格納する区間のｔ４，ｔ５，ｔ６区間でビットラインスイッチ信号（ＢＬＳＷ＜ｎ＞）をＶＣＣより高い電圧に昇圧（ＶＣＣ＋αＶｔｎ）させ、メインビットライン（ＭＢＬ）の電圧をサブビットライン（ＳＢＬ）に電圧損失せずにうまく伝達できるようにする。
【００６３】
図１７は図１４の第３実施形態による動作タイミング図を示す。
図１７に示すように、ビットラインスイッチ信号（ＢＬＳＷ＜ｎ＞）が「ハイ」を維持したままセンスアンプを活性化（ＳＡＥ）させる。
そしてこの例の場合、セルデータの格納区間のｔ４，ｔ５，ｔ６区間でビットラインスイッチ信号（ＢＬＳＷ＜ｎ＞）をＶＣＣより高い電圧に昇圧（ＶＣＣ＋αＶｔｎ）させ、メインビットライン（ＭＢＬ）の電圧をサブビットライン（ＳＢＬ）に電圧損失せずにうまく伝達できるようにする。
【００６４】
【発明の効果】
以上説明したように、本発明による強誘電体メモリ及びその駆動方法は次のような効果がある。
【００６５】
第一に、折り返し型ビットラインセルアレイにスプリットワードラインセルアレイ方式を用いることにより、セルアレイ駆動ＲＣローディングを減らして、セルアレイブロックサイズを従来より２倍に大きくすることができるので、セルアレイ効果が上昇する。
【００６６】
第二に、ビットライン構成において階層的な構造を採択することにより、ビットラインキャパシタンスを減らしてビットラインセンシングマージンを増すことができ、セルアレイブロックのサイズも大きくすることができる。
【００６７】
第三に、ビットラインスイッチ素子を調整するという方法を適用したのでビットラインセンシング電圧を調整できる。即ち、セルデータの活用において、セル読み出しが行われている間に、ビットラインスイッチ素子の調整によってサブビットラインとメインビットラインとの連結時間を一定に調整し、ビットラインスイッチ素子をオフした後、センスアンプを活性化することにより、メインビットラインと参照ビットラインの間のビットラインロードを同一化させることができる。
【図面の簡単な説明】
【図１】一般的な強誘電体のヒステリシスループを示す特性図である。
【図２】一般的な不揮発性強誘電体メモリ単位のセル構成図である。
【図３ａ】強誘電体メモリの書き込みモードの動作タイミング図である。
【図３ｂ】強誘電体メモリの読み出しモードの動作タイミング図である。
【図４】従来の不揮発性強誘電体メモリの回路的構成図である。
【図５】従来の不揮発性強誘電体メモリ装置の回路的構成図である。
【図６】従来の不揮発性強誘電体メモリ素子の動作を説明するためのタイミング図である。
【図７】従来の強誘電体メモリで折り返し型ビットラインセルアレイを示す構成図である。
【図８】従来の強誘電体メモリの折り返し型ビットラインセルアレイの動作タイミング図である。
【図９】本発明による強誘電体メモリの階層的な折り返し型ビットラインセルアレイを示す構成図である。
【図１０】図９の第１実施形態による動作タイミング図である。
【図１１】図９の第２実施形態による動作タイミング図である。
【図１２】図９の第３実施形態による動作タイミング図である。
【図１３】本発明による強誘電体メモリのスプリットワードラインセルアレイ構造を有する階層的な折り返し型ビットラインセルアレイを示す構成図である。
【図１４】本発明の他の実施形態による強誘電体メモリのスプリットワードラインセルアレイ構造を有する階層的な折り返し型ビットラインセルアレイを示す構成図である。
【図１５】 図１４の第１実施形態による動作タイミング図である。
【図１６】図１４の第２実施形態による動作タイミング図である。
【図１７】図１４の第３実施形態による動作タイミング図である。
【符号の説明】
２１：第１サブセルアレイ
２２：第２サブセルアレイ
２３：第１スイッチング素子
２４：第２スイッチング素子
Claims (12)
- 一方向に一定の間隔を保って対として多数形成されるワードライン及びプレートラインと、
前記ワードライン及びプレートラインと交差する方向に形成されるサブビットライン及びそれぞれのサブビットラインに対応させて形成されるメインビットラインと、
前記ワードライン及びサブビットライン、そして、プレートラインに連結されたセルが複数の行方向と複数の列方向に構成され、各行方向のセルは１列おきにそれぞれ配置され、各列方向のセルも１行おきにそれぞれ配置され構成される複数のサブセルアレイと、
前記メインビットラインの一方の端部に連結されるセンスアンプと、
前記各サブビットラインとメインビットラインとの間に外部から加えられる一定のパルス形態のビットラインスイッチ信号により動作して、前記サブビットラインとそれに対応する前記メインビットラインとを連結するとともに、前記センスアンプを活性化させるとき一定期間前記連結を遮断するスイッチング素子と
を含むことを特徴とする強誘電体メモリ。 - 前記スイッチング素子はＮＭＯＳトランジスタから構成されることを特徴とする請求項１記載の強誘電体メモリ。
- 前記各セルはワードラインにゲート電極が連結され、サブビットラインにソースが連結されるトランジスタと、前記トランジスタのドレインに一方の端子が連結され、前記プレートラインに他方の端子が連結される強誘電体キャパシタとからなることを特徴とする請求項１記載の強誘電体メモリ。
- 第１スプリットワードラインと第２スプリットワードラインとを有し、一方向に一定の間隔を保って多数形成されるスプリットワードラインと、
前記スプリットワードラインと交差する方向に形成されるサブビットライン及びそれぞれのサブビットラインに対応させて形成されるメインビットラインと、
前記スプリットワードラインの隣接するライン間及びサブビットラインに連結されたセルが複数の行方向と複数の列方向に構成され、各行方向のセルは１列おきにそれぞれ配置され、各列方向のセルも１行おきにそれぞれ配置され構成される複数のサブセルアレイと、
前記メインビットラインの一方の端部に連結されるセンスアンプと、
前記各サブビットラインとメインビットラインとの間に外部から加えられる一定のパルス形態のビットラインスイッチ信号により動作して、前記サブビットラインとそれに対応する前記メインビットラインとを連結するとともに、前記センスアンプを活性化させるとき一定期間前記連結を遮断するスイッチング素子と
を含むことを特徴とする強誘電体メモリ。 - 前記スイッチング素子はＮＭＯＳトランジスタからなることを特徴とする請求項４記載の強誘電体メモリ。
- 前記第１セルアレイ内の各サブセルアレイの単位セルは、
前記第１スプリットワードラインにゲート電極が連結され、サブビットラインにソース電極が連結されるトランジスタと、前記トランジスタのドレイン電極に一方の端子が連結され、第２スプリットワードラインに他方の端子が連結される強誘電体キャパシタとから構成されることを特徴とする請求項４記載の強誘電体メモリ。 - 前記第２セルアレイ内の各サブセルアレイの単位セルは、
前記第２スプリットワードラインにゲート電極が連結され、サブビットラインにソース電極が連結されるトランジスタと、前記トランジスタのドレイン電極に一方の端子が連結され、第１スプリットワードラインに他方の端子が連結される強誘電体キャパシタとから構成されることを特徴とする請求項４記載の強誘電体メモリ。 - 一方向に一定の間隔を保って対として多数形成されるワードライン及びプレートラインと、前記ワードライン及びプレートラインと交差する方向に形成されるサブビットライン及びそれぞれのサブビットラインに対応させて形成されるメインビットラインと、前記ワードライン及びサブビットライン、そして、プレートラインに連結されたセルが複数の行方向と複数の列の方向に構成され、各行方向のセルは１列おきにそれぞれ配置され、各列方向のセルも１行おきにそれぞれ配置されている複数のサブセルアレイと、前記メインビットラインの一方の端部に連結されるセンスアンプと、前記各サブビットラインとメインビットラインとの間に外部から加えられる一定のパルス形態のビットラインスイッチ信号により動作して、前記サブビットラインとそれに対応する前記メインビットラインとを連結するとともに、前記センスアンプを活性化させるとき一定期間前記連結を遮断するスイッチング素子とを含む強誘電体メモリにおいて、
一対のワードラインとプレートラインが活性化されると、前記ビットラインスイッチング信号を活性化させ、前記サブビットラインとそれに対応する前記メインビットラインとを互いに連結して、奇数ビットラインか偶数ビットラインと連結されたセルのみを選択し、選択されていない偶数及び奇数ビットラインは参照ラインとして使用することを特徴とする強誘電体メモリの駆動方法。 - 一方向に一定の間隔を保って対として多数形成されるワードライン及びプレートラインと、前記ワードライン及びプレートラインと交差する方向に形成されるサブビットライン及びそれぞれのサブビットラインに対応させて形成されるメインビットラインと、前記ワードライン及びサブビットライン、そして、プレートラインに連結されたセルが複数の行方向と複数の列方向に構成され、各行方向のセルは１列おきにそれぞれ配置され、各列方向のセルも１行おきにそれぞれ配置されている複数のサブセルアレイと、前記各サブビットラインとメインビットラインとの間に外部から加えられる一定のパルス形態のビットラインスイッチ信号により動作して、サブビットラインとメインビットラインとを連結するスイッチング素子とを含む強誘電体メモリにおいて、
前記ビットラインスイッチ信号をセンスイネーブル信号が「ロー」の間「ハイ」に保ち、前記センスイネーブル信号を「ロー」から「ハイ」に活性化させるとき一時的に「ハイ」から「ロー」に不活性化して、その間にセンスアンプを活性化させることを特徴とする強誘電体メモリの駆動方法。 - 一方向に一定の間隔を保って対として多数形成されるワードライン及びプレートラインと、前記ワードライン及びプレートラインと交差する方向に形成されるサブビットライン及びそれぞれのサブビットラインに対応させて形成されるメインビットラインと、前記ワードライン及びサブビットライン、そして、プレートラインに連結されたセルが複数の行方向と複数の列方向に構成され、各行方向のセルは１列おきにそれぞれ配置され、各列方向のセルも１行おきにそれぞれ配置されている複数のサブセルアレイと、前記各サブビットラインとメインビットラインとの間に外部から加えられる一定のパルス形態のビットラインスイッチ信号により動作して、前記サブビットラインとそれに対応する前記メインビットラインとを連結するスイッチング素子とを含む強誘電体メモリにおいて、
前記ビットラインスイッチ信号を、センスイネーブル信号が「ロー」の間「ハイ」に保ち、前記センスイネーブル信号を「ロー」から「ハイ」に活性化させるとき一時的に「ハイ」から「ロー」に不活性化して、その間にセンスアンプを活性化し、セルデータを格納する区間でビットラインスイッチ信号をＶＣＣより高い電圧（ＶＣＣ＋αＶｔｎ）に昇圧させて、メインビットライン電圧がサブビットラインに電圧損失せずに伝達されるようにすることを特徴とする強誘電体メモリの駆動方法。 - 第１スプリットワードラインと第２スプリットワードラインとを有し、一方向に一定の間隔を保って多数形成されるスプリットワードラインと、
前記スプリットワードラインと交差する方向に形成されるサブビットライン及びそれぞれのサブビットラインに対応させて形成されるメインビットラインと、
前記スプリットワードラインの隣接するライン間及びサブビットラインに連結されたセルが複数の行方向と複数の列方向に構成され、各行方向のセルは１列おきにそれぞれ配置され、各列方向のセルも１行おきにそれぞれ配置され構成される複数のサブセルアレイと、
前記メインビットラインの一方の端部に連結されるセンスアンプと、
前記各サブビットラインとメインビットラインとの間に外部から加えられる一定のパルス形態のビットラインスイッチ信号により動作して、前記サブビットラインとそれに対応する前記メインビットラインとを連結するとともに、前記センスアンプを活性化させるとき一定期間前記連結を遮断するスイッチング素子と
を含む強誘電体メモリにおいて、
前記ビットラインスイッチ信号を、センスイネーブル信号が「ロー」の間「ハイ」に保ち、前記センスイネーブル信号を「ロー」から「ハイ」に活性化させるとき一時的に一定の区間で不活性化して、その間にセンスアンプを活性化させることを特徴とする強誘電体メモリの駆動方法。 - 列方向及び行方向に規則的に配列される複数の単位セルをそれぞれ含む複数のサブセルアレイブロックを有する第１，第２セルアレイと、前記第１，第２セルアレイの間に構成されるスプリットワードラインドライバとを有し、前記各サブセルアレイが、一方向に一定の間隔を保って形成されるサブビットライン及びメインビットラインと、前記サブビットラインとメインビットラインと交差する方向に一定の間隔を保って形成される複数のスプリットワードラインと、前記サブビットラインとメインビットラインとの間に連結され、外部から加えられる一定のパルス形態のビットラインスイッチ信号を受けて動作するスイッチング素子とを含む強誘電体メモリにおいて、
前記ビットラインスイッチ信号を、センスイネーブル信号が「ロー」の間「ハイ」に保ち、前記センスイネーブル信号を「ロー」から「ハイ」に活性化させるとき一時的に一定の区間で不活性化して、その間にセンスアンプを活性化し、セルデータを格納する区間でビットラインスイッチ信号をＶＣＣより高い電圧（ＶＣＣ＋αＶｔｎ）に昇圧させ、メインビットライン電圧がサブビットラインに電圧損失せずに伝達されるようにすることを特徴とする強誘電体メモリの駆動方法。
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