KR100434317B1 - 강유전체 메모리 및 그의 구동 방법 - Google Patents

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Abstract

본 발명은 센스 앰프의 동작에 제한을 받지 않고 센스 앰프의 증폭 동작시에 독립적으로 셀에 데이터를 라이트할 수 있도록한 강유전체 메모리 및 그의 구동 방법에 관한 것으로, 강유전체 메모리는 각각 복수개의 단위 셀들을 포함하고 컬럼 방향 및 로우 방향으로 규칙적으로 배열되는 하위 셀 어레이 블록들을 갖는 셀 어레이 블록;상기 하위 셀 어레이 블록들에 컬럼 단위로 대응되어 일방향으로 구성되는 복수개의 메인 비트 라인들;상기 하위 셀 어레이 블록들에 각각 대응하여 메인 비트 라인들과 동일 방향으로 구성되는 서브 비트 라인들;상기 메인 비트 라인들에 수직 방향으로 교차하고 상기 하위 셀 어레이 블록들에 대응하여 구성되어 각각 서브 비트 라인 활성화 스위치 신호(SBSW), 서브 비트 라인 풀 다운 신호(SBPD)를 각각 인가하는 복수개의 SBSW 인가 라인,SBPD 인가 라인쌍들;상기 하위 셀 어레이 블록들에 대응하여 서브 비트 라인 활성화 스위치 신호(SBSW), 서브 비트 라인 풀 다운 신호(SBPD)에 의해 서브 비트 라인들을 선택적으로 활성화 또는 풀 다운시키는 스위칭 제어 블록들을 포함한다.

Description

강유전체 메모리 및 그의 구동 방법{Ferroelectric memory and method for driving the same}
본 발명은 강유전체 메모리에 관한 것으로, 특히 센스 앰프의 동작에 제한을 받지 않고 센스 앰프의 증폭 동작시에 독립적으로 셀에 데이터를 라이트할 수 있도록한 강유전체 메모리 및 그의 구동 방법에 관한 것이다.
일반적으로 불휘발성 강유전체 메모리 장치 즉, FRAM(Ferroelectric Random Access Memory)은 디램(DRAM)정도의 데이터 처리속도를 갖고, 전원의 오프(off)시에도 데이터가 보존되는 특성때문에 차세대 기억소자로 주목받고 있다.
FRAM은 DRAM과 거의 유사한 구조를 갖는 기억소자로써 커패시터의 재료로 강유전체를 사용하여 강유전체의 특성인 높은 잔류분극을 이용한 것이다.
이와 같은 잔류분극 특성으로 인하여 전계를 제거하더라도 데이터가 지워지지 않는다.
도 1은 일반적인 강유전체의 특성인 히스테리시스 루프 특성도이다.
도 1에서와 같이, 전계에 의해 유기된 분극이 전계를 제거하더라도 잔류분극(또는 자발분극)의 존재로 인하여 소멸되지 않고 일정량(d,a상태)를 유지하고 있는 것을 볼 수 있다.
불휘발성 강유전체 메모리 셀은 상기 d,a상태를 각각 1,0으로 대응시켜 기억소자로 응용한 것이다.
이하, 첨부된 도면을 참고하여 종래 기술의 강유전체 메모리에 관하여 설명하면 다음과 같다.
도 2는 일반적인 불휘발성 강유전체 메모리 장치에 따른 단위 셀을 도시한 것이다.
도 2에서와 같이, 일방향으로 비트라인(B/L)이 형성되고, 상기 비트라인과 교차하는 방향으로 워드라인(W/L)이 형성되고, 상기 워드라인에 일정한 간격을 두고 워드라인과 동일한 방향으로 플레이트 라인(P/L)이 형성되고, 게이트가 워드라인에 연결되고 소오스는 비트라인에 연결되도록 트랜지스터(T1)가 형성되고, 두 단자중 제 1 단자가 트랜지스터(T1)의 드레인에 연결되고 제 2 단자는 플레이트 라인(P/L)에 연결되도록 강유전체 커패시터(FC1)가 형성된다.
이와 같은 불휘발성 강유전체 메모리 소자의 데이터 입/출력 동작은 다음과 같다.
도 3a는 일반적인 불휘발성 강유전체 메모리 장치의 쓰기 모드(Write Mode)의 동작을 나타낸 타이밍도이고, 도 3b는 읽기 모드(Read Mode)의 동작을 나타낸 타이밍도이다.
먼저, 쓰기 모드의 경우, 외부에서 인가되는 칩 인에이블 신호(CSBpad)가 하이(high)에서 로우(low)로 활성화되고, 동시에 쓰기 인에이블 신호(WEBpad)를 하이(high)에서 로우(low)로 인가하면 쓰기 모드가 시작된다.
이어, 쓰기 모드에서 어드레스 디코딩이 시작되면 해당 워드라인에 인가되는 펄스가 로우에서 하이로 천이되어 셀이 선택된다.
이와 같이 워드라인이 하이 상태를 유지하고 있는 구간에서 해당 플레이트 라인에는 차례로 일정구간의 하이 신호와 일정 구간의 로우 신호가 인가된다. 그리고 선택된 셀에 로직값 "1" 또는 "0"을 쓰기 위해서 해당 비트라인에 쓰기 인에이블 신호(WEBpad)에 동기되는 "하이" 또는 "로우" 신호를 인가한다.
즉, 비트라인에 하이 신호를 인가하고 워드라인에 인가되는 신호가 하이 상태인 구간에서 플레이트 라인에 인가되는 신호가 로우이면 강유전체 커패시터에서는 로직값 "1"이 기록된다. 그리고 비트라인에 로우 신호를 인가하고 플레이트 라인에 인가되는 신호가 하이 신호이면 강유전체 커패시터에는 로직값 "0"이 기록된다.
이어, 셀에 저장된 데이터를 읽어내기 위한 동작은 다음과 같다.
외부에서 칩 인에이블 신호(CSBpad)를 하이에서 로우로 활성화시키면 해당 워드라인이 선택되기 이전에 모든 비트라인은 이퀄라이즈(equalize) 신호에 의해 로우 전압으로 등전위된다.
그리고 각 비트라인을 비활성화시킨 다음, 어드레스를 디코딩하고, 디코딩된 어드레스에 의해 해당 워드라인에는 로우 신호가 하이 신호로 천이되어 해당 셀을선택한다. 선택된 셀의 플레이트 라인에 하이 신호를 인가하여 강유전체 메모리에 저장된 로직값 "1"에 상응하는 데이터(Qs)를 파괴시킨다.
만약, 강유전체 메모리에 로직값 "0"이 저장되어 있다면 그에 상응하는 데이터(Qns)는 파괴되지 않는다. 이와 같이 파괴된 데이터와 파괴되지 않은 데이터는 전술한 히스테리시스 루프의 원리에 의해 서로 다른 값을 출력하게 되어 센스앰프는 로직값 "1" 또는 "0"을 센싱하게 된다.
즉, 데이터가 파괴된 경우는 도 1의 히스테리시스 루프에서 처럼 d에서 f로 변경되는 경우이고, 데이터가 파괴되지 않는 경우는 a에서 f로 변경되는 경우이다. 따라서, 일정시간이 경과한 후에 센스앰프가 인에이블되면, 데이터가 파괴된 경우는 증폭되어 로직값 "1"을 출력하고, 데이터가 파괴되지 않은 경우는 증폭되어 로직값 "0"을 출력한다.
이와 같이, 센스앰프에서 데이터를 증폭한 후에는 원래의 데이터로 복원하여야 하므로 해당 워드라인에 하이 신호를 인가한 상태에서 플레이트 라인을 하이에서 로우로 비활성화시킨다.
이와 같은 종래 기술의 강유전체 메모리를 구동하는 방법중의 하나로 다음과 같은 방법이 있다.
메모리 셀 어레이를 복수개의 하위 셀 어레이로 나누어 배치하고 선택 스위치 신호(SBSW)를 이용하는 방법이 있다.
더블 펄스 동작으로 첫 번째 펄스는 셀 데이터를 복구하거나 다시 써 주는 과정이고, 두 번째 펄스는 첫 번째 펄스에서 파괴된 또는 새로 라이트할 로직 "1"즉, 하이 데이터를 복구하거나 다시 써주는 과정이다.
그런데 로직 "0" 즉, 로우 데이터를 보강하기 위하여 SBPD 신호를 이용한다.
즉, 종래 기술에서는 비트 라인의 로우 데이터를 이용하여 센스 앰프의 동작이 끝난 다음에 셀의 로우 데이터를 다시 기입한다.
그러나 이와 같은 종래 기술의 강유전체 메모리는 다음과 같은 문제가 있다.
디자인 룰이 작아지고 셀 사이즈가 작아지면 셀 어레이 구성 및 주변 회로 구성이 많은 어려움을 갖는다.
특히 저항이 큰 폴리 관련 비트 라인을 쓰게 되면 이 문제는 더욱 심각해진다.
비트 라인 저항과 비트 라인 커패시턴스가 큰 경우에 있어서 Cb/CS(Cb:비트라인 커패시턴스, Cs:셀 차아지) 비율이 커지게 되어 셀 어레이 사이즈에 제한을 주게된다.
이 경우에는 셀 어레이 효율이 나빠져 결국에는 칩 사이즈가 커진다.
또한, Low 데이터의 기입시에 비트 라인의 Low 데이터를 이용하여 센스 앰프의 동작이 끝난후에 다시 데이터를 쓰기 때문에 센스 앰프의 동작중에는 데이터의 기입이 이루어질 수 없다.
이는 셀 동작 시간과 사이클 타임을 증가시키는 문제를 일으킨다.
본 발명은 이와 같은 종래 기술의 강유전체 메모리의 문제를 해결하기 위한 것으로, 센스 앰프의 동작에 제한을 받지 않고 센스 앰프의 증폭 동작시에 독립적으로 셀에 데이터를 라이트할 수 있도록한 강유전체 메모리 및 그의 구동 방법을 제공하는데 그 목적이 있다.
도 1은 일반적인 강유전체의 히스테리시스 루프 특성도
도 2는 일반적인 강유전체 메모리의 단위 셀 구성도
도 3a는 강유전체 메모리의 쓰기 모드의 동작 타이밍도
도 3b는 강유전체 메모리의 읽기 모드의 동작 타이밍도
도 4는 본 발명의 제 1 실시예에 따른 강유전체 스플릿 셀 어레이의 구성도
도 5는 본 발명의 제 1 실시예에 따른 강유전체 스플릿 셀 어레이의 상세 구성도
도 6은 본 발명에 따른 레퍼런스 셀 어레이 블록의 구성도
도 7은 본 발명의 제 1 실시예에 따른 SWL 셀의 구성도
도 8은 본 발명의 제 2 실시예에 따른 강유전체 스플릿 셀 어레이의 구성도
도 9는 본 발명의 제 2 실시예에 따른 강유전체 스플릿 셀 어레이의 상세 구성도
도 10은 본 발명의 제 2 실시예에 따른 SWL 셀의 구성도
도 11은 본 발명의 제 1,2 실시예에 따른 강유전체 스플릿 셀 어레이의 동작 타이밍도
도 12는 본 발명의 제 3 실시예에 따른 강유전체 메모리의 상세 구성도
도 13은 본 발명의 제 3 실시예에 따른 강유전체 메모리의 동작 타이밍도
도면의 주요 부분에 대한 부호의 설명
41.46. 컬럼 스위치 블록 42.47. 레퍼런스 셀 어레이 블록
43. 상부 셀 어레이 블록 44.49. 하위 셀 어레이 블록
45. 센스 앰프 48. 하부 셀 어레이 블록
이와 같은 목적을 달성하기 위한 본 발명에 따른 강유전체 메모리는 각각 복수개의 단위 셀들을 포함하고 컬럼 방향 및 로우 방향으로 규칙적으로 배열되는 하위 셀 어레이 블록들을 갖는 셀 어레이 블록;상기 하위 셀 어레이 블록들에 컬럼 단위로 대응되어 일방향으로 구성되는 복수개의 메인 비트 라인들;상기 하위 셀 어레이 블록들에 각각 대응하여 메인 비트 라인들과 동일 방향으로 구성되는 서브 비트 라인들;상기 메인 비트 라인들에 수직 방향으로 교차하고 상기 하위 셀 어레이 블록들에 대응하여 구성되어 각각 서브 비트 라인 활성화 스위치 신호(SBSW), 서브 비트 라인 풀 다운 신호(SBPD)를 각각 인가하는 복수개의 SBSW 인가 라인,SBPD 인가라인쌍들;상기 하위 셀 어레이 블록들에 대응하여 서브 비트 라인 활성화 스위치 신호(SBSW), 서브 비트 라인 풀 다운 신호(SBPD)에 의해 서브 비트 라인들을 선택적으로 활성화 또는 풀 다운시키는 스위칭 제어 블록들을 포함하는 것을 특징으로 하고, 본 발명에 따른 강유전체 메모리의 구동 방법은 서브 비트 라인 활성화 신호(SBSW),서브 비트 라인 풀 다운 신호(SBPD)에 의해 선택된 서브 비트 라인을 활성화 및 풀 다운시키는 스플릿 워드 라인 구조의 강유전체 메모리의 구동에 있어서, 연속되는 활성화 구간을 A,B,C,D,E,F 구간으로 구분하여,제 1 스플릿 워드 라인 인가 신호(SWL1)는 B,C,D,E 구간에서, 제 2 스플릿 워드 라인 인가 신호(SWL2)는 B,C,D 구간과 F 구간에서 High로 활성화시키고, SBSW를 B 구간에서 첫 번째High 펄스를 발생하여 셀 데이터값이 서브 비트 라인(SBL)을 통해 비트 라인(BL)에 인가되도록 하고 C,D 구간에서는 Low로 비활성화시켜 서브 비트 라인(SBL)과 비트 라인(BL)의 신호 흐름을 차단한후에 E,F 구간에서는 SBSW 신호를 두 번째 High로 다시 활성화시켜 첫 번째 펄스에서 파괴된 또는 새롭게 라이트할 로직 "1" 즉, High 데이터를 복구하거나 다시 써주고, 로직 "0" 즉, Low 데이터는 C,D 구간에서만 High로 활성화되는 서브 비트 라인 풀 다운 신호(SBPD)를 이용하여 센스 앰프의 동작에 관계없이 기입하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 강유전체 메모리 및 그의 구동 방법에 관하여 상세히 설명하면 다음과 같다.
도 4는 본 발명의 제 1 실시예에 따른 강유전체 스플릿 셀 어레이의 구성도이고, 도 5는 본 발명의 제 1 실시예에 따른 강유전체 스플릿 셀 어레이의 상세 구성도이다.
본 발명은 칩 사이즈가 커지는 것을 억제하고 안정적인 Cb/Cs를 확보하며 칩 동작 속도를 개선하기 위한 코아 회로 구성 및 동작 방법을 제공하기 위한 것이다.
또한, SWL 셀을 이용하여 셀 커패시터의 구동 로드를 대폭 줄여 컬럼 어레이수를 2배 확장할 수 있도록한 것이다.
따라서, 셀 드라이버가 차지하는 면적을 반으로 줄이고 워드 라인과 플레이트 라인에서 발생하는 로딩 불일치를 해결하기 위한 것이다.
본 발명에 따른 셀 어레이 주변 블록들의 전체 구성은 다음과 같다.
도 4에서와 같이, 셀 어레이는 크게 상부(Top) 셀 어레이 블록(43)과하부(Bottom) 셀 어레이 블록(48)으로 나누어 구성되고 상기 상,하부 셀 어레이 블록(43)(48)의 중간에 센스 앰프(45)가 각 비트 라인당 하나씩 연결된다.
비트 라인의 끝단에는 컬럼 스위치 블록(41)(46)이 연결되어 데이터 버스(io<m>,.....,io<n>)와 연결된다.
그리고 상부 셀 어레이 블록(43)과 하부 셀 어레이 블록(48)의 각각의 데이터 버스(io<m>,.....,io<n>)는 전체 셀 어레이 블록의 한쪽 끝에 위치한 메인 증폭기(도면에 도시하지 않음)에 연결된다.
그리고 상,하부 셀 어레이 블록(43)(48)은 각각 복수개의 하위 셀 어레이(sub-cell array) 블록들(44)(49)을 포함한다.
그리고 각각의 상,하부 셀 어레이 블록(43)(48)에 대응하여 레퍼런스 셀 어레이 블록(42)(47)이 구성된다.
레퍼런스 셀 어레이 블록(42)은 상부 셀 어레이 블록(43)과 상부 셀 어레이 블록(43)에 대응하는 컬럼 스위치 블록(41)의 사이에 구성되고, 레퍼런스 셀 어레이 블록(47)은 하부 셀 어레이 블록(48)과 하부 셀 어레이 블록(48)에 대응하는 컬럼 스위치 블록(46)의 사이에 구성된다.
그리고 복수개의 하위 셀 어레이 블록들로 구성된 셀 어레이 블록의 상세 구성은 다음과 같다.
도 5에서와 같이, 일 방향으로 지나는 복수개의 메인 비트 라인(BL<0>,...BL<n>)들과, 각각의 서브 셀 어레이(51)들에 대응하여 메인 비트 라인(BL<0>,...BL<n>)들과 동일 방향으로 구성되는 서브 비트 라인(SBL)들과, 상기메인 비트 라인(BL<0>,.....,BL<n>)들과 서브 비트 라인(SBL)들의 진행 방향이 수직한 방향으로 각각의 서브 셀 어레이(51)내에 구성되는 스플릿 워드 라인쌍들(SWL1<0>,SWL2<0>),.....,(SWL1<n>,SWL2<n>)과, 상기 서브 셀 어레이(51)들에 대응하여 스플릿 워드 라인들과 동일한 방향으로 구성되는 SBPD 인가 라인, SBSW 인가 라인들(SBPD<0>,SBSW<0>),.....,(SBPD<n>,SBSW<n>)과, 상기 각각의 SBPD 인가 라인, SBSW 인가 라인들(SBPD<0>,SBSW<0>),.....,(SBPD<n>,SBSW<n>)과 각각의 서브 셀 어레이(51) 사이에 대응하여 구성되어 SBPD 신호와 SBSW 신호를 스위칭하는 복수개의 스위칭 제어 블록(52)들을 포함하여 구성된다.
여기서, 상기 스위칭 제어 블록(52)들은 각각의 제 1,2 스위칭 트랜지스터(52a)(52b)를 포함하고 제 1,2 스위칭 트랜지스터(52a)(52b)는 서로 직렬 연결되고, 제 1 스위칭 트랜지스터(52a)는 게이트가 SBPD 인가 라인에 연결되고 한쪽 전극이 VSS 단자에 연결된다.
그리고 제 2 스위칭 트랜지스터(52b)는 게이트가 SBSW 인가 라인에 연결되고 한쪽 전극은 메인 비트 라인에 연결된다.
그리고 제 1,2 스위칭 트랜지스터(52a)(52b)가 공통으로 연결되는 출력단은 서브 비트 라인에 연결된다.
각각의 (BL<0>,.....,BL<n>)들은 복수개의 서브 비트 라인(SBL)들 중에 선택적으로 한 번 동작에 한 개의 서브 비트 라인(SBL)을 연결할 수 있도록 한다.
즉, 복수개의 서브 비트 라인들의 어느 하나를 선택하기 위한 서브 비트 라인 활성화 스위치 신호(SBSW)들중에 하나만 활성화시켜 어느 하나의 서브 비트 라인을 선택한다.
이는 비트 라인에 걸리는 로드를 한 개의 서브 비트 라인 로드 수준으로 줄일 수 있게 한다.
그리고 서브 비트 라인은 서브 비트 라인 풀 다운 신호(SBPD)의 신호가 활성화되면 서브 비트 라인(SBL)의 레벨을 Vss로 풀 다운시키도록 한다.
그리고 본 발명에 따른 강유전체 스플릿 셀 어레이의 레퍼런스 셀 어레이 블록과 단위셀의 구성은 다음과 같다.
도 6은 본 발명에 따른 레퍼런스 셀 어레이 블록의 구성도이고, 도 7은 본 발명의 제 1 실시예에 따른 SWL 셀의 구성도이다.
먼저, 레퍼런스 셀 어레이 블록은 단위 셀 블록(61)내에 일방향으로 구성되는 복수개의 비트 라인(BL1,BL2,BL3,...,BLn)들과, 상기 비트 라인들에 수직한 방향으로 구성되는 하나의 레퍼런스 워드 라인(REF_W/L)(63)과, 상기 레퍼런스 워드 라인(REF_W/L)과 동일한 방향으로 구성되는 레퍼런스 플레이트 라인(REF_P/L)(62)과, 제 1 전극이 상기 레퍼런스 플레이트 라인(REF_P/L)(72)에 연결되고 제 2 전극이 레퍼런스 셀의 스토리지 노드(SN)에 연결되어 서로 병렬적으로 구성되는 복수개의 레퍼런스 커패시터들(FC1,FC2,FC3,...FCn)과, 게이트에 레퍼런스 셀 이퀄라이즈 컨트롤 신호(REF_EQ)가 인가되고 한쪽 전극은 접지 단자(GND)에 다른쪽 전극은 스토리지 노드(SN)에 연결되는 NMOS 트랜지스터(T2)로 구성되는 레벨 초기화부(64)와, 각각의 비트라인들에 대응하여 한쪽 전극이 연결되고 다른쪽 전극은 레퍼런스 커패시터의 스토리지 노드(SN)에 연결되고 게이트가 레퍼런스 워드라인(REF_W/L)에공통으로 연결되는 복수개의 NMOS 트랜지스터들(T1-1,T1-2,T1-3,....T1-n)로 구성된 스위칭 블록을 포함하여 구성된다.
그리고 본 발명의 제 1 실시예에 따른 강유전체 스플릿 셀 어레이의 단위 셀은 다음과 같다.
단위 셀은 로우(Row)방향으로 형성되며 서로 일정한 간격을 가지는 제 1 스플릿 워드라인(SWL1)과 제 2 스플릿 워드라인(SWL2)과, 제 1, 제 2 스플릿 워드라인(SWL1,SWL2)들을 수직한 방향으로 가로질러 형성된 제 1 비트 라인(BL1)및 제 2 비트 라인(BL2)과, 게이트가 제 1 스플릿 워드라인(SWL1)에 연결되고 드레인이 제 1 비트라인(BL1)에 연결되는 제 1 트랜지스터(T1)와, 제 1 트랜지스터(T1)의 소오스와 상기 제 2 스플릿 워드라인(SWL2) 사이에 연결된 제 1 강유전체 커패시터(FC1)과, 게이트가 제 2 스플릿 워드라인(SWL2)에 연결되고 드레인이 제 2 비트라인(BL2)에 연결되는 제 2 트랜지스터(T2)와, 제 2 트랜지스터(T2)의 소오스와 제 1 스플릿 워드라인(SWL1) 사이에 연결된 제 2 강유전체 커패시터(FC2)로 구성된다.
그리고 본 발명에 따른 제 2 실시예에 따른 강유전체 스플릿 셀 어레이에 관하여 설명하면 다음과 같다.
도 8은 본 발명의 제 2 실시예에 따른 강유전체 스플릿 셀 어레이의 구성도이고, 도 9는 본 발명의 제 2 실시예에 따른 강유전체 스플릿 셀 어레이의 상세 구성도이다.
먼저, 도 8에서와 같이, 하위 셀 어레이 블록을 이분하여 중앙에 스플릿 워드 라인 드라이버(Split Word Line Driver;SWLD)를 형성한 것으로, 셀 어레이는 크게 상부(Top) 셀 어레이 블록(83)과 하부(Bottom) 셀 어레이 블록(88)으로 나누어 구성되고 상기 상,하부 셀 어레이 블록(83)(88)의 중간에 센스 앰프(85)가 각 비트 라인당 하나씩 연결되어 공유된다.
비트 라인의 끝단에는 컬럼 스위치 블록(81)(86)이 연결되어 데이터 버스(io<m>,.....,io<n>)와 연결된다.
그리고 상부 셀 어레이 블록(83)과 하부 셀 어레이 블록(88)의 각각의 데이터 버스(io<m>,.....,io<n>)는 전체 셀 어레이 블록의 한쪽 끝에 위치한 메인 증폭기(도면에 도시하지 않음)에 연결된다.
그리고 상,하부 셀 어레이 블록(83)(88)은 각각 복수개의 하위 셀 어레이(sub-cell array) 블록들을 포함하는데, 상부 셀 어레이 블록(83)에는 중앙에 스플릿 워드 라인 드라이버(Split Word Line Driver;SWLD)(90a)가 구성되고 스플릿 워드 라인 드라이버(90a)를 중심으로 좌우측에 복수개의 하위 셀 어레이 블록(L)(84a)들과 하위 셀 어레이 블록(R)(84b)들이 구성된다.
그리고 하부 셀 어레이 블록(88)에는 중앙에 스플릿 워드 라인 드라이버(Split Word Line Driver;SWLD)(90b)가 구성되고 스플릿 워드 라인 드라이버(90b)를 중심으로 좌우측에 복수개의 하위 셀 어레이 블록(L)(89a)들과 하위 셀 어레이 블록(R)(89b)들이 구성된다.
그리고 하위 셀 어레이 블록(L)(84a)들과 하위 셀 어레이 블록(R)(84b)들에 대응하여 레퍼런스 셀 어레이 블록(82a)(82b)이 구성되고, 하위 셀 어레이블록(L)(89a)들과 하위 셀 어레이 블록(R)(89b)들에 대응하여 레퍼런스 셀 어레이 블록(87a)(87b)이 구성된다.
상기 레퍼런스 셀 어레이 블록(82a)(82b)은 상부 셀 어레이 블록(83)과 상부 셀 어레이 블록(83)에 대응하는 컬럼 스위치 블록들(81)의 사이에 구성되고, 레퍼런스 셀 어레이 블록(87a)(87b)은 하부 셀 어레이 블록(88)과 하부 셀 어레이 블록(88)에 대응하는 컬럼 스위치 블록들(86)의 사이에 구성된다.
여기서, 레퍼런스 셀 어레이 블록들의 상세 구성은 앞에서 상술한 도 6에서의 구성과 동일하다.
그리고 복수개의 하위 셀 어레이 블록(L)(R)들로 구성된 셀 어레이 블록의 상세 구성은 다음과 같다.
도 9에서와 같이, 일 방향으로 지나는 복수개의 메인 비트 라인(BL<0>,...BL<n>)들과, 각각의 서브 셀 어레이(91)들에 대응하여 메인 비트 라인(BL<0>,...BL<n>)들과 동일 방향으로 구성되는 서브 비트 라인(SBL)들과, 상기 메인 비트 라인(BL<0>,.....,BL<n>)들과 서브 비트 라인(SBL)들의 진행 방향이 수직한 방향으로 각각의 서브 셀 어레이(91)내에 구성되는 스플릿 워드 라인쌍들(SWL1<0>,SWL2<0>),.....,(SWL1<n>,SWL2<n>)과, 상기 서브 셀 어레이(91)들에 대응하여 스플릿 워드 라인들과 동일한 방향으로 구성되는 SBPD 인가 라인, SBSW 인가 라인들(SBPD<0>,SBSW<0>),.....,(SBPD<n>,SBSW<n>)과, 상기 각각의 SBPD 인가 라인, SBSW 인가 라인들(SBPD<0>,SBSW<0>),.....,(SBPD<n>,SBSW<n>)과 각각의 서브 셀 어레이(91) 사이에 대응하여 구성되어 SBPD 신호와 SBSW 신호를 스위칭하는 복수개의 스위칭 제어 블록(92)들을 포함하여 구성된다.
여기서, 상기 스위칭 제어 블록(92)들은 각각의 제 1,2 스위칭 트랜지스터(92a)(92b)를 포함하고 제 1,2 스위칭 트랜지스터(92a)(92b)는 서로 직렬 연결되고, 제 1 스위칭 트랜지스터(92a)는 게이트가 SBPD 인가 라인에 연결되고 한쪽 전극이 VSS 단자에 연결된다.
그리고 제 2 스위칭 트랜지스터(92b)는 게이트가 SBSW 인가 라인에 연결되고 한쪽 전극은 메인 비트 라인에 연결된다.
그리고 제 1,2 스위칭 트랜지스터(92a)(92b)가 공통으로 연결되는 출력단은 서브 비트 라인에 연결된다.
각각의 (BL<0>,.....,BL<n>)들은 복수개의 서브 비트 라인(SBL)들 중에 선택적으로 한 번 동작에 한 개의 서브 비트 라인(SBL)을 연결할 수 있도록 한다.
즉, 복수개의 서브 비트 라인들의 어느 하나를 선택하기 위한 서브 비트 라인 활성화 스위치 신호(SBSW)들중에 하나만 활성화시켜 어느 하나의 서브 비트 라인을 선택한다.
이는 비트 라인에 걸리는 로드를 한 개의 서브 비트 라인 로드 수준으로 줄일 수 있게 한다.
여기서, 서브 셀 어레이(91)들은 중앙에 스플릿 워드 라인 드라이버(93)가 지나고 좌우측으로 서브 셀 어레이(91)들이 위치한다.
그리고 본 발명의 제 2 실시예에 따른 강유전체 스플릿 셀 어레이의 단위 셀은 다음과 같다.
도 10은 본 발명의 제 2 실시예에 따른 SWL 셀의 구성도이다.
단위 셀은 로우(Row)방향으로 형성되며 서로 일정한 간격을 가지는 제 1 스플릿 워드라인(SWL1)과 제 2 스플릿 워드라인(SWL2)과, 제 1, 제 2 스플릿 워드라인(SWL1,SWL2)들을 수직한 방향으로 가로질러 형성된 제 1 비트 라인(BL1)및 제 2 비트 라인(BL2)과, 스플릿 워드 라인 드라이버를 중심으로 왼쪽 영역에 위치하고 게이트가 제 1 스플릿 워드라인(SWL1)에 연결되고 드레인이 제 1 비트라인(BL1)에 연결되는 제 1 트랜지스터(T1)와, 제 1 트랜지스터(T1)의 소오스와 상기 제 2 스플릿 워드라인(SWL2) 사이에 연결된 제 1 강유전체 커패시터(FC1)과, 스플릿 워드 라인 드라이버를 중심으로 오른쪽 영역에 위치하고 게이트가 제 2 스플릿 워드라인(SWL2)에 연결되고 드레인이 제 2 비트라인(BL2)에 연결되는 제 2 트랜지스터(T2)와, 제 2 트랜지스터(T2)의 소오스와 제 1 스플릿 워드라인(SWL1) 사이에 연결된 제 2 강유전체 커패시터(FC2)로 구성된다.
이와 같은 본 발명의 제 1,2 실시예에 따른 강유전체 스플릿 셀 어레이의 구동에 관하여 설명하면 다음과 같다.
도 12는 본 발명의 제 1,2 실시예에 따른 강유전체 스플릿 셀 어레이의 동작 타이밍도이다.
먼저, 레퍼런스 발생 타이밍 동작은 다음과 같다.
이전 사이클 동안은 레퍼런스 커패시터가 방전 상태가 되도록 REF_EQ가 High 상태가 된다.
A 구간에서는 레퍼런스 커패시터에 전하를 충전하기 위하여 REF_PL은 Low 펄스 파형을 생성하고 REF_EQ는 계속 High 상태를 유지한다.
B 구간에서는 비트 라인(BL)에 레퍼런스 레벨을 발생시키기 위하여 A 구간에서 레퍼런스 강유전체 커패시터에 저장되었던 전하를 다시 방전시킨다. 이를 위하여 REF_EQ는 Low 펄스로 비활성화시키고 REF_WL은 High 펄스로 활성화시키며 REF_PL은 High로 천이시킨다.
따라서, 비트 라인(BL)에 레퍼런스 레벨이 발생하게 된다. 다시 C구간 이후에는 REF_EQ를 High로 천이시켜 레퍼런스 레벨을 다시 Low로 리셋시킨다.
그리고 SWL 셀 어레이의 동작에 관하여 설명하면 다음과 같다.
이전 사이클 동안에는 비트 라인 프리차지 구간으로써 하위 비트 라인 활성화 스위치 신호(SBSW)가 Low이므로 비활성화되어 비트 라인(BL)과 서브 비트 라인(SBL)은 서로 분리된 상태가 되고 서브 비트 라인 풀 다운 신호(SBPD)신호가 High가 되는 것에 의해 서브 비트 라인(SBL)은 Low로 프리차지된다.
또한, 비트 라인(BL)은 따로 Low로 프리차지시킨다.
A 구간에서는 서브 비트 라인 풀 다운 신호(SBPD)를 Low로 비활성화시키며 이 구간은 어드레스를 디코딩하는 구간이다.
제 1 스플릿 워드 라인 인가 신호(SWL1)는 B,C,D,E 구간에서 High로 활성화되며 특히 E 구간에서는 외부 공급전압 Vcc보다 높은 (Vcc + αVtn)의 전압을 발생시킨다. 여기서, α는 1.5보다 큰 값이다.
그리고 제 2 스플릿 워드 라인 인가 신호(SWL2)는 B,C,D 구간과 F 구간에서 High로 활성화되며 나머지 구간에서는 Low로 비활성화된다.
F 구간에서는 외부 공급 전압Vcc보다 높은 (Vcc + αVtn)을 발생시킨다.
따라서, 제 1 스플릿 워드 라인 인가 신호(SWL1)는 단일 펄스 파형이 되고 제 2 스플릿 워드 라인 인가 신호(SWL2)는 더블 펄스 파형이 된다.
하위 비트 라인 활성화 스위치 신호(SBSW) 역시 더블 펄스 파형을 갖는다.
B 구간에서 첫 번째 High 펄스가 발생하여 셀 데이터값이 서브 비트 라인(SBL)을 통해 비트 라인(BL)에 인가되도록 한다.
그리고 C,D 구간에서는 Low로 비활성화시켜 서브 비트 라인(SBL)과 비트 라인(BL)의 신호 흐름을 차단한다.
이어, E,F 구간에서는 SBSW 신호를 High로 다시 활성화시키게 된다. 그리고 두 번째 펄스는 Vcc보다 높은 (Vcc + αVtn)을 발생시킨다. 여기에서 α는 1.5보다 큰 값이다.
하위 비트 라인 활성화 스위치 신호(SBSW)에서 첫 번째 펄스는 셀 데이터를 비트 라인에 실리게 하기 위한 동작이고, 두 번째 펄스는 첫 번째 펄스에서 파괴된 또는 새롭게 라이트할 로직 "1" 즉, High 데이터를 복구하거나 다시 써주는 과정이다.
E 구간에서는 제 1 강유전체 커패시터(FC1)에 High 데이터를 복구하거나 다시 쓰고, F 구간에서는 제 2 강유전체 커패시터(FC2)에 High 데이터를 복구하거나 다시 쓰게 된다.
그리고 로직 "0" 즉, Low 데이터를 다시 쓰기 위해서는 서브 비트 라인 풀 다운 신호(SBPD)를 이용한다.
즉, 비트 라인의 Low 데이터를 이용하여 센스 앰프의 동작이 끝난후에 다시 데이터를 쓰는 것이 아니고, 서브 비트 라인 풀 다운 신호(SBPD)를 이용하여 셀의 Low 데이터를 쓰는 것이다.
따라서, 본 발명의 데이터 기입 방식에서는 센스 앰프의 동작과 관계없이 독립적으로 Low 데이터의 기입이 이루어지고, 이는 센스 앰프의 동작중에도 데이터의 기입이 이루어진다는 것을 의미한다.
이는 센스 앰프의 증폭후에 계속되는 Low 데이터 보강에 필요한 시간을 제거하여 셀 동작 시간과 사이클 타임을 줄일 수 있다.
더 구체적으로는, Low 데이터는 서브 비트 라인 풀 다운 신호(SBPD)에 의해 보강되고 High 데이터만 비트 라인(BL)에 의해 다시 기입(Write)하는 것이다.
이때 비선택된 서브 셀 어레이 블록의 하위 비트 라인 활성화 스위치 신호(SBSW)는 Low로 비활성화되고 서브 비트 라인 풀 다운 신호(SBPD)는 High로 서브 비트 라인을 Low로 유지시킨다.
한편 센스 앰프 활성화 신호(SEN)는 C,D,E,F 구간에서 High로 활성화되어 비트 라인 센싱 데이터를 증폭시킨다.
이와 같이 증폭된 High 데이터는 E,F 구간에서 다시 재저장(Restore)된다.
그리고 증폭이 완료된 시점에서 컬럼 선택 신호인 C/S를 D 구간에서 High로 활성화시키면 증폭된 비트 라인 데이터가 셀 어레이 외부의 데이터 버스에 실리게 된다.
한편, 쓰기 모드에서는 외부의 데이터 버스의 데이터가 비트 라인의 데이터를 강제적으로 바꾸게 되므로 E,F 구간에서는 새로운 High 데이터를 기입한다.
그리고 본 발명의 제 3 실시예에 따른 강유전체 메모리의 구성 및 그의 구동 방법에 관하여 설명하면 다음과 같다.
도 12는 본 발명의 제 3 실시예에 따른 강유전체 메모리의 상세 구성도이다.
본 발명의 제 3 실시예에 따른 강유전체 메모리는 기본적인 셀 어레이의 구성이 도 4에서와 같고, 레퍼런스 셀 어레이 블록은 도 6에서와 같다.
단지, 스플릿 워드 라인(SWL)을 사용하는 구조가 아니고, 셀 플레이트 라인(P/L)을 사용하는 단위 셀을 채택한 것이다.
먼저, 제 3 실시예의 강유전체 메모리는 일 방향으로 지나는 복수개의 메인 비트 라인(BL<0>,...BL<n>)들과, 각각의 서브 셀 어레이(121)들에 대응하여 메인 비트 라인(BL<0>,...BL<n>)들과 동일 방향으로 구성되는 서브 비트 라인(SBL)들과, 상기 메인 비트 라인(BL<0>,.....,BL<n>)들과 서브 비트 라인(SBL)들의 진행 방향이 수직한 방향으로 각각의 서브 셀 어레이(121)내에 구성되는 워드 라인/플레이트 라인 쌍들(W/L<0>,P/L<0>),.....,(W/L<n>,P/L<n>)과, 상기 서브 셀 어레이(121)들에 대응하여 워드 라인/플레이트 라인 쌍들(W/L<0>,P/L<0>),.....,(W/L<n>,P/L<n>)과 동일한 방향으로 구성되는 SBPD 인가 라인, SBSW 인가 라인들(SBPD<0>,SBSW<0>),.....,(SBPD<n>,SBSW<n>)과, 상기 각각의 SBPD 인가 라인, SBSW 인가 라인들(SBPD<0>,SBSW<0>),.....,(SBPD<n>,SBSW<n>)과 각각의 서브 셀 어레이(121) 사이에 대응하여 구성되어 SBPD 신호와 SBSW 신호를 스위칭하는 복수개의 스위칭 제어 블록(122)들을 포함하여 구성된다.
여기서, 상기 스위칭 제어 블록(122)들은 각각의 제 1,2 스위칭 트랜지스터(122a)(122b)를 포함하고 제 1,2 스위칭 트랜지스터(122a)(122b)는 서로 직렬 연결되고, 제 1 스위칭 트랜지스터(122a)는 게이트가 SBPD 인가 라인에 연결되고 한쪽 전극이 VSS 단자에 연결된다.
그리고 제 2 스위칭 트랜지스터(122b)는 게이트가 SBSW 인가 라인에 연결되고 한쪽 전극은 메인 비트 라인에 연결된다.
그리고 제 1,2 스위칭 트랜지스터(122a)(122b)가 공통으로 연결되는 출력단은 서브 비트 라인에 연결된다.
각각의 (BL<0>,.....,BL<n>)들은 복수개의 서브 비트 라인(SBL)들 중에 선택적으로 한 번 동작에 한 개의 서브 비트 라인(SBL)을 연결할 수 있도록 한다.
즉, 복수개의 서브 비트 라인들의 어느 하나를 선택하기 위한 서브 비트 라인 활성화 스위치 신호(SBSW)들중에 하나만 활성화시켜 어느 하나의 서브 비트 라인을 선택한다.
이는 비트 라인에 걸리는 로드를 한 개의 서브 비트 라인 로드 수준으로 줄일 수 있게 한다.
여기서, 단위 셀들의 구성은 도 2에서와 같다.
이와 같은 본 발명의 제 3 실시예에 따른 강유전체 메모리의 구동에 관하여 설명하면 다음과 같다.
도 13은 본 발명의 제 3 실시예에 따른 강유전체 메모리의 동작 타이밍도이다.
먼저, 레퍼런스 발생 타이밍 동작은 다음과 같다.
이전 사이클 동안은 레퍼런스 커패시터가 방전 상태가 되도록 REF_PL과 REF_EQ가 High 상태가 된다.
A 구간에서는 레퍼런스 커패시터에 전하를 충전하기 위하여 REF_PL은 Low 펄스 파형을 생성하고 REF_EQ는 계속 High 상태를 유지한다.
B 구간에서는 비트 라인(BL)에 레퍼런스 레벨을 발생시킨다. 즉, A 구간에서 레퍼런스 강유전체 커패시터에 저장되었던 전하를 다시 방전시키기 위하여 REF_EQ는 Low 펄스로 비활성화시키고 REF_WL은 High 펄스로 활성화시키며 REF_PL은 High로 천이시킨다.
따라서, 비트 라인(BL)에 레퍼런스 레벨이 발생하게 된다. 다시 C구간 이후에는 REF_EQ를 High로 천이시켜 레퍼런스 레벨을 다시 Low로 리셋시킨다.
그리고 SWL 셀 어레이의 동작에 관하여 설명하면 다음과 같다.
이전 사이클 동안은 비트 라인 프리차지 구간으로써 하위 비트 라인 활성화 스위치 신호(SBSW)가 Low이므로 비활성화되어 비트 라인(BL)과 서브 비트 라인(SBL)은 서로 분리된 상태가 되고 서브 비트 라인 풀 다운 신호(SBPD)신호가 High가 되는 것에 의해 서브 비트 라인(SBL)은 Low로 프리차지된다.
또한, 비트 라인(BL)은 따로 Low로 프리차지시킨다.
A 구간에서는 서브 비트 라인 풀 다운 신호(SBPD)를 Low로 비활성화시키며 이 구간은 어드레스를 디코딩하는 구간이다.
워드 라인 인가 신호(WL)는 B,C,D,E 구간에서 High로 활성화되며 특히 E 구간에서는 외부 공급전압 Vcc보다 높은 (Vcc + αVtn)의 전압을 발생시킨다. 여기서, α는 1.5보다 큰 값이다.
그리고 플레이트 라인 인가 신호(PL)는 B,C,D 구간에서 High로 활성화되며 나머지 구간에서는 Low로 비활성화된다.
따라서, 워드 라인 인가 신호(WL)와 플레이트 라인 인가 신호(PL)는 단일 펄스 파형이 된다.
하위 비트 라인 활성화 스위치 신호(SBSW)는 더블 펄스 파형을 갖는다.
B 구간에서 첫 번째 High 펄스가 발생하여 셀 데이터값이 서브 비트 라인(SBL)을 통해 비트 라인(BL)에 인가되도록 한다.
C,D 구간에서는 Low로 비활성화시켜 서브 비트 라인(SBL)과 비트 라인(BL)의 신호 흐름을 차단한다.
E,F 구간에서는 SBSW 신호를 High로 다시 활성화시키게 된다. 그리고 두 번째 펄스는 Vcc보다 높은 (Vcc + αVtn)을 발생시킨다. 여기에서 α는 1.5보다 큰 값이다.
이와 같은 하위 비트 라인 활성화 스위치 신호(SBSW)에서 첫 번째 펄스는 셀 데이터를 비트 라인에 실리게 하기 위한 동작이고, 두 번째 펄스는 첫 번째 펄스에서 파괴된 또는 새롭게 라이트할 로직 "1" 즉, High 데이터를 복구하거나 다시 써주는 과정이다.
그리고 로직 "0" 즉, Low 데이터를 다시 쓰기 위해서는 서브 비트 라인 풀 다운 신호(SBPD)를 이용한다.
즉, 비트 라인의 Low 데이터를 이용하여 센스 앰프의 동작이 끝난후에 다시 데이터를 쓰는 것이 아니고, 서브 비트 라인 풀 다운 신호(SBPD)를 이용하여 셀의 Low 데이터를 쓰는 것이다.
따라서, 본 발명의 데이터 기입 방식에서는 센스 앰프의 동작과 관계없이 독립적으로 Low 데이터의 기입이 이루어지고, 이는 센스 앰프의 동작중에도 데이터의 기입이 이루어진다는 것을 의미한다.
이는 센스 앰프의 증폭후에 계속되는 Low 데이터 보강에 필요한 시간을 제거하여 셀 동작 시간과 사이클 타임을 줄일 수 있다.
더 구체적으로는, Low 데이터는 서브 비트 라인 풀 다운 신호(SBPD)에 의해 보강되고 High 데이터만 비트 라인(BL)에 의해 다시 기입(Write)하는 것이다.
Low 데이터를 보강하는 방법으로 SBPD 신호를 C,D 구간에서 High로 하여 서브 비트 라인을 Low로 강제적으로 풀 다운 시킨다. 이때 WL,PL 신호는 High로 활성화되어 있는 상태이므로 이 Low 레벨에 의해 셀에 Low 데이터가 다시 기입되는 것이다.
그리고 비선택된 서브 셀 어레이 블록의 하위 비트 라인 활성화 스위치 신호(SBSW)는 Low로 비활성화되고 서브 비트 라인 풀 다운 신호(SBPD)는 High로 서브 비트 라인을 Low로 유지시킨다.
한편 센스 앰프 활성화 신호(SEN)는 C,D,E 구간에서 High로 활성화되어 비트 라인 센싱 데이터를 증폭시킨다.
이와 같이 증폭된 High 데이터는 E 구간에서 다시 재저장(Restore)된다.
그리고 증폭이 완료된 시점에서 컬럼 선택 신호인 C/S를 D 구간에서 High로 활성화시키면 증폭된 비트 라인 데이터가 셀 어레이 외부의 데이터 버스에 실리게 된다.
한편, 쓰기 모드에서는 외부의 데이터 버스의 데이터가 비트 라인의 데이터를 강제적으로 바꾸게 되므로 E 구간에서는 새로운 High 데이터를 기입한다.
이와 같은 본 발명에 따른 강유전체 스플릿 셀 어레이 및 그의 구동 방법은 다음과 같은 효과가 있다.
비트 라인 저항과 비트 라인 커패시턴스를 줄일 수 있어 디자인 룰의 축소에 관계없이 셀 어레이 구성 및 주변 회로 구성을 효율적으로 진행할 수 있고, 소자의 특성을 향상시킬 수 있다.
또한, 서브 비트 라인 풀 다운 신호(SBPD)를 이용하여 셀의 Low 데이터를 쓰기 때문에 센스 앰프의 동작과 관계없이 독립적으로 Low 데이터의 기입이 이루어진다.
이는 센스 앰프의 동작중에도 데이터의 기입이 이루어진다는 것을 의미하는 것으로 센스 앰프의 증폭후에 계속되는 Low 데이터 보강에 필요한 시간을 제거하여 셀 동작 시간과 사이클 타임을 줄일 수 있다.

Claims (10)

  1. 각각 복수개의 단위 셀들을 포함하고 컬럼 방향 및 로우 방향으로 규칙적으로 배열되는 하위 셀 어레이 블록들을 갖는 셀 어레이 블록;
    상기 하위 셀 어레이 블록들에 컬럼 단위로 대응되어 일방향으로 구성되는 복수개의 메인 비트 라인들; 상기 하위 셀 어레이 블록들에 각각 대응하여 메인 비트 라인들과 동일 방향으로 구성되는 서브 비트 라인들;
    상기 메인 비트 라인들에 수직 방향으로 교차하고 상기 하위 셀 어레이 블록들에 대응하여 구성되어 각각 서브 비트 라인 활성화 스위치 신호(SBSW), 서브 비트 라인 풀 다운 신호(SBPD)를 각각 인가하는 복수개의 SBSW 인가 라인,SBPD 인가 라인쌍들;
    서로 직렬 연결되는 제 1,2 스위칭 트랜지스터를 포함하고, 제 1 스위칭 트랜지스터는 게이트가 SBPD 인가 라인에 연결되고 한쪽 전극이 VSS 단자에 연결되고, 제 2 스위칭 트랜지스터는 게이트가 SBSW 인가 라인에 연결되고 한쪽 전극은 메인 비트 라인에 연결되고, 제 1,2 스위칭 트랜지스터가 공통으로 연결되는 출력단은 각각 해당 하위 셀 어레이 블록들의 서브 비트 라인에 연결되어, 상기 하위 셀 어레이 블록들에 대응하여 서브 비트 라인 활성화 스위치 신호(SBSW), 서브 비트 라인 풀 다운 신호(SBPD)에 의해 서브 비트 라인들을 선택적으로 활성화 또는 풀 다운시키는 스위칭 제어 블록들을 포함하는 것을 특징으로 하는 강유전체 메모리.
  2. 삭제
  3. 제 1 항에 있어서, 각각의 단위 셀은 로우(Row)방향으로 형성되며 서로 일정한 간격을 가지는 제 1 스플릿 워드라인(SWL1)과 제 2 스플릿 워드라인(SWL2)과,
    상기 제 1, 제 2 스플릿 워드라인(SWL1,SWL2)들을 수직한 방향으로 가로질러 형성된 제 1 비트 라인(BL1)및 제 2 비트 라인(BL2)과,
    게이트가 제 1 스플릿 워드라인(SWL1)에 연결되고 드레인이 제 1 비트라인(BL1)에 연결되는 제 1 트랜지스터(T1)와,
    상기 제 1 트랜지스터(T1)의 소오스와 상기 제 2 스플릿 워드라인(SWL2) 사이에 연결된 제 1 강유전체 커패시터(FC1)과,
    게이트가 제 2 스플릿 워드라인(SWL2)에 연결되고 드레인이 제 2 비트라인(BL2)에 연결되는 제 2 트랜지스터(T2)와,
    상기 제 2 트랜지스터(T2)의 소오스와 제 1 스플릿 워드라인(SWL1) 사이에 연결된 제 2 강유전체 커패시터(FC2)로 구성되는 것을 특징으로 하는 강유전체 메모리.
  4. 제 1 항에 있어서, 하위 셀 어레이 블록들과 그에 이웃하는 하위 셀 어레이블록들의 사이에 워드 라인을 구동하기 위해 공유되는 스플릿 워드 라인 드라이버가 컬럼 단위로 더 구비되는 것을 특징으로 하는 강유전체 메모리.
  5. 제 4 항에 있어서, 각각의 단위 셀은 로우(Row)방향으로 형성되며 서로 일정한 간격을 가지는 제 1 스플릿 워드라인(SWL1)과 제 2 스플릿 워드라인(SWL2)과,
    제 1, 제 2 스플릿 워드라인(SWL1,SWL2)들을 수직한 방향으로 가로질러 형성된 제 1 비트 라인(BL1)및 제 2 비트 라인(BL2)과,
    스플릿 워드 라인 드라이버를 중심으로 왼쪽 영역에 위치하고 게이트가 제 1 스플릿 워드라인(SWL1)에 연결되고 드레인이 제 1 비트라인(BL1)에 연결되는 제 1 트랜지스터(T1)와,
    제 1 트랜지스터(T1)의 소오스와 상기 제 2 스플릿 워드라인(SWL2) 사이에 연결된 제 1 강유전체 커패시터(FC1)과,
    스플릿 워드 라인 드라이버를 중심으로 오른쪽 영역에 위치하고 게이트가 제 2 스플릿 워드라인(SWL2)에 연결되고 드레인이 제 2 비트라인(BL2)에 연결되는 제 2 트랜지스터(T2)와,
    제 2 트랜지스터(T2)의 소오스와 제 1 스플릿 워드라인(SWL1) 사이에 연결된 제 2 강유전체 커패시터(FC2)로 구성되는 것을 특징으로 하는 강유전체 메모리.
  6. 제 1 항에 있어서, 각각의 단위 셀은 일방향으로 형성되는 비트라인(B/L)과,
    상기 비트라인과 교차하는 방향으로 형성되는 워드라인(W/L)과,
    상기 워드라인에 일정한 간격을 두고 워드라인과 동일한 방향으로 형성되는 플레이트 라인(P/L)과,
    게이트가 워드라인에 연결되고 소오스는 비트라인에 연결되는 트랜지스터(T1)와,
    두 단자중 제 1 단자가 트랜지스터(T1)의 드레인에 연결되고 제 2 단자는 플레이트 라인(P/L)에 연결되는 강유전체 커패시터(FC1)를 포함하는 것을 특징으로 하는 강유전체 메모리.
  7. 서브 비트 라인 활성화 신호(SBSW),서브 비트 라인 풀 다운 신호(SBPD)에 의해 선택된 서브 비트 라인을 활성화 및 풀 다운시키는 스플릿 워드 라인 구조의 강유전체 메모리의 구동에 있어서,
    연속되는 활성화 구간을 A,B,C,D,E,F 구간으로 구분하여,
    제 1 스플릿 워드 라인 인가 신호(SWL1)는 B,C,D,E 구간에서, 제 2 스플릿 워드 라인 인가 신호(SWL2)는 B,C,D 구간과 F 구간에서 High로 활성화시키고,
    SBSW를 B 구간에서 첫 번째 High 펄스를 발생하여 셀 데이터값이 서브 비트 라인(SBL)을 통해 비트 라인(BL)에 인가되도록 하고 C,D 구간에서는 Low로 비활성화시켜 서브 비트 라인(SBL)과 비트 라인(BL)의 신호 흐름을 차단한후에 E,F 구간에서는 SBSW 신호를 두 번째 High로 다시 활성화시켜 첫 번째 펄스에서 파괴된 또는 새롭게 라이트할 로직 "1" 즉, High 데이터를 복구하거나 다시 써주고,
    로직 "0" 즉, Low 데이터는 C,D 구간에서만 High로 활성화되는 서브 비트 라인 풀 다운 신호(SBPD)를 이용하여 센스 앰프의 동작에 관계없이 기입하는 것을 특징으로 하는 강유전체 메모리의 구동 방법.
  8. 제 7 항에 있어서, 서브 비트 라인 활성화 신호(SBSW),서브 비트 라인 풀 다운 신호(SBPD)에 의한 데이터 기입은 셀 어레이 블록을 구성하는 복수개의 서브 셀 어레이 블록 단위로 이루어지고, 비선택된 서브 셀 어레이 블록의 하위 비트 라인 활성화 스위치 신호(SBSW)는 Low로 비활성화되고 서브 비트 라인 풀 다운 신호(SBPD)는 High로 서브 비트 라인을 Low로 유지시키는 것을 특징으로 하는 강유전체 메모리의 구동 방법.
  9. 제 7 항에 있어서, A 구간 이전 사이클 동안은 레퍼런스 커패시터가 방전 상태가 되도록 REF_EQ가 High 상태가 되고, 활성화 구간을 제외한 구간은 비트 라인 프리차지 구간으로써 하위 비트 라인 활성화 스위치 신호(SBSW)가 Low로 비활성화되어 비트 라인(BL)과 서브 비트 라인(SBL)은 서로 분리된 상태가 되고 서브 비트 라인 풀 다운 신호(SBPD)신호가 High가 되는 것에 의해 서브 비트 라인(SBL)은 Low로 프리차지되는 것을 특징으로 하는 강유전체 메모리의 구동 방법.
  10. 제 7 항에 있어서, 제 1 스플릿 워드 라인 인가 신호(SWL1)는 E 구간에서 외부 공급 전압 Vcc보다 높은 (Vcc + αVtn, 여기서, α는 1.5보다 큰 값이다.)의 전압을 발생시키고, 제 2 스플릿 워드 라인 인가 신호(SWL2)는 F 구간에서 외부 공급전압Vcc보다 높은 (Vcc + αVtn)을 발생시키는 것을 특징으로 하는 강유전체 메모리의 구동 방법.
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