JP2003297078A - 強誘電体メモリ装置 - Google Patents
強誘電体メモリ装置Info
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
Abstract
(57)【要約】
【課題】 高速書き込みを可能とした強誘電体メモリ装
置を提供する。 【解決手段】 セルアレイ１は、トランジスタＴのソー
ス、ドレインに強誘電体キャパシタＣの両端を接続して
なる複数のユニットセルＭＣが直列接続されて構成され
たセルブロックＭＣＢ０，ＭＣＢ１を配列して構成され
る。セルブロックＭＣＢ０の両端Ｎ１１，Ｎ１２は、そ
れぞれブロック選択ゲートＱ１０，Ｑ１１を介してビッ
ト線対ＢＬ，ＢＢＬに接続される。セルブロックＭＣＢ
０の各トランジスタＴのゲートにワード線ＷＬ０−ＷＬ
７が接続される。セルブロックＭＣＢ０内の中間ノード
Ｎ１３は、プレート線選択ゲートＱ２１を介してプレー
ト線ＰＬに接続される。ビット線対ＢＬ，ＢＢＬにセン
スアンプ２が接続される。
置を提供する。 【解決手段】 セルアレイ１は、トランジスタＴのソー
ス、ドレインに強誘電体キャパシタＣの両端を接続して
なる複数のユニットセルＭＣが直列接続されて構成され
たセルブロックＭＣＢ０，ＭＣＢ１を配列して構成され
る。セルブロックＭＣＢ０の両端Ｎ１１，Ｎ１２は、そ
れぞれブロック選択ゲートＱ１０，Ｑ１１を介してビッ
ト線対ＢＬ，ＢＢＬに接続される。セルブロックＭＣＢ
０の各トランジスタＴのゲートにワード線ＷＬ０−ＷＬ
７が接続される。セルブロックＭＣＢ０内の中間ノード
Ｎ１３は、プレート線選択ゲートＱ２１を介してプレー
ト線ＰＬに接続される。ビット線対ＢＬ，ＢＢＬにセン
スアンプ２が接続される。
Description
【０００１】
【発明の属する技術分野】この発明は、強誘電体キャパ
シタを用いてデータを不揮発に記憶する強誘電体メモリ
装置に係り、特に強誘電体キャパシタとセルトランジス
タを並列接続してなるユニットセルを複数個直列接続し
てセルブロックを構成する強誘電体メモリ装置に関す
る。
シタを用いてデータを不揮発に記憶する強誘電体メモリ
装置に係り、特に強誘電体キャパシタとセルトランジス
タを並列接続してなるユニットセルを複数個直列接続し
てセルブロックを構成する強誘電体メモリ装置に関す
る。
【０００２】
【従来の技術】強誘電体メモリは、強誘電体キャパシタ
の残留分極の大きさによってデータを不揮発に記憶す
る。従来の強誘電体メモリのメモリセルは一般に、ＤＲ
ＡＭと同様に強誘電体キャパシタとトランジスタを直列
接続して構成される。しかしＤＲＡＭと異なり、強誘電
体メモリでは残留分極量でデータを保持するため、信号
電荷をビット線に読み出すには、プレート線を駆動する
ことが必要になる。このため、従来型の強誘電体メモリ
では、プレート線駆動回路が大きな面積を必要とする。
の残留分極の大きさによってデータを不揮発に記憶す
る。従来の強誘電体メモリのメモリセルは一般に、ＤＲ
ＡＭと同様に強誘電体キャパシタとトランジスタを直列
接続して構成される。しかしＤＲＡＭと異なり、強誘電
体メモリでは残留分極量でデータを保持するため、信号
電荷をビット線に読み出すには、プレート線を駆動する
ことが必要になる。このため、従来型の強誘電体メモリ
では、プレート線駆動回路が大きな面積を必要とする。
【０００３】これに対して、プレート線駆動回路の面積
を小さくできる強誘電体メモリのセルアレイ方式が高島
等によって提案されている。これは、セルトランジスタ
（Ｔ）のソース、ドレインに強誘電体キャパシタ（Ｃ）
の両端をそれぞれ接続してユニットセルを構成し、この
ユニットセルを複数個直列接続してセルブロックを構成
するものである（D.Takashima et al.,"High-density c
hain feroelectric random memory (CFRAM)" in Proc.
VSLI Symp. June 1997,pp.83-84）。このＴＣ並列ユニ
ット直列接続型強誘電体メモリでは、例えば８個のユニ
ットセルでプレート線駆動回路を共有できるため、セル
アレイを高集積化することができる。
を小さくできる強誘電体メモリのセルアレイ方式が高島
等によって提案されている。これは、セルトランジスタ
（Ｔ）のソース、ドレインに強誘電体キャパシタ（Ｃ）
の両端をそれぞれ接続してユニットセルを構成し、この
ユニットセルを複数個直列接続してセルブロックを構成
するものである（D.Takashima et al.,"High-density c
hain feroelectric random memory (CFRAM)" in Proc.
VSLI Symp. June 1997,pp.83-84）。このＴＣ並列ユニ
ット直列接続型強誘電体メモリでは、例えば８個のユニ
ットセルでプレート線駆動回路を共有できるため、セル
アレイを高集積化することができる。
【０００４】図６は、その様なＴＣ並列ユニット直列接
続型強誘電体メモリのセルアレイ１の構成を、一対のビ
ット線ＢＬ，ＢＢＬに接続される二つのセルブロックＭ
ＣＢ０，ＭＣＢ１の部分について示している。ユニット
セル（メモリセル）ＭＣは、トランジスタＴと強誘電体
キャパシタＣの並列接続により構成され、この様なユニ
ットセルＭＣが複数個（図の例では８個）直列接続され
て、セルブロックＭＣＢ０，ＭＣＢ１が構成されてい
る。
続型強誘電体メモリのセルアレイ１の構成を、一対のビ
ット線ＢＬ，ＢＢＬに接続される二つのセルブロックＭ
ＣＢ０，ＭＣＢ１の部分について示している。ユニット
セル（メモリセル）ＭＣは、トランジスタＴと強誘電体
キャパシタＣの並列接続により構成され、この様なユニ
ットセルＭＣが複数個（図の例では８個）直列接続され
て、セルブロックＭＣＢ０，ＭＣＢ１が構成されてい
る。
【０００５】セルブロックＭＣＢ０，ＭＣＢ１の対応す
るユニットセルのトランジスタのゲートを共通接続する
ように、ワード線ＷＬ０−ＷＬ７が配設される。セルブ
ロックＭＣＢ０，ＭＣＢ１の一端はそれぞれブロック選
択ゲートＱ０，Ｑ１を介してビット線ＢＬ，ＢＢＬに接
続され、他端はそれぞれプレート線ＰＬ，ＢＰＬに接続
される。ビット線対ＢＬ，ＢＢＬに差動入力端子が接続
されたセンスアンプ２が設けられる。
るユニットセルのトランジスタのゲートを共通接続する
ように、ワード線ＷＬ０−ＷＬ７が配設される。セルブ
ロックＭＣＢ０，ＭＣＢ１の一端はそれぞれブロック選
択ゲートＱ０，Ｑ１を介してビット線ＢＬ，ＢＢＬに接
続され、他端はそれぞれプレート線ＰＬ，ＢＰＬに接続
される。ビット線対ＢＬ，ＢＢＬに差動入力端子が接続
されたセンスアンプ２が設けられる。
【０００６】図７は、この強誘電体メモリの動作波形を
示している。ユニットセルＭＣは、強誘電体キャパシタ
Ｃの残留分極が正の状態をデータ“１”、負の状態をデ
ータ“０”として記憶するものとする。スタンバイ状態
では、全ワード線が“Ｈ”レベルに保たれる。従って、
セルブロック内のユニットセルのトランジスタＴがオン
であって、強誘電体キャパシタＣは両端が短絡された状
態でデータを保持する。ビット線ＢＬ，ＢＢＬはデータ
読み出し動作に先立って、Ｖｓｓにプリチャージされ
る。
示している。ユニットセルＭＣは、強誘電体キャパシタ
Ｃの残留分極が正の状態をデータ“１”、負の状態をデ
ータ“０”として記憶するものとする。スタンバイ状態
では、全ワード線が“Ｈ”レベルに保たれる。従って、
セルブロック内のユニットセルのトランジスタＴがオン
であって、強誘電体キャパシタＣは両端が短絡された状
態でデータを保持する。ビット線ＢＬ，ＢＢＬはデータ
読み出し動作に先立って、Ｖｓｓにプリチャージされ
る。
【０００７】図７では、ワード線ＷＬ６が選択され、セ
ルブロックＭＣＢ０のユニットセルのデータを読み出
し、再書き込みする場合を示している。まず、ワード線
ＷＬ６を“Ｈ”レベル（＝Ｖｐｐ；昇圧電圧）から
“Ｌ”レベル（＝Ｖｓｓ）にし、対応するユニットセル
ＭＣのトランジスタＴをオフにすることで、その強誘電
体キャパシタＣに電圧をかけ得る状態にする（時刻ｔ
０）。
ルブロックＭＣＢ０のユニットセルのデータを読み出
し、再書き込みする場合を示している。まず、ワード線
ＷＬ６を“Ｈ”レベル（＝Ｖｐｐ；昇圧電圧）から
“Ｌ”レベル（＝Ｖｓｓ）にし、対応するユニットセル
ＭＣのトランジスタＴをオフにすることで、その強誘電
体キャパシタＣに電圧をかけ得る状態にする（時刻ｔ
０）。
【０００８】その後、セルブロックＭＣＢ０を選択する
ブロック選択信号ＢＳ０を“Ｈ”レベル（＝Ｖｐｐ）と
し、プレート線対ＰＬ，ＢＰＬのうち、セルブロックＭ
ＣＢ０側のプレート線ＰＬに“Ｈ”レベル（＝Ｖａａ；
電源電圧）を与える（時刻ｔ１）。これにより、選択さ
れたユニットセルＭＣの強誘電体キャパシタＣには、プ
レート線ＰＬからの正電圧Ｖａａが印加され、データ読
み出しが行われる。正の残留分極状態のデータ“１”の
場合は、分極が大きく変化して反転する破壊読み出しと
なり、負の残留分極状態のデータ“０”の場合は、大き
な分極変化は生じない。
ブロック選択信号ＢＳ０を“Ｈ”レベル（＝Ｖｐｐ）と
し、プレート線対ＰＬ，ＢＰＬのうち、セルブロックＭ
ＣＢ０側のプレート線ＰＬに“Ｈ”レベル（＝Ｖａａ；
電源電圧）を与える（時刻ｔ１）。これにより、選択さ
れたユニットセルＭＣの強誘電体キャパシタＣには、プ
レート線ＰＬからの正電圧Ｖａａが印加され、データ読
み出しが行われる。正の残留分極状態のデータ“１”の
場合は、分極が大きく変化して反転する破壊読み出しと
なり、負の残留分極状態のデータ“０”の場合は、大き
な分極変化は生じない。
【０００９】このときのビット線ＢＬの電位変化を、セ
ンスアンプ２を活性化して、ビット線ＢＢＬに与える適
当な参照電位との比較によって増幅して読み出す（時刻
ｔ２）。その後、プレート線ＰＬを“Ｌ”レベルに戻す
ことにより、データの再書き込みがなされる（時刻ｔ
３）。“１”データが読み出されたとき、センスアンプ
２によってビット線ＢＬは“Ｈ”レベル（＝Ｖａａ）で
あり、プレート線ＰＬを“Ｌ”レベルにすることで、強
誘電体キャパシタには読み出し時と逆電圧がかかるか
ら、一旦“０”データ状態になった強誘電体キャパシタ
は再度分極反転して、“１”データが書き込まれる。
“０”データの場合は強誘電体キャパシタには電圧がか
からず、“０”データ状態が保持される。
ンスアンプ２を活性化して、ビット線ＢＢＬに与える適
当な参照電位との比較によって増幅して読み出す（時刻
ｔ２）。その後、プレート線ＰＬを“Ｌ”レベルに戻す
ことにより、データの再書き込みがなされる（時刻ｔ
３）。“１”データが読み出されたとき、センスアンプ
２によってビット線ＢＬは“Ｈ”レベル（＝Ｖａａ）で
あり、プレート線ＰＬを“Ｌ”レベルにすることで、強
誘電体キャパシタには読み出し時と逆電圧がかかるか
ら、一旦“０”データ状態になった強誘電体キャパシタ
は再度分極反転して、“１”データが書き込まれる。
“０”データの場合は強誘電体キャパシタには電圧がか
からず、“０”データ状態が保持される。
【００１０】
【発明が解決しようとする課題】以上のように、ＴＣ並
列ユニット直列接続型強誘電体メモリの読み出し／再書
き込み動作は、プレート線とビット線との間で選択され
た強誘電体キャパシタに電圧を印加することにより行わ
れる。図７において、センスアンプ２を活性化している
期間ｔ２−ｔ４をデータ書き込み期間とすれば、その前
半ｔ１−ｔ０は、プレート線ＰＬが“Ｈ”レベルでビッ
ト線ＢＬの電位がセンスアンプにより増幅され、後半ｔ
３−ｔ４でプレート線ＰＬを低レベルに戻すことで、強
誘電体キャパシタに逆電圧を印加するか（“１”データ
の場合）、或いは電圧を印加しない（“０”データの場
合）ことで、再書き込みが行われる。
列ユニット直列接続型強誘電体メモリの読み出し／再書
き込み動作は、プレート線とビット線との間で選択され
た強誘電体キャパシタに電圧を印加することにより行わ
れる。図７において、センスアンプ２を活性化している
期間ｔ２−ｔ４をデータ書き込み期間とすれば、その前
半ｔ１−ｔ０は、プレート線ＰＬが“Ｈ”レベルでビッ
ト線ＢＬの電位がセンスアンプにより増幅され、後半ｔ
３−ｔ４でプレート線ＰＬを低レベルに戻すことで、強
誘電体キャパシタに逆電圧を印加するか（“１”データ
の場合）、或いは電圧を印加しない（“０”データの場
合）ことで、再書き込みが行われる。
【００１１】従来の方式では、この様な２段階の書き込
み動作を行うために、書き込みに時間がかかるという問
題がある。期間ｔ２−ｔ３では、プレート線ＰＬが
“Ｈ”レベルに保持されているから、ビット線ＢＬが
“Ｈ”になっても、強誘電体キャパシタには実質的に書
き込み用電圧はかからず、時間ｔ３−ｔ４で実際に書き
込み用電圧が強誘電体キャパシタにかかることになる
が、分極反転には一定の時間がかかる。しかも、期間ｔ
２−ｔ４の途中でプレート線ＰＬを“Ｌ”レベルに戻す
際に、容量カップリングによってビット線ＢＬの電位低
下が生じ、これも高速の書き込みを阻害する。
み動作を行うために、書き込みに時間がかかるという問
題がある。期間ｔ２−ｔ３では、プレート線ＰＬが
“Ｈ”レベルに保持されているから、ビット線ＢＬが
“Ｈ”になっても、強誘電体キャパシタには実質的に書
き込み用電圧はかからず、時間ｔ３−ｔ４で実際に書き
込み用電圧が強誘電体キャパシタにかかることになる
が、分極反転には一定の時間がかかる。しかも、期間ｔ
２−ｔ４の途中でプレート線ＰＬを“Ｌ”レベルに戻す
際に、容量カップリングによってビット線ＢＬの電位低
下が生じ、これも高速の書き込みを阻害する。
【００１２】特に、ワード線方向に多数のセルブロック
が配列され、これらで共有されるプレート線がビット線
に比べて大きな容量を持つ場合には、プレート線の
“Ｈ”レベルから“Ｌ”レベルへの遷移にも大きな時間
がかかり、これも書き込み時間の増大につながる。期間
ｔ２−ｔ３を短くしたとしても、プレート線ＰＬによる
容量カップリングと電位遷移の影響は避けられない。
が配列され、これらで共有されるプレート線がビット線
に比べて大きな容量を持つ場合には、プレート線の
“Ｈ”レベルから“Ｌ”レベルへの遷移にも大きな時間
がかかり、これも書き込み時間の増大につながる。期間
ｔ２−ｔ３を短くしたとしても、プレート線ＰＬによる
容量カップリングと電位遷移の影響は避けられない。
【００１３】これに対して、プレート線の電位を変化さ
せず、例えばＶａａ／２の固定電位に設定してデータ読
み出し／再書き込みを行う方式もある。しかしこの方式
は、読み出し時に強誘電体キャパシタにかかる電圧が小
さいため、“１”データ読み出し時に十分な分極反転を
生じさせることができない。従って大きな分極反転を伴
う読み出しを行うためには、高い電源電圧Ｖａａを必要
とするという難点がある。
せず、例えばＶａａ／２の固定電位に設定してデータ読
み出し／再書き込みを行う方式もある。しかしこの方式
は、読み出し時に強誘電体キャパシタにかかる電圧が小
さいため、“１”データ読み出し時に十分な分極反転を
生じさせることができない。従って大きな分極反転を伴
う読み出しを行うためには、高い電源電圧Ｖａａを必要
とするという難点がある。
【００１４】この発明は、上記事情を考慮してなされた
もので、高速書き込みを可能とした強誘電体メモリ装置
を提供することを目的としている。
もので、高速書き込みを可能とした強誘電体メモリ装置
を提供することを目的としている。
【００１５】
【課題を解決するための手段】この発明に係る強誘電体
メモリ装置は、トランジスタのソース、ドレインに強誘
電体キャパシタの両端を接続してなる複数のユニットセ
ルが直列接続されて構成されたセルブロックと、前記セ
ルブロックの両端がそれぞれブロック選択ゲートを介し
て接続されるビット線対と、前記セルブロックの各トラ
ンジスタのゲートに接続されたワード線と、前記セルブ
ロック内の所定位置のユニットセルのノードがプレート
線選択ゲートを介して接続されるプレート線と、前記ビ
ット線対にそれぞれ差動入力端子が接続されたセンスア
ンプと、を有することを特徴とする。
メモリ装置は、トランジスタのソース、ドレインに強誘
電体キャパシタの両端を接続してなる複数のユニットセ
ルが直列接続されて構成されたセルブロックと、前記セ
ルブロックの両端がそれぞれブロック選択ゲートを介し
て接続されるビット線対と、前記セルブロックの各トラ
ンジスタのゲートに接続されたワード線と、前記セルブ
ロック内の所定位置のユニットセルのノードがプレート
線選択ゲートを介して接続されるプレート線と、前記ビ
ット線対にそれぞれ差動入力端子が接続されたセンスア
ンプと、を有することを特徴とする。
【００１６】この発明によると、セルブロック内のユニ
ットセルに対するプレート線からの電圧印加と、セルブ
ロックからプレート線を切り離した状態でのユニットセ
ルに対するビット線対間の電圧印加とを切り換え可能と
することにより、高速の書き込みが可能になる。即ち読
み出しモードでは、セルブロック内のワード線により選
択されたユニットセルに対して、プレート線とビット線
対の一方との間で読み出し電圧を印加してビット線対の
一方に信号電圧を出力させる。書き込みモードでは、プ
レート線をセルブロックから切り離して、ビット線対の
間で信号電圧を増幅した電圧を選択されたニットセルに
印加する。
ットセルに対するプレート線からの電圧印加と、セルブ
ロックからプレート線を切り離した状態でのユニットセ
ルに対するビット線対間の電圧印加とを切り換え可能と
することにより、高速の書き込みが可能になる。即ち読
み出しモードでは、セルブロック内のワード線により選
択されたユニットセルに対して、プレート線とビット線
対の一方との間で読み出し電圧を印加してビット線対の
一方に信号電圧を出力させる。書き込みモードでは、プ
レート線をセルブロックから切り離して、ビット線対の
間で信号電圧を増幅した電圧を選択されたニットセルに
印加する。
【００１７】この発明において、プレート線は、プレー
ト線選択ゲートを介してセルブロック内のユニットセル
配列の適当なノードに接続することができる。例えば、
プレート線を、ユニットセル配列の中間ノードに接続し
てもよいし、或いはユニットセル配列の一端部に接続し
てもよい。
ト線選択ゲートを介してセルブロック内のユニットセル
配列の適当なノードに接続することができる。例えば、
プレート線を、ユニットセル配列の中間ノードに接続し
てもよいし、或いはユニットセル配列の一端部に接続し
てもよい。
【００１８】この発明において、具体的にセルアレイ
は、ワード線とビット線対が互いに交差して配設され
て、ワード線により共通に駆動されるセルブロックが二
つずつ対をなして複数個配列されて構成される。この場
合、対をなすセルブロックのうち第１のセルブロック
は、一端が第１のブロック選択ゲートを介してビット線
対の一方に、他端が第２のブロック選択ゲートを介して
ビット線対の他方にそれぞれ接続され、第２のセルブロ
ックは、一端が第３のブロック選択ゲートを介してビッ
ト線対の他方に、他端が第４のブロック選択ゲートを介
してビット線の一方にそれぞれ接続される。これによ
り、対をなすセルブロックは、いずれか一方のみが選択
されて、ビット線対の一方に選択されたユニットセルの
信号電圧が読み出され、その信号電圧は他方のビット線
に与えた参照電圧との比較により増幅される。
は、ワード線とビット線対が互いに交差して配設され
て、ワード線により共通に駆動されるセルブロックが二
つずつ対をなして複数個配列されて構成される。この場
合、対をなすセルブロックのうち第１のセルブロック
は、一端が第１のブロック選択ゲートを介してビット線
対の一方に、他端が第２のブロック選択ゲートを介して
ビット線対の他方にそれぞれ接続され、第２のセルブロ
ックは、一端が第３のブロック選択ゲートを介してビッ
ト線対の他方に、他端が第４のブロック選択ゲートを介
してビット線の一方にそれぞれ接続される。これによ
り、対をなすセルブロックは、いずれか一方のみが選択
されて、ビット線対の一方に選択されたユニットセルの
信号電圧が読み出され、その信号電圧は他方のビット線
に与えた参照電圧との比較により増幅される。
【００１９】上述のように対なすセルブロックは同時に
は選択されないので、プレート線は別々に用意してもよ
いが、一本のプレート線を共用させることもできる。例
えば、（ａ）対なすセルブロックにそれぞれ対応させて
ワード線と並行する第１及び第２のプレート線を配設
し、対をなすセルブロック内のユニットセルの所定ノー
ドがそれぞれ、同時に駆動される第１及び第２のプレー
ト線選択ゲートを介して前記第１及び第２のプレート線
に接続されるようにする。或いは、（ｂ）対なすセルブ
ロックで共用されるプレート線をワード線と並行して配
設し、対をなすセルブロック内のユニットセルの所定ノ
ードが互いに独立に駆動される第１及び第２のプレート
線選択ゲートを介してそのプレート線に接続されるよう
にする。
は選択されないので、プレート線は別々に用意してもよ
いが、一本のプレート線を共用させることもできる。例
えば、（ａ）対なすセルブロックにそれぞれ対応させて
ワード線と並行する第１及び第２のプレート線を配設
し、対をなすセルブロック内のユニットセルの所定ノー
ドがそれぞれ、同時に駆動される第１及び第２のプレー
ト線選択ゲートを介して前記第１及び第２のプレート線
に接続されるようにする。或いは、（ｂ）対なすセルブ
ロックで共用されるプレート線をワード線と並行して配
設し、対をなすセルブロック内のユニットセルの所定ノ
ードが互いに独立に駆動される第１及び第２のプレート
線選択ゲートを介してそのプレート線に接続されるよう
にする。
【００２０】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。 ［実施の形態１］図１は、この発明の実施の形態による
ＴＣ並列ユニット直列接続型強誘電体メモリのセルアレ
イ１を示している。セルアレイ１は、複数のセルブロッ
クがマトリクス配列されるが、図では一対のビット線Ｂ
Ｌ，ＢＢＬとこれに対をなして接続される二つのセルブ
ロックＭＣＢ０，ＭＣＢ１の部分について示している。
ユニットセル（メモリセル）ＭＣは、トランジスタＴと
強誘電体キャパシタＣの並列接続により構成され、この
様なユニットセルＭＣが複数個（図の例では８個）直列
接続されて、セルブロックＭＣＢ０，ＭＣＢ１が構成さ
れている。
の実施の形態を説明する。 ［実施の形態１］図１は、この発明の実施の形態による
ＴＣ並列ユニット直列接続型強誘電体メモリのセルアレ
イ１を示している。セルアレイ１は、複数のセルブロッ
クがマトリクス配列されるが、図では一対のビット線Ｂ
Ｌ，ＢＢＬとこれに対をなして接続される二つのセルブ
ロックＭＣＢ０，ＭＣＢ１の部分について示している。
ユニットセル（メモリセル）ＭＣは、トランジスタＴと
強誘電体キャパシタＣの並列接続により構成され、この
様なユニットセルＭＣが複数個（図の例では８個）直列
接続されて、セルブロックＭＣＢ０，ＭＣＢ１が構成さ
れている。
【００２１】セルブロックＭＣＢ０の一端Ｎ１１はブロ
ック選択ゲートＱ１０を介してビット線ＢＬに、他端Ｎ
１２はブロック選択ゲートＱ１１を介してビット線ＢＢ
Ｌに接続されている。ブロック選択ゲートＱ１０，Ｑ１
２は異なるブロック選択線ＢＳ０，ＢＳ２により駆動さ
れる。もう一方のセルブロックＭＣＢ１は、その一端Ｎ
２１がブロック選択ゲートＱ１２を介してビット線ＢＢ
Ｌに、他端Ｎ２２がブロック選択ゲートＱ１１を介して
ビット線ＢＬに接続されている。これらのブロック選択
ゲートＱ１１，Ｑ１３も異なるブロック選択線ＢＳ０，
ＢＳ２により駆動される。
ック選択ゲートＱ１０を介してビット線ＢＬに、他端Ｎ
１２はブロック選択ゲートＱ１１を介してビット線ＢＢ
Ｌに接続されている。ブロック選択ゲートＱ１０，Ｑ１
２は異なるブロック選択線ＢＳ０，ＢＳ２により駆動さ
れる。もう一方のセルブロックＭＣＢ１は、その一端Ｎ
２１がブロック選択ゲートＱ１２を介してビット線ＢＢ
Ｌに、他端Ｎ２２がブロック選択ゲートＱ１１を介して
ビット線ＢＬに接続されている。これらのブロック選択
ゲートＱ１１，Ｑ１３も異なるブロック選択線ＢＳ０，
ＢＳ２により駆動される。
【００２２】ビット線対ＢＬ，ＢＢＬに差動入力端子が
接続されたセンスアンプ２が設けられる。セルブロック
ＭＣＢ０，ＭＣＢ１の対応するユニットセルＭＣのトラ
ンジスタＴのゲートを共通接続するように、ビット線Ｂ
Ｌ，ＢＢＬと交差してワード線ＷＬ０−ＷＬ７が配設さ
れる。
接続されたセンスアンプ２が設けられる。セルブロック
ＭＣＢ０，ＭＣＢ１の対応するユニットセルＭＣのトラ
ンジスタＴのゲートを共通接続するように、ビット線Ｂ
Ｌ，ＢＢＬと交差してワード線ＷＬ０−ＷＬ７が配設さ
れる。
【００２３】セルブロックＭＣＢ０，ＭＣＢ１のそれぞ
れのデータ読み出し時に用いられるプレート線ＰＬ，Ｂ
ＰＬは、セルブロックＭＣＢ０，ＭＣＢ１の端部ではな
く、それらのユニットセル配列の丁度中間位置を横切る
ように、ワード線ＷＬ０−ＷＬ７と並行して配設され
る。そして、ユニットセル配列の中間のノードＮ１３，
Ｎ２３がそれぞれプレート線選択ゲートＱ２１，Ｑ２２
を介してプレート線ＰＬ，ＢＰＬに接続される。プレー
ト線選択ゲートＱ２１，Ｑ２２は、プレート線選択線Ｐ
ＬＳにより同時に駆動される。
れのデータ読み出し時に用いられるプレート線ＰＬ，Ｂ
ＰＬは、セルブロックＭＣＢ０，ＭＣＢ１の端部ではな
く、それらのユニットセル配列の丁度中間位置を横切る
ように、ワード線ＷＬ０−ＷＬ７と並行して配設され
る。そして、ユニットセル配列の中間のノードＮ１３，
Ｎ２３がそれぞれプレート線選択ゲートＱ２１，Ｑ２２
を介してプレート線ＰＬ，ＢＰＬに接続される。プレー
ト線選択ゲートＱ２１，Ｑ２２は、プレート線選択線Ｐ
ＬＳにより同時に駆動される。
【００２４】この実施の形態では、データ書き込みは、
プレート線ＰＬ，ＢＰＬを利用することなく、ビット線
ＢＬ，ＢＢＬの間で選択されたユニットセルに電圧を印
加することで行われる。これに対してデータ読み出し
は、セルブロックの中間ノードＮ１３，Ｎ２３からの読
み出し電圧の印加により行われる。
プレート線ＰＬ，ＢＰＬを利用することなく、ビット線
ＢＬ，ＢＢＬの間で選択されたユニットセルに電圧を印
加することで行われる。これに対してデータ読み出し
は、セルブロックの中間ノードＮ１３，Ｎ２３からの読
み出し電圧の印加により行われる。
【００２５】具体的に、セルブロックＭＣＢ０の左半分
の中のユニットセル読み出しの際には、プレート線ＰＬ
−ビット線ＢＢＬの間でプレート線ＰＬから正の読み出
し電圧を与え、右半分の中のユニットセル読み出しの際
には、プレート線ＰＬ−ビット線ＢＬの間でプレート線
ＰＬから正の読み出し電圧を与える。セルブロックＭＣ
Ｂ１の左半分の中のユニットセル読み出しの際には、プ
レート線ＢＰＬ−ビット線ＢＬの間でプレート線ＢＰＬ
から正の読み出し電圧を与え、右半分の中のユニットセ
ル読み出しの際には、プレート線ＢＰＬ−ビット線ＢＢ
Ｌの間でプレート線ＢＰＬから正の読み出し電圧を与え
る。
の中のユニットセル読み出しの際には、プレート線ＰＬ
−ビット線ＢＢＬの間でプレート線ＰＬから正の読み出
し電圧を与え、右半分の中のユニットセル読み出しの際
には、プレート線ＰＬ−ビット線ＢＬの間でプレート線
ＰＬから正の読み出し電圧を与える。セルブロックＭＣ
Ｂ１の左半分の中のユニットセル読み出しの際には、プ
レート線ＢＰＬ−ビット線ＢＬの間でプレート線ＢＰＬ
から正の読み出し電圧を与え、右半分の中のユニットセ
ル読み出しの際には、プレート線ＢＰＬ−ビット線ＢＢ
Ｌの間でプレート線ＢＰＬから正の読み出し電圧を与え
る。
【００２６】具体的にこの実施の形態の強誘電体メモリ
の動作を、図２を参照して説明する。ユニットセルＭＣ
は、ビット線ＢＬ或いはＢＢＬからの正電圧印加により
書き込まれる強誘電体キャパシタＣの残留分極が正の状
態をデータ“１”、負の状態をデータ“０”として記憶
するものとする。スタンバイ状態では、全てのワード線
ＷＬが“Ｈ”レベル（＝Ｖｐｐ；昇圧電圧）であり、ブ
ロック選択線ＢＳ０−Ｂ３、プレート線ＰＬ，ＢＰＬ及
びビット線ＢＬ，ＢＢＬは、“Ｌ”レベル（＝Ｖｓｓ）
に保持され、プレート線選択線ＰＬＳは“Ｈ”レベル
（＝Ｖｐｐ）に保持される。これにより、各セルブロッ
ク内の全ユニットセルのセルトランジスタＴがオンであ
り、従って強誘電体キャパシタＣは両端子間が短絡され
た状態でデータを保持する。
の動作を、図２を参照して説明する。ユニットセルＭＣ
は、ビット線ＢＬ或いはＢＢＬからの正電圧印加により
書き込まれる強誘電体キャパシタＣの残留分極が正の状
態をデータ“１”、負の状態をデータ“０”として記憶
するものとする。スタンバイ状態では、全てのワード線
ＷＬが“Ｈ”レベル（＝Ｖｐｐ；昇圧電圧）であり、ブ
ロック選択線ＢＳ０−Ｂ３、プレート線ＰＬ，ＢＰＬ及
びビット線ＢＬ，ＢＢＬは、“Ｌ”レベル（＝Ｖｓｓ）
に保持され、プレート線選択線ＰＬＳは“Ｈ”レベル
（＝Ｖｐｐ）に保持される。これにより、各セルブロッ
ク内の全ユニットセルのセルトランジスタＴがオンであ
り、従って強誘電体キャパシタＣは両端子間が短絡され
た状態でデータを保持する。
【００２７】図２では、セルブロックＭＣＢ０内のワー
ド線ＷＬ６により選択されるユニットセルのデータ読み
出し／再書き込みを行う場合を示している。アクティブ
動作に入り、選択されたワード線ＷＬ６が“Ｌ”レベル
（＝Ｖｓｓ）になる（時刻ｔ１０）。これにより、ワー
ド線ＷＬ６で選択されたユニットセルでは、セルトラン
ジスタＴがオフになり、強誘電体キャパシタＣに読み出
し電圧を印加できる状態になる。
ド線ＷＬ６により選択されるユニットセルのデータ読み
出し／再書き込みを行う場合を示している。アクティブ
動作に入り、選択されたワード線ＷＬ６が“Ｌ”レベル
（＝Ｖｓｓ）になる（時刻ｔ１０）。これにより、ワー
ド線ＷＬ６で選択されたユニットセルでは、セルトラン
ジスタＴがオフになり、強誘電体キャパシタＣに読み出
し電圧を印加できる状態になる。
【００２８】この後、データを読み出すべきビット線Ｂ
Ｌ（予めＶｓｓにプリチャージされている）をフローテ
ィングとして、セルブロックＭＣＢ０のビット線ＢＬ側
の選択ゲートＱ１０をオンにするべく、選択ゲート線Ｂ
Ｓ０に“Ｈ”レベル（＝Ｖｐｐ）を与え、同時にプレー
ト線ＰＬに“Ｈ”レベル（＝Ｖａａ；電源電圧）を与え
る（時刻ｔ１１）。このとき、他の選択ゲート線ＢＳ１
−ＢＳ３及びプレート線ＢＰＬは、“Ｌ”レベルを保
つ。これにより、セルブロックＭＣＢ０のワード線ＷＬ
６で選択されたユニットセルにおいてのみ、強誘電体キ
ャパシタにプレート線ＰＬからの正電圧が印加され、デ
ータ“１”，“０”に応じて信号電圧がビット線ＢＬに
読み出される。
Ｌ（予めＶｓｓにプリチャージされている）をフローテ
ィングとして、セルブロックＭＣＢ０のビット線ＢＬ側
の選択ゲートＱ１０をオンにするべく、選択ゲート線Ｂ
Ｓ０に“Ｈ”レベル（＝Ｖｐｐ）を与え、同時にプレー
ト線ＰＬに“Ｈ”レベル（＝Ｖａａ；電源電圧）を与え
る（時刻ｔ１１）。このとき、他の選択ゲート線ＢＳ１
−ＢＳ３及びプレート線ＢＰＬは、“Ｌ”レベルを保
つ。これにより、セルブロックＭＣＢ０のワード線ＷＬ
６で選択されたユニットセルにおいてのみ、強誘電体キ
ャパシタにプレート線ＰＬからの正電圧が印加され、デ
ータ“１”，“０”に応じて信号電圧がビット線ＢＬに
読み出される。
【００２９】ビット線ＢＬに読み出された信号電圧は、
これと対をなすビット線ＢＢＬに与えられる参照電圧と
の比較により検知増幅される。即ち、プレート線選択線
ＰＬＳを“Ｌ”としてプレート線ＰＬを切り離し、代わ
りにブロック選択信号線ＢＳ１を“Ｈ”として、セルブ
ロックＭＣＢ０のノードＮ１２をビット線ＢＢＬに接続
して、センスアンプ活性化信号ＳＡＥを“Ｈ”レベルに
する（時刻ｔ１２）。これによりセンスアンプ２は、ビ
ット線ＢＬ，ＢＢＬ間の電圧を増幅して、データ“１”
の場合はビット線ＢＬが“Ｈ”（＝Ｖａａ）、データ
“０”の場合はビット線ＢＬが“Ｌ”（＝Ｖｓｓ）にな
る。
これと対をなすビット線ＢＢＬに与えられる参照電圧と
の比較により検知増幅される。即ち、プレート線選択線
ＰＬＳを“Ｌ”としてプレート線ＰＬを切り離し、代わ
りにブロック選択信号線ＢＳ１を“Ｈ”として、セルブ
ロックＭＣＢ０のノードＮ１２をビット線ＢＢＬに接続
して、センスアンプ活性化信号ＳＡＥを“Ｈ”レベルに
する（時刻ｔ１２）。これによりセンスアンプ２は、ビ
ット線ＢＬ，ＢＢＬ間の電圧を増幅して、データ“１”
の場合はビット線ＢＬが“Ｈ”（＝Ｖａａ）、データ
“０”の場合はビット線ＢＬが“Ｌ”（＝Ｖｓｓ）にな
る。
【００３０】“１”データ読み出しの場合は、残留分極
を反転させる破壊読み出しとなり、“０”データ読み出
しの場合は、非破壊読み出しとなるが、このセンスアン
プ２による読み出し動作がそのまま再書き込み動作にな
る。この後適当な時刻ｔ１３でプレート線ＰＬを“Ｌ”
レベルに戻すが、プレート線ＰＬはこれより先に既にノ
ードＮ１３とは切り離されていて、その電位変化とは無
関係に、ビット線ＢＬ，ＢＢＬの間の読み出し電圧によ
る再書き込みが行われる。即ち“１”データが読み出さ
れた場合には、ビット線ＢＬの正電圧により強誘電体キ
ャパシタに読み出し時とは逆電圧が印加されて、再度残
留分極が正の“１”データ状態に再書き込みされる。
“０”データが読み出された場合は、強誘電体キャパシ
タに逆電圧がかかることはなく、元の負の残留分極状態
に再書き込みされる。
を反転させる破壊読み出しとなり、“０”データ読み出
しの場合は、非破壊読み出しとなるが、このセンスアン
プ２による読み出し動作がそのまま再書き込み動作にな
る。この後適当な時刻ｔ１３でプレート線ＰＬを“Ｌ”
レベルに戻すが、プレート線ＰＬはこれより先に既にノ
ードＮ１３とは切り離されていて、その電位変化とは無
関係に、ビット線ＢＬ，ＢＢＬの間の読み出し電圧によ
る再書き込みが行われる。即ち“１”データが読み出さ
れた場合には、ビット線ＢＬの正電圧により強誘電体キ
ャパシタに読み出し時とは逆電圧が印加されて、再度残
留分極が正の“１”データ状態に再書き込みされる。
“０”データが読み出された場合は、強誘電体キャパシ
タに逆電圧がかかることはなく、元の負の残留分極状態
に再書き込みされる。
【００３１】上述のように、セルブロックＭＣＢ０の右
半分のユニットセルが選択されたときは、プレート線Ｐ
Ｌからの正の読み出し電圧印加により、“１”データの
場合にビット線ＢＬが“Ｈ”となる読み出し／再書き込
み動作が行われる。これに対して、セルブロックＭＣＢ
０の左半分のユニットセルが選択された場合には、信号
電圧はビット線ＢＢＬに読み出されて、“１”データの
場合にビット線ＢＢＬが“Ｈ”になる。セルブロックＭ
ＣＢ１では逆に、右半分のユニットセルが選択されたと
きに、“１”データの場合ビット線ＢＢＬが“Ｈ”とな
り、左半分のユニットセルが選択されたときに“１”デ
ータの場合にビット線ＢＬが“Ｈ”となる。
半分のユニットセルが選択されたときは、プレート線Ｐ
Ｌからの正の読み出し電圧印加により、“１”データの
場合にビット線ＢＬが“Ｈ”となる読み出し／再書き込
み動作が行われる。これに対して、セルブロックＭＣＢ
０の左半分のユニットセルが選択された場合には、信号
電圧はビット線ＢＢＬに読み出されて、“１”データの
場合にビット線ＢＢＬが“Ｈ”になる。セルブロックＭ
ＣＢ１では逆に、右半分のユニットセルが選択されたと
きに、“１”データの場合ビット線ＢＢＬが“Ｈ”とな
り、左半分のユニットセルが選択されたときに“１”デ
ータの場合にビット線ＢＬが“Ｈ”となる。
【００３２】この実施の形態において、センスアンプを
活性化している期間ｔ１２−ｔ１４を書き込み期間とし
て、これを図７で説明した従来方式と比較すると、次の
ようになる。図３（ａ）（ｂ）は、従来方式とこの実施
の形態の方式でのデータ書き込み時の接続関係を比較し
て示している。従来方式では、図３（ａ）に示すよう
に、ユニットセルの一端にプレート線ＰＬが接続されて
おり、この実施の形態では図３（ｂ）に示すように、ユ
ニットセルはビット線ＢＬ，ＢＢＬの間に接続されてい
る。
活性化している期間ｔ１２−ｔ１４を書き込み期間とし
て、これを図７で説明した従来方式と比較すると、次の
ようになる。図３（ａ）（ｂ）は、従来方式とこの実施
の形態の方式でのデータ書き込み時の接続関係を比較し
て示している。従来方式では、図３（ａ）に示すよう
に、ユニットセルの一端にプレート線ＰＬが接続されて
おり、この実施の形態では図３（ｂ）に示すように、ユ
ニットセルはビット線ＢＬ，ＢＢＬの間に接続されてい
る。
【００３３】ビット線の容量ＣBL＝ＣBBLに比べて、プ
レート線ＰＬの容量ＣPLが十分に大きいとすれば、従来
方式では、プレート線ＰＬの電位を書き込み途中で遷移
させたときの電位遷移の遅れと容量カップリングが書き
込み時間を長くする。これに対してこの実施の形態で
は、書き込み期間ｔ１２−ｔ１４の間、プレート線ＰＬ
はユニットセルから切り離されており、センスアンプに
より増幅されるビット線ＢＬ，ＢＢＬの電圧が直接強誘
電体キャパシタに印加される。従って、プレート線ＰＬ
の大きな容量やその電位遷移の影響を受けることなく、
高速の書き込みが可能になる。
レート線ＰＬの容量ＣPLが十分に大きいとすれば、従来
方式では、プレート線ＰＬの電位を書き込み途中で遷移
させたときの電位遷移の遅れと容量カップリングが書き
込み時間を長くする。これに対してこの実施の形態で
は、書き込み期間ｔ１２−ｔ１４の間、プレート線ＰＬ
はユニットセルから切り離されており、センスアンプに
より増幅されるビット線ＢＬ，ＢＢＬの電圧が直接強誘
電体キャパシタに印加される。従って、プレート線ＰＬ
の大きな容量やその電位遷移の影響を受けることなく、
高速の書き込みが可能になる。
【００３４】［実施の形態２］図４は、別の実施の形態
によるセルアレイ１の構成を、図１と対応させて示して
いる。セルブロックＭＣＢ０，ＭＣＢ１の一方の端部Ｎ
１１，Ｎ２１をそれぞれブロック選択ゲートＱ１０，Ｑ
１２を介してビット線ＢＬ，ＢＢＬに接続し、他方の端
部Ｎ１２，Ｎ２２をそれぞれブロック選択ゲートＱ１
１，Ｑ１３を介してビット線ＢＢＬ，ＢＬに接続するこ
とは、実施の形態１と同様である。
によるセルアレイ１の構成を、図１と対応させて示して
いる。セルブロックＭＣＢ０，ＭＣＢ１の一方の端部Ｎ
１１，Ｎ２１をそれぞれブロック選択ゲートＱ１０，Ｑ
１２を介してビット線ＢＬ，ＢＢＬに接続し、他方の端
部Ｎ１２，Ｎ２２をそれぞれブロック選択ゲートＱ１
１，Ｑ１３を介してビット線ＢＢＬ，ＢＬに接続するこ
とは、実施の形態１と同様である。
【００３５】この実施の形態では、プレート線ＰＬ，Ｂ
ＰＬの接続位置が先の実施の形態１と異なり、それぞれ
セルブロックＭＣＢ０，ＭＣＢ１の端部Ｎ１２，Ｎ２２
に対してプレート線選択ゲートＱ２１，Ｑ２２を介して
接続している。即ち、セルブロックＭＣＢ０，ＭＣＢ１
の端部Ｎ１２，Ｎ２２を、読み出し時にはプレート線Ｐ
Ｌ，ＢＰＬに接続し、その後の再書き込み時にはビット
線ＢＢＬ，ＢＬに接続するという切り換えを行うように
している。
ＰＬの接続位置が先の実施の形態１と異なり、それぞれ
セルブロックＭＣＢ０，ＭＣＢ１の端部Ｎ１２，Ｎ２２
に対してプレート線選択ゲートＱ２１，Ｑ２２を介して
接続している。即ち、セルブロックＭＣＢ０，ＭＣＢ１
の端部Ｎ１２，Ｎ２２を、読み出し時にはプレート線Ｐ
Ｌ，ＢＰＬに接続し、その後の再書き込み時にはビット
線ＢＢＬ，ＢＬに接続するという切り換えを行うように
している。
【００３６】この実施の形態でのデータ読み出し／再書
き込みの動作は、実施の形態１と同じである。即ちワー
ド線ＷＬ６が選択された場合、図２のタイミングで読み
出し／再書き込みが行われる。この実施の形態の場合
も、書き込み動作は、プレート線ＰＬ，ＢＰＬの影響の
ない状態でビット線ＢＬ，ＢＢＬの間の読み出し電圧で
行われ、高速書き込み動作が可能になる。
き込みの動作は、実施の形態１と同じである。即ちワー
ド線ＷＬ６が選択された場合、図２のタイミングで読み
出し／再書き込みが行われる。この実施の形態の場合
も、書き込み動作は、プレート線ＰＬ，ＢＰＬの影響の
ない状態でビット線ＢＬ，ＢＢＬの間の読み出し電圧で
行われ、高速書き込み動作が可能になる。
【００３７】先の実施の形態１では、セルブロックの左
半分のユニットセルが選択されたときと右半分のユニッ
トセルが選択されたときとで、信号電圧の読み出される
先がビット線ＢＬ，ＢＢＬに振り分けられたが、この実
施の形態ではセルブロックの端部にプレート線が接続さ
れるので、従来と同様に、全てのユニットセルについし
て、“１”データの場合にビット線ＢＬが“Ｈ”となる
読み出し／再書き込み動作が行われる。
半分のユニットセルが選択されたときと右半分のユニッ
トセルが選択されたときとで、信号電圧の読み出される
先がビット線ＢＬ，ＢＢＬに振り分けられたが、この実
施の形態ではセルブロックの端部にプレート線が接続さ
れるので、従来と同様に、全てのユニットセルについし
て、“１”データの場合にビット線ＢＬが“Ｈ”となる
読み出し／再書き込み動作が行われる。
【００３８】［実施の形態３］図５は、別の実施の形態
によるセルアレイ１の構成を、図１と対応させて示して
いる。セルブロックＭＣＢ０，ＭＣＢ１の一方の端部Ｎ
１１，Ｎ２１をそれぞれブロック選択ゲートＱ１０，Ｑ
１２を介してビット線ＢＬ，ＢＢＬに接続し、他方の端
部Ｎ１２，Ｎ２２をそれぞれブロック選択ゲートＱ１
１，Ｑ１３を介してビット線ＢＢＬ，ＢＬに接続するこ
とは、実施の形態１と同様である。
によるセルアレイ１の構成を、図１と対応させて示して
いる。セルブロックＭＣＢ０，ＭＣＢ１の一方の端部Ｎ
１１，Ｎ２１をそれぞれブロック選択ゲートＱ１０，Ｑ
１２を介してビット線ＢＬ，ＢＢＬに接続し、他方の端
部Ｎ１２，Ｎ２２をそれぞれブロック選択ゲートＱ１
１，Ｑ１３を介してビット線ＢＢＬ，ＢＬに接続するこ
とは、実施の形態１と同様である。
【００３９】この実施の形態は、図１の実施の形態を変
形したもので、対をなすセルブロックＭＣＢ０，ＭＣＢ
１に一つのプレート線ＰＬを共用させている。即ちセル
ブロックＭＣＢ０，ＭＣＢ１の中の中間ノードＮ１３，
Ｎ２３に選択的に接続される一本のレート線ＰＬが用意
されている。プレート線ＰＬを選択的に中間ノードＮ１
３，Ｎ２３に接続するために、プレート線ＰＬと中間ノ
ードＮ１３，Ｎ２３の間に介在させたプレート線選択ゲ
ートＱ２１，Ｑ２２が異なる選択線ＰＬＳ，ＢＰＬＳに
より駆動されるようにしている。これにより、図１の実
施の形態と同様の動作が可能になる。
形したもので、対をなすセルブロックＭＣＢ０，ＭＣＢ
１に一つのプレート線ＰＬを共用させている。即ちセル
ブロックＭＣＢ０，ＭＣＢ１の中の中間ノードＮ１３，
Ｎ２３に選択的に接続される一本のレート線ＰＬが用意
されている。プレート線ＰＬを選択的に中間ノードＮ１
３，Ｎ２３に接続するために、プレート線ＰＬと中間ノ
ードＮ１３，Ｎ２３の間に介在させたプレート線選択ゲ
ートＱ２１，Ｑ２２が異なる選択線ＰＬＳ，ＢＰＬＳに
より駆動されるようにしている。これにより、図１の実
施の形態と同様の動作が可能になる。
【００４０】同様の変形は、図４の実施の形態に対して
も可能である。即ち、図５の構成において、プレート線
ＰＬ，ＢＰＬを一本にまとめ、プレート線選択ゲートＱ
２１，Ｑ２２を別々の選択線で駆動するようにすれば、
図４の実施の形態と同様の動作が可能である。
も可能である。即ち、図５の構成において、プレート線
ＰＬ，ＢＰＬを一本にまとめ、プレート線選択ゲートＱ
２１，Ｑ２２を別々の選択線で駆動するようにすれば、
図４の実施の形態と同様の動作が可能である。
【００４１】また、図４の実施の形態から容易に推考さ
れるように、セルブロックＭＣＢ０，ＭＣＢ１の他方の
端部Ｎ１１，Ｎ２１に選択ゲートを介してプレート線が
接続されるようにしてもよい。更に、セルブロック中の
中間ノードや両端部以外の他の適当な位置のユニットセ
ル接続ノードに選択ゲートを介してプレート線が接続さ
れるように構成することもできる。
れるように、セルブロックＭＣＢ０，ＭＣＢ１の他方の
端部Ｎ１１，Ｎ２１に選択ゲートを介してプレート線が
接続されるようにしてもよい。更に、セルブロック中の
中間ノードや両端部以外の他の適当な位置のユニットセ
ル接続ノードに選択ゲートを介してプレート線が接続さ
れるように構成することもできる。
【００４２】
【発明の効果】以上述べたようにこの発明によれば、ユ
ニットセル端子とプレート線の接続をオンオフ可能と
し、且つビット線対間に読み出された信号電圧をユニッ
トセルの強誘電体キャパシタの端子間に直接与えて書き
込みを行うことによって、高速書き込みを可能とした強
誘電体メモリ装置が得られる。
ニットセル端子とプレート線の接続をオンオフ可能と
し、且つビット線対間に読み出された信号電圧をユニッ
トセルの強誘電体キャパシタの端子間に直接与えて書き
込みを行うことによって、高速書き込みを可能とした強
誘電体メモリ装置が得られる。
【図１】この発明の実施の形態による強誘電体メモリの
セルアレイ構成を示す図である。
セルアレイ構成を示す図である。
【図２】同強誘電体メモリの動作を説明するためのタイ
ミング図である。
ミング図である。
【図３】同強誘電体メモリのユニットセルの書き込み時
の接続関係（ｂ）を従来例（ａ）と比較して示す図であ
る。
の接続関係（ｂ）を従来例（ａ）と比較して示す図であ
る。
【図４】他の実施の形態による強誘電体メモリのセルア
レイ構成を示す図である。
レイ構成を示す図である。
【図５】他の実施の形態による強誘電体メモリのセルア
レイ構成を示す図である。
レイ構成を示す図である。
【図６】従来の強誘電体メモリのセルアレイ構成を示す
図である。
図である。
【図７】同強誘電体メモリの動作を説明するためのタイ
ミング図である。
ミング図である。
１…セルアレイ、２…センスアンプ、ＭＣＢ０，ＭＣＢ
１…セルブロック、ＭＣ…ユニットセル、Ｔ…セルトラ
ンジスタ、Ｃ…強誘電体キャパシタ、Ｑ１０−Ｑ１３…
ブロック選択ゲート、Ｑ２１，Ｑ２２…プレート線選択
ゲート、ＢＬ，ＢＢＬ…ビット線対、ＷＬ０−ＷＬ７…
ワード線、ＰＬ，ＢＰＬ…プレート線、ＢＳ０−ＢＳ３
…ブロック選択線。
１…セルブロック、ＭＣ…ユニットセル、Ｔ…セルトラ
ンジスタ、Ｃ…強誘電体キャパシタ、Ｑ１０−Ｑ１３…
ブロック選択ゲート、Ｑ２１，Ｑ２２…プレート線選択
ゲート、ＢＬ，ＢＢＬ…ビット線対、ＷＬ０−ＷＬ７…
ワード線、ＰＬ，ＢＰＬ…プレート線、ＢＳ０−ＢＳ３
…ブロック選択線。
Claims (7)
- 【請求項１】 トランジスタのソース、ドレインに強誘
電体キャパシタの両端を接続してなる複数のユニットセ
ルが直列接続されて構成されたセルブロックと、 前記セルブロックの両端がそれぞれブロック選択ゲート
を介して接続されるビット線対と、 前記セルブロックの各トランジスタのゲートに接続され
たワード線と、 前記セルブロック内の所定位置のユニットセルのノード
がプレート線選択ゲートを介して接続されるプレート線
と、 前記ビット線対にそれぞれ差動入力端子が接続されたセ
ンスアンプと、を有することを特徴とする強誘電体メモ
リ装置。 - 【請求項２】 前記セルブロック内の前記ワード線によ
り選択されたユニットセルに対して、前記プレート線と
前記ビット線対の一方との間で読み出し電圧を印加して
前記ビット線対の一方に信号電圧を出力させる読み出し
モードと、 前記プレート線を前記セルブロックから切り離して、前
記ビット線対の間で前記信号電圧を増幅した電圧を前記
選択されたニットセルに印加する書き込みモードとを有
することを特徴とする請求項１記載の強誘電体メモリ装
置。 - 【請求項３】 前記プレート線は、前記セルブロック内
のユニットセル配列の中間ノードに対して前記プレート
線選択ゲートを介して接続されていることを特徴とする
請求項１記載の強誘電体メモリ装置。 - 【請求項４】 前記プレート線は、前記セルブロック内
のユニットセル配列の一端部に対して前記プレート線選
択ゲートを介して接続されていることを特徴とする請求
項１記載の強誘電体メモリ装置。 - 【請求項５】 前記ワード線とビット線対が互いに交差
して配設されて、前記ワード線により共通に駆動される
セルブロックが二つずつ対をなして複数個配列され、対
をなすセルブロックのうち第１のセルブロックは、一端
が第１のブロック選択ゲートを介してビット線対の一方
に、他端が第２のブロック選択ゲートを介してビット線
対の他方にそれぞれ接続され、第２のセルブロックは、
一端が第３のブロック選択ゲートを介して前記ビット線
対の他方に、他端が第４のブロック選択ゲートを介して
前記ビット線の一方にそれぞれ接続されることを特徴と
する請求項１記載の強誘電体メモリ装置。 - 【請求項６】 前記対なすセルブロックにそれぞれ対応
させて前記ワード線と並行する第１及び第２のプレート
線が配設され、 前記対をなすセルブロック内のユニットセルの所定ノー
ドがそれぞれ、同時に駆動される第１及び第２のプレー
ト線選択ゲートを介して前記第１及び第２のプレート線
に接続されていることを特徴とする請求項５記載の強誘
電体メモリ装置。 - 【請求項７】 前記対なすセルブロックで共用されるプ
レート線が前記ワード線と並行して配設され、 前記対をなすセルブロック内のユニットセルの所定ノー
ドが互いに独立に駆動される第１及び第２のプレート線
選択ゲートを介して前記プレート線に接続されているこ
とを特徴とする請求項５記載の強誘電体メモリ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002099065A JP3984090B2 (ja) | 2002-04-01 | 2002-04-01 | 強誘電体メモリ装置 |
| US10/403,076 US6934177B2 (en) | 2002-04-01 | 2003-04-01 | Ferroelectric memory device and read control method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002099065A JP3984090B2 (ja) | 2002-04-01 | 2002-04-01 | 強誘電体メモリ装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2003297078A true JP2003297078A (ja) | 2003-10-17 |
| JP2003297078A5 JP2003297078A5 (ja) | 2005-06-30 |
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