KR100576483B1 - 불휘발성 강유전체 메모리 장치 - Google Patents

불휘발성 강유전체 메모리 장치 Download PDF

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Abstract

본 발명은 불휘발성 강유전체 메모리 장치에 관한 것으로, 계층적 비트라인 구조를 갖는 시스템 온 칩(System On Chip)에서 셀 어레이 블럭의 메인 비트라인을 데이타 버스로 이용하여 셀의 데이타를 송수신함으로써 칩 사이즈를 줄일 수 있도록 하는 기술을 개시한다. 이러한 본 발명은, 계층적 비트라인 구조를 갖는 셀 어레이 블럭과 로직 프로세서와의 인터페이스 수행시, 셀 어레이 블럭의 메인 비트라인을 데이타 버스로 이용하여 셀 데이타 및 센스앰프에서 증폭된 데이타를 I/O 포트 인터페이스부로 전송함으로써 엑세스 속도를 향상시킴과 동시에 전체적인 칩 사이즈를 줄일 수 있도록 하는 효과를 제공한다.

Description

불휘발성 강유전체 메모리 장치{Non-volatile ferroelectric memory device}
도 1 및 도 2는 본 발명에 따른 불휘발성 강유전체 메모리 장치의 실시예들.
도 3은 본 발명에 따른 불휘발성 강유전체 메모리 장치의 상세 구성도.
도 4는 도 3의 인터페이스부 및 센스앰프부의 상세 구성도.
도 5는 도 4의 센스앰프에 관한 상세 구성도.
도 6은 도 3의 셀 어레이 블럭에 관한 상세 구성도.
도 7은 도 6의 서브 셀 어레이에 관한 상세 회로도.
도 8은 본 발명의 라이트 모드시의 동작 타이밍도.
도 9는 본 발명의 리드 모드시의 동작 타이밍도.
본 발명은 불휘발성 강유전체 메모리 장치에 관한 것으로, 특히 계층적 비트라인 구조를 갖는 시스템 온 칩(System On Chip)에서 셀 어레이 블럭의 메인 비트라인을 데이타 버스로 이용하여 셀의 데이타를 송수신함으로써 칩 사이즈를 줄일 수 있도록 하는 기술이다.
일반적으로 불휘발성 강유전체 메모리 즉, FeRAM(Ferroelectric Random Access Memory)은 디램(DRAM;Dynamic Random Access Memory) 정도의 데이터 처리 속도를 갖고, 전원의 오프시에도 데이타가 보존되는 특성 때문에 차세대 기억 소자로 주목받고 있다.
이러한 FeRAM은 디램과 거의 유사한 구조를 갖는 기억소자로써 캐패시터의 재료로 강유전체를 사용하여 강유전체의 특성인 높은 잔류 분극을 이용한 것이다. 이와 같은 잔류 분극 특성으로 인하여 전계를 제거하더라도 데이터가 지워지지 않는다.
상술된 FeRAM에 관한 기술내용은 본 발명과 동일 발명자에 의해 출원된 대한민국 특허 출원 제 2001-57275호에 개시된 바 있다. 따라서, FeRAM에 관한 기본적인 구성 및 그 동작에 관한 자세한 설명은 생략하기로 한다.
일반적으로 시스템 온 칩(System On Chip)에서 계층적 비트라인 구조를 갖는 FeRAM과 시스템 프로세서 간의 상호 데이타 교환시 많은 데이타를 동시에 처리하기 위하여 와이드 포트(Wide port)가 필요하다. 예를 들어, 화상처리를 위해 동시에 수 킬로바이트(~Kbyte) 이상의 많은 데이타를 교환해야 하는 LCD(Liquid Crystal Display) 구동 프로세서 등에서는 특히 많은 입/출력 포트가 필요하게 된다.
하지만, 이를 위해 데이타 처리를 위한 I/O 포트의 갯수를 증가시킬 경우 데이타 엑세스 속도가 느려지고 전체적인 칩 사이즈가 증가하게 되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 로직 프로세서와 셀 어레이 블럭의 인터페이스 수행시 메인 비트라인을 데이타 버스로 이용 하여 셀 데이타 및 센스앰프의 증폭 데이타를 상호 교환함으로써 데이타 엑세스 속도를 향상시키고 전체적인 칩 사이즈를 줄일 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 불휘발성 강유전체 메모리 장치는, 메인 비트라인과 선택적으로 연결되는 다수개의 서브 비트라인을 포함하고 서브 비트라인의 센싱전압을 전류로 변환시켜 메인 비트라인 센싱 전압을 유도하는 계층화된 구조의 셀 어레이를 포함하는 불휘발성 강유전체 메모리 장치에 있어서, 불휘발성 강유전체 캐패시터를 구비하여 셀에 저장된 센싱 데이타를 리드하고, 셀에 입력 데이타를 라이트 하는 셀 어레이 블럭; 및 셀 어레이 블럭으로부터 인가되는 센싱 데이타의 로직 연산을 프로세싱하고, 입력 데이타를 셀 어레이 블럭에 출력하는 로직 프로세서를 구비하고, 셀 어레이 블럭과 로직 프로세서는 셀 어레이 블럭의 메인 비트라인 버스를 이용하여 상호 데이타를 교환함을 특징으로 한다.
그리고, 본 발명은 메인 비트라인과 선택적으로 연결되는 다수개의 서브 비트라인을 포함하고 서브 비트라인의 센싱전압을 전류로 변환시켜 메인 비트라인 센싱 전압을 유도하는 계층화된 구조의 셀 어레이를 포함하는 불휘발성 강유전체 메모리 장치에 있어서, 불휘발성 강유전체 캐패시터를 각각 구비하여 셀에 저장된 센싱 데이타를 리드하고, 셀에 입력 데이타를 라이트 하는 복수개의 셀 어레이 블럭; 및 복수개의 셀 어레이 블럭으로부터 인가되는 센싱 데이타의 로직을 프로세싱하고, 입력 데이타를 복수개의 셀 어레이 블럭에 출력하는 로직 프로세서를 구비하고, 복수개의 셀 어레이 블럭과 로직 프로세서는 복수개의 셀 어레이 블럭의 메인 비트라인 버스를 이용하여 상호 데이타를 교환함을 특징으로 한다.
또한, 본 발명은 메인 비트라인과 선택적으로 연결되는 다수개의 서브 비트라인을 포함하고 서브 비트라인의 센싱전압을 전류로 변환시켜 메인 비트라인 센싱 전압을 유도하는 계층화된 구조의 셀 어레이를 포함하는 불휘발성 강유전체 메모리 장치에 있어서, 불휘발성 강유전체 캐패시터를 구비하여 셀에 저장된 센싱 데이타를 리드하고, 셀에 입력 데이타를 라이트 하는 셀 어레이 블럭; 센싱 데이타의 로직을 프로세싱하고, 입력 데이타를 셀 어레이 블럭에 출력하는 로직 프로세서; 로직 프로세서와 셀 어레이 블럭 사이에서 센싱 데이타와 입력 데이타의 상호 인터페이스를 제어하는 입/출력 포트 인터페이스부; 및 센싱 데이타를 증폭하여 증폭된 데이타를 입/출력 포트 인터페이스부에 출력하는 센스앰프 어레이부를 구비하고, 셀 어레이 블럭, 입/출력 포트 인터페이스부 및 센스앰프 어레이부는 셀 어레이 블럭의 메인 비트라인 버스를 이용하여 상호 데이타를 교환함을 특징으로 한다.
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이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1은 본 발명에 따른 불휘발성 강유전체 메모리 장치의 구성도이다.
본 발명은 로직 프로세서(100), I/O 포트 인터페이스부(150), 셀 어레이 블럭(200), 워드라인 구동부(210), 플레이트 라인 구동부(220) 및 센스앰프 어레이부(230)를 구비한다.
로직 프로세서(100)는 로직 버스 LB를 통해 인가되는 데이타를 로직 연산 처리한다. I/O 포트 인터페이스부(150)는 메인 비트라인 버스 MBLB를 통해 인가되는 데이타를 로직 버스 LB에 출력하고, 로직 버스 LB를 통해 인가되는 데이타를 메인 비트라인 버스 MBLB에 출력한다.
여기서, 로직 프로세서(Logic Processor;100)와 I/O 포트 인터페이스부(150)는 로직 버스 LB를 통해 상호 데이타를 교환한다. 그리고, I/O 포트 인터페이스부(150)와 센스앰프 어레이부(230)는 메인 비트라인 버스 MBLB를 통해 상호 데이타를 교환한다.
셀 어레이 블럭(200)의 메인 비트라인 MBL은 서브 비트라인 스위칭 소자를 통해 서브 비트라인 SBL에 연결되고, 하나의 서브 비트라인 SBL에는 복수개의 셀들이 연결된다.
워드라인 구동부(210)는 셀 어레이 블럭(200)의 해당 워드라인의 구동을 제어한다. 플레이트라인 구동부(220)는 셀 어레이 블럭(200)의 해당 플레이트 라인의 구동을 제어한다.
이러한 구성을 갖는 본 발명은 데이타를 전달하기 위한 별도의 데이타 버스를 구비하지 않고 메인 비트라인 MBL을 이용하여 셀 어레이 블럭에서 센싱된 셀 데이타를 센스앰프 어레이부(230)에 전달한다. 그리고, 센스앰프 어레이부(230)에서 센싱 및 증폭된 데이타를 메인 비트라인 MBL을 통해 I/O 포트 인터페이스부(150)에 전달한다.
따라서, I/O 포트 인터페이스부(150), 센스앰프 어레이부(230) 및 셀 어레이 블럭(200)이 메인 비트라인 MBL을 공유하여 사용하기 때문에 대용량의 I/O 포트를 구현하고 전체적인 칩 사이즈를 줄일 수 있도록 한다.
도 2는 본 발명에 따른 불휘발성 강유전체 메모리 장치의 다른 실시예이다.
도 2의 실시예는 로직 프로세서(100), 복수개의 I/O 포트 인터페이스부(150), 복수개의 셀 어레이 블럭(200), 복수개의 워드라인 구동부(210), 복수개의 플레이트 라인 구동부(220) 및 복수개의 센스앰프 어레이부(230)를 구비한다.
이러한 구성을 갖는 도 2의 실시예는 도 1의 구성에 비해 복수개의 셀 어레이 블럭(200)에 하나의 로직 프로세서(100)가 연결되는 점이 상이하다.
이러한 구성을 갖는 본 발명은 고속의 데이타 처리를 위해 셀 어레이 블럭(200)을 복수개로 분할하여 구동하도록 한다. 이때, 복수개의 셀 어레이 블럭(200)은 하나의 동작 사이클에서 일부 셀 어레이 블럭(200)만 활성화될 수 있고, 모든 셀 어레이 블럭(200)이 활성화될 수도 있다.
도 2의 실시예에 따른 본 발명의 동작과정은 도 1의 실시예와 동일하므로 그 상세한 설명은 생략하기로 한다.
도 3은 본 발명에 따른 불휘발성 강유전체 메모리 장치의 상세 구성도이다.
도 1 및 도 2의 실시예에서 센스앰프 어레이부(230)는 복수개의 병렬 연결된 센스앰프부(231)를 구비한다. 셀 어레이 블럭(200)의 복수개의 메인 비트라인 MBL은 각각 센스앰프부(231)와 순차적으로 연결된다.
즉, 메인 비트라인 MBL<0>, MBL<n+1>, MBL<2n+1>은 센스앰프부(0)에 각각 연결된다. 그리고, 메인 비트라인 MBL<1>, MBL<n+2>, MBL<2n+2>는 센스앰프부(1)에 각각 연결된다. 또한, 메인 비트라인 MBL<n>, MBL<2n>, MBL<3n>는 센스앰프부(n)에 각각 연결된다.
여기서, 복수개의 센스앰프부(231)를 병렬 연결하는 이유는 메인 비트라인 MBL과 메인 비트라인 MBL 사이의 간격이 좁기 때문에 각각의 센스앰프를 단일 센스앰프부(231)에 모두 배치할 수 없기 때문이다. 따라서, 병렬 연결된 복수개의 센스앰프부(231)의 갯수는 센스앰프 회로의 구성과 셀 사이즈에 의해 결정된다.
또한, I/O 포트 인터페이스부(150)는 복수개의 병렬 연결된 인터페이스부(151)를 구비한다. 셀 어레이 블럭(200)의 복수개의 메인 비트라인 MBL은 각각 인터페이스부(151)와 순차적으로 연결된다.
즉, 메인 비트라인 MBL<0>, MBL<n+1>, MBL<2n+1>은 인터페이스부(0)에 각각 연결된다. 그리고, 메인 비트라인 MBL<1>, MBL<n+2>, MBL<2n+2>는 인터페이스부(1)에 각각 연결된다. 또한, 메인 비트라인 MBL<n>, MBL<2n>, MBL<3n>는 인터페이스부(n)에 각각 연결된다.
여기서, 복수개의 인터페이스부(151)를 병렬 연결하는 이유는 메인 비트라인 MBL과 메인 비트라인 MBL 사이의 간격이 좁기 때문에 각각의 인터페이스 회로를 단일 인터페이스부(151)에 모두 배치할 수 없기 때문이다. 따라서, 병렬 연결된 복수개의 인터페이스부(151)의 갯수는 인터페이스 회로의 구성과 셀 사이즈에 의해 결정된다.
도 4는 도 3의 인터페이스부(151)와 센스앰프부(231)의 상세 구성도를 나타낸다.
인터페이스부(151)는 리드 스위치(152)와 워드라인 구동부(153)를 구비한다.
리드 동작시에는 셀 C로부터 센싱된 셀 데이타를 단위 메인 비트라인 MBL을 통해 센스앰프(232)에 출력한다. 센스앰프(232)는 메인 비트라인 MBL을 통해 인가되는 셀 데이타를 증폭하여 출력한다. 센스앰프(232)에서 증폭된 데이타는 메인 비트라인 MBL을 통해 인터페이스부(151)의 리드 스위치(152)에 출력된다.
리드 스위치(152)는 리드 동작시 활성화되어 메인 비트라인 MBL을 통해 인가되는 데이타를 로직 버스 LB에 출력한다. 그리고, 워드라인 구동부(153)는 라이트 동작시 활성화되어 로직 버스 LB로부터 인가되는 데이타를 메인 비트라인 MBL을 통해 셀 C에 출력한다.
도 5는 도 4의 센스앰프(232)에 관한 상세 구성도이다.
센스앰프(232)는 래치부(233)와 센싱부(234)를 구비한다.
리드 동작 모드시 센싱부(232)는 메인 비트라인 MBL을 통해 인가되는 데이타를 센싱하여 증폭한다. 그리고, 래치부(233)는 센싱부(234)에서 센싱 및 증폭된 데이타를 저장한다. 또한, 재저장 구간 동안에는 래치부(233)에 저장된 데이타를 메인 비트라인 MBL에 피드백 출력한다.
반면에, 라이트 동작 모드시에는 로직 버스 LB, 인터페이스부(151), 메인 비트라인 MBL을 통해 로직 프로세서(100)로부터 인가되는 데이타를 래치부(232)에 저장한다. 이때, 래치부(233)에 저장된 데이타를 셀 C에 라이트하는 동안에는 워드라인 구동부(153)가 비활성화 상태를 유지하여 새로운 데이타가 입력되는 것을 방지한다.
도 6은 도 3의 셀 어레이 블럭(200)에 관한 상세 회로도이다. 셀 어레이 블럭(200)은 도 6에 도시된 바와 같이 복수개의 서브 셀 어레이(201)를 구비한다.
도 7은 도 6의 서브 셀 어레이(201)에 관한 상세 회로도이다.
서브 셀 어레이(201)는 메인 비트라인 MBL과 하위 비트라인인 서브 비트라인 SBL을 구비하여 계층적 비트라인 구조를 이룬다. 서브 셀 어레이(201)의 각각의 메인 비트라인 MBL은 복수개의 서브 비트라인 SBL 중에서 하나의 서브 비트라인 SBL과 선택적으로 연결된다. 즉, 복수개의 서브 비트라인 선택 신호 SBSW1 중 어느 하나의 활성화시 해당하는 NMOS트랜지스터 N5가 턴온되어 하나의 서브 비트라인 SBL을 활성화시킨다. 또한, 하나의 서브 비트라인 SBL에는 복수개의 셀 C이 연결된다.
서브 비트라인 SBL은 서브 비트라인 풀다운 신호 SBPD의 활성화시 NMOS트랜지스터 N3의 턴온에 따라 그라운드 레벨로 풀다운 된다. 그리고, 서브 비트라인 풀업 신호 SBPU는 서브 비트라인 SBL에 공급되는 전원을 제어하기 위한 신호이다. 즉, 저전압에서는 전원전압 VCC 보다 높은 전압을 생성하여 서브 비트라인 SBL에 공급한다.
그리고, 서브 비트라인 선택 신호 SBSW2는 NMOS트랜지스터 N4의 스위칭에 따라 서브 비트라인 풀업 신호 SBPU 인가단과 서브 비트라인 SBL 사이의 연결을 제어한다.
또한, NMOS트랜지스터 N2는 NMOS트랜지스터 N1와 메인 비트라인 MBL 사이에 연결되고, 게이트 단자가 서브 비트라인 SBL과 연결된다. NMOS트랜지스터 N1는 접지전압단과 NMOS트랜지스터 N2 사이에 연결되고, 게이트를 통해 메인 비트라인 풀다운 신호 MBPD가 인가되어 메인 비트라인 MBL의 센싱 전압을 조정한다.
한편, 도 8은 본 발명에 따른 불휘발성 강유전체 메모리 장치의 라이트 모드시 동작 타이밍도이다.
먼저, t1구간의 진입시 어드레스가 입력되고 라이트 인에이블 신호 /WE가 로우로 디스에이블 되면, 라이트 모드 엑티브 상태가 된다.
이후에, t2구간의 진입시 워드라인 WL이 인에이블된다. 그리고, t3구간의 진입시 플레이트 라인 PL, 메인 비트라인 풀다운 신호 MBPD가 인에이블되고, 서브 비트라인 풀다운 신호 SBPD가 로우로 디스에이블되면 서브 비트라인 SBL 및 메인 비트라인 MBL의 전압 레벨이 상승한다.
이어서, t4구간의 진입시 센스앰프(232)가 활성화되어 메인 비트라인 MBL에 셀 데이타가 인가된다. 그리고, t5구간의 진입시 플레이트 라인 PL이 로우로 디스에이블되고, 서브 비트라인 선택 신호 SBSW2가 하이로 인에이블된다. 그리고, 서브 비트라인 풀다운 신호 SBPD가 하이로 인에이블 되어 서브 비트라인 SBL이 로우로 디스에이블된다. 이때, 메인 비트라인 풀다운 신호 MBPD가 로우로 디스에이블 된다.
다음에, t6구간에서는 로직 버스 LB로부터 유효한 데이타가 인가되어 히든 데이타 "1"을 기록한다. t6구간의 진입시 워드라인 WL 전압이 상승하고, 서브 비트라인 풀업 신호 SBPU신호의 인에이블에 따라 서브 비트라인 선택신호 SBSW2가 펌핑전압 VPP 레벨로 인에이블 된다. 이에 따라, 서브 비트라인 SBL의 전압 레벨이 펌핑전압 VPP 레벨로 상승한다. 이때, 워드라인 구동부(153)는 활성화 상태를 유지한다.
다음에, t7 구간에서는 라이트 인에이블 신호 /WE의 인에이블에 따라 셀에 데이타를 기록할 수 있다. t7구간의 진입시 플레이트 라인 PL이 다시 하이로 인에이블된다. 그리고, 서브 비트라인 선택 신호 SBSW1가 인에이블되고 서브 비트라인 선택 신호 SBSW2가 디스에이블된다.
이후에, t8 구간의 진입시 워드라인 WL이 로우로 디스에이블된다. 그리고, t9 구간의 진입시 플레이트 라인 PL, 서브 비트라인 선택 신호 SBSW1 및 서브 비트라인 풀업 신호 SBPU가 디스에이블된다. 그리고, 서브 비트라인 풀다운 신호 SBPD가 인에이블된다. 또한, 센스앰프(232)와 워드라인 구동부(153)가 디스에이블된 다.
도 9는 본 발명에 따른 불휘발성 강유전체 메모리 장치의 리드 모드시 동작 타이밍도이다.
먼저, 리드 모드시에는 라이트 인에이블 신호 /WE가 전원전압 VCC 레벨을 유지한다. 그리고, t3,t4 구간은 데이타 센싱 구간이다. 또한, t6구간에서는 히든 데이타 "1"을 기록하고, t6~t8 구간동안 데이타 출력 유효 구간을 유지한다. 이후에, t7구간에서는 셀에 데이타를 재저장하게 된다.
이상에서 설명한 바와 같이, 본 발명은 로직 프로세서와 셀 어레이 블럭의 인터페이스 수행시 메인 비트라인을 데이타 버스로 이용하여 셀 데이타 및 센스앰프의 증폭 데이타를 상호 교환함으로써 데이타 엑세스 속도를 향상시키고 전체적인 칩 사이즈를 줄일 수 있도록 하는 효과를 제공한다.

Claims (19)

  1. 메인 비트라인과 선택적으로 연결되는 다수개의 서브 비트라인을 포함하고 상기 서브 비트라인의 센싱전압을 전류로 변환시켜 상기 메인 비트라인 센싱 전압을 유도하는 계층화된 구조의 셀 어레이를 포함하는 불휘발성 강유전체 메모리 장치에 있어서,
    불휘발성 강유전체 캐패시터를 구비하여 셀에 저장된 센싱 데이타를 리드하고, 상기 셀에 입력 데이타를 라이트 하는 셀 어레이 블럭; 및
    상기 셀 어레이 블럭으로부터 인가되는 상기 센싱 데이타의 로직 연산을 프로세싱하고, 상기 입력 데이타를 상기 셀 어레이 블럭에 출력하는 로직 프로세서를 구비하고,
    상기 셀 어레이 블럭과 상기 로직 프로세서는 상기 셀 어레이 블럭의 메인 비트라인 버스를 이용하여 상호 데이타를 교환함을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  2. 제 1항에 있어서,
    상기 로직 프로세서와 상기 셀 어레이 블럭 사이에서 상기 센싱 데이타와 상기 입력 데이타의 상호 인터페이스를 제어하는 입/출력 포트 인터페이스부; 및
    상기 센싱 데이타를 증폭하여 상기 메인 비트라인 버스에 출력하는 센스앰프 어레이부를 더 구비함을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  3. 제 2항에 있어서, 상기 로직 프로세서와 상기 입/출력 포트 인터페이스부 사이에서 상호 데이타를 교환하기 위한 로직 버스를 더 구비함을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  4. 제 2항에 있어서, 상기 센스앰프 어레이부는 상기 메인 비트라인 버스에 구비된 복수개의 메인 비트라인과 대응하여 순차적으로 병렬 연결된 복수개의 센스앰프부를 구비함을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  5. 제 4항에 있어서, 상기 복수개의 센스앰프부 각각은
    상기 메인 비트라인을 통해 인가되는 데이타를 센싱하여 증폭하는 센싱부; 및
    상기 센싱부 및 상기 메인 비트라인을 통해 인가되는 데이타를 저장하는 래치부를 구비함을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  6. 제 2항에 있어서, 상기 입/출력 포트 인터페이스부는 상기 메인 비트라인 버스에 구비된 복수개의 메인 비트라인과 대응하여 순차적으로 병렬 연결된 복수개의 인터페이스부를 구비함을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  7. 제 6항에 있어서, 상기 복수개의 인터페이스부 각각은
    라이트 모드시 활성화되어 상기 로직 프로세서로부터 인가되는 상기 입력 데이타를 상기 메인 비트라인에 전달하는 워드라인 구동부; 및
    리드 모드시 활성화되어 상기 메인 비트라인을 통해 인가되는 상기 센싱 데이타를 상기 로직 프로세서에 전달하는 리드 스위치를 구비함을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  8. 제 1항에 있어서,
    상기 셀 어레이 블럭의 해당 워드라인의 구동을 제어하는 워드라인 구동부; 및
    상기 셀 어레이 블럭의 해당 플레이트 라인의 구동을 제어하는 플레이트라인 구동부를 더 구비함을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  9. 제 1항에 있어서, 상기 셀 어레이 블럭은 상기 메인 비트라인과 선택적으로 연결되는 다수개의 서브 비트라인을 포함하는 복수개의 서브 셀 어레이 블럭을 구비함을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  10. 메인 비트라인과 선택적으로 연결되는 다수개의 서브 비트라인을 포함하고 상기 서브 비트라인의 센싱전압을 전류로 변환시켜 상기 메인 비트라인 센싱 전압을 유도하는 계층화된 구조의 셀 어레이를 포함하는 불휘발성 강유전체 메모리 장치에 있어서,
    불휘발성 강유전체 캐패시터를 각각 구비하여 셀에 저장된 센싱 데이타를 리드하고, 상기 셀에 입력 데이타를 라이트 하는 복수개의 셀 어레이 블럭; 및
    상기 복수개의 셀 어레이 블럭으로부터 인가되는 상기 센싱 데이타의 로직을 프로세싱하고, 상기 입력 데이타를 상기 복수개의 셀 어레이 블럭에 출력하는 로직 프로세서를 구비하고,
    상기 복수개의 셀 어레이 블럭과 상기 로직 프로세서는 상기 복수개의 셀 어레이 블럭의 메인 비트라인 버스를 이용하여 상호 데이타를 교환함을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  11. 제 10항에 있어서, 상기 복수개의 셀 어레이 블럭은 적어도 어느 하나의 셀 어레이 블럭이 선택적으로 활성화 제어됨을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  12. 메인 비트라인과 선택적으로 연결되는 다수개의 서브 비트라인을 포함하고 상기 서브 비트라인의 센싱전압을 전류로 변환시켜 상기 메인 비트라인 센싱 전압을 유도하는 계층화된 구조의 셀 어레이를 포함하는 불휘발성 강유전체 메모리 장치에 있어서,
    불휘발성 강유전체 캐패시터를 구비하여 셀에 저장된 센싱 데이타를 리드하고, 상기 셀에 입력 데이타를 라이트 하는 셀 어레이 블럭;
    상기 센싱 데이타의 로직을 프로세싱하고, 상기 입력 데이타를 상기 셀 어레이 블럭에 출력하는 로직 프로세서;
    상기 로직 프로세서와 상기 셀 어레이 블럭 사이에서 상기 센싱 데이타와 상기 입력 데이타의 상호 인터페이스를 제어하는 입/출력 포트 인터페이스부; 및
    상기 센싱 데이타를 증폭하여 증폭된 데이타를 상기 입/출력 포트 인터페이스부에 출력하는 센스앰프 어레이부를 구비하고,
    상기 셀 어레이 블럭, 상기 입/출력 포트 인터페이스부 및 상기 센스앰프 어레이부는 상기 셀 어레이 블럭의 메인 비트라인 버스를 이용하여 상호 데이타를 교환함을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  13. 제 12항에 있어서, 상기 로직 프로세서와 상기 입/출력 포트 인터페이스부 사이에서 상호 데이타를 교환하기 위한 로직 버스를 더 구비함을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  14. 제 12항에 있어서, 상기 센스앰프 어레이부는 상기 메인 비트라인 버스에 구 비된 복수개의 메인 비트라인과 대응하여 순차적으로 병렬 연결된 복수개의 센스앰프부를 구비함을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  15. 제 14항에 있어서, 상기 복수개의 센스앰프부 각각은
    상기 메인 비트라인을 통해 인가되는 데이타를 센싱하여 증폭하는 센싱부; 및
    상기 센싱부 및 상기 메인 비트라인을 통해 인가되는 데이타를 저장하는 래치부를 구비함을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  16. 제 12항에 있어서, 상기 입/출력 포트 인터페이스부는 상기 메인 비트라인 버스에 구비된 복수개의 메인 비트라인과 대응하여 순차적으로 병렬 연결된 복수개의 인터페이스부를 구비함을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  17. 제 16항에 있어서, 상기 복수개의 인터페이스부 각각은
    라이트 모드시 활성화되어 상기 로직 프로세서로부터 인가되는 상기 입력 데이타를 상기 메인 비트라인에 전달하는 워드라인 구동부; 및
    리드 모드시 활성화되어 상기 메인 비트라인을 통해 인가되는 상기 센싱 데이타를 상기 로직 프로세서에 전달하는 리드 스위치를 구비함을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  18. 제 12항에 있어서,
    상기 셀 어레이 블럭의 해당 워드라인의 구동을 제어하는 워드라인 구동부; 및
    상기 셀 어레이 블럭의 해당 플레이트 라인의 구동을 제어하는 플레이트라인 구동부를 더 구비함을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  19. 제 12항에 있어서, 상기 셀 어레이 블럭은 상기 메인 비트라인과 선택적으로 연결되는 다수개의 서브 비트라인을 포함하는 복수개의 서브 셀 어레이 블럭을 구비함을 특징으로 하는 불휘발성 강유전체 메모리 장치.
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