KR20080114267A - 강유전체 메모리 장치 및 이의 버스트모드 동작방법 - Google Patents

강유전체 메모리 장치 및 이의 버스트모드 동작방법 Download PDF

Info

Publication number
KR20080114267A
KR20080114267A KR1020070063642A KR20070063642A KR20080114267A KR 20080114267 A KR20080114267 A KR 20080114267A KR 1020070063642 A KR1020070063642 A KR 1020070063642A KR 20070063642 A KR20070063642 A KR 20070063642A KR 20080114267 A KR20080114267 A KR 20080114267A
Authority
KR
South Korea
Prior art keywords
data
plate
line
signal
disabled
Prior art date
Application number
KR1020070063642A
Other languages
English (en)
Inventor
이강운
민병준
이한주
전병길
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020070063642A priority Critical patent/KR20080114267A/ko
Publication of KR20080114267A publication Critical patent/KR20080114267A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2253—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2259—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2273—Reading or sensing circuits or methods

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

본 발명은 강유전체 메모리 장치 및 이의 버스트모드 동작방법을 공개한다.
본 발명은 복수개의 워드 라인과 플레이트 라인과 비트라인 사이에 연결되는 복수개의 강유전체 메모리 셀을 구비하는 메모리 셀 어레이, 내부 어드레스 신호와 플레이트 제어신호에 응답하여 상기 워드라인과 상기 플레이트 라인을 각각 선택하여 인에이블 시키고, 상기 플레이트 라인이 디세이블 되면 일정시간 이후 워드라인을 디세이블 시키는 셀 선택부, 외부에서 인가되며 칩을 활성화 시키는 외부 칩 인에이블 신호가 디세이블 되면, 상기 플레이트 라인을 디세이블 시키는 상기 플레이트 제어신호를 출력하는 플레이트 제어회로를 구비하는 것을 특징으로 한다.
따라서, 본 발명은 강유전체 메모리 장치의 버스트 동작에 있어서 버스트 모드 쓰기동작 시에 외부에서 인가되며 칩을 활성화 시키는 외부 칩 인에이블 신호가 디세이블 되고, 마지막 데이터 '0'쓰기 동작이 완료되면 플레이트 라인을 디세이블 시키며, 외부 칩 인에이블 신호의 디세이블 이후에 더미 사이클을 지정하고 데이터 '1'쓰기 동작을 완료하기 위해 더미 사이클 동안에 외부 칩 인에이블 신호가 인에이블 되더라도 내부적으로 사이클이 시작되지 않도록 하므로 구현할 수 있다.

Description

강유전체 메모리 장치 및 이의 버스트모드 동작방법{Ferroelectrics Random Access Memory device and burst mode operation method thereof}
도 1은 강유전체 메모리 셀을 구성하는 일반적인 강유전 물질의 히스테리시스 커브를 나타낸 도면이다.
도 2는 종래의 강유전체 메모리 장치의 메모리 셀 어레이를 구성하는 메모리 셀을 나타낸 도면이다.
도 3은 종래의 비동기식 강유전체 메모리 장치의 구성을 나타내는 블록도이다.
도 4는 종래의 비동기식 강유전체 메모리 장치의 동작을 나타내는 타이밍 도이다.
도 5는 본 발명에 따른 동기식 강유전체 메모리 장치의 구성을 나타내는 블록도이다.
도 6은 본 발명에 따른 강유전체 메모리 장치의 버스트 모드 시 동작을 나타내는 타이밍 도이다.
본 발명은 강유전체 메모리 장치에 관한 것으로서, 특히 강유전체 메모리 장치의 버스트모드 구현방법에 관한 것이다.
비휘발성 강유전체 메모리 즉, FRAM(Ferroelectric Random Access Memory)은 DRAM(Dynamic andom Access Memory)정도의 데이터 처리 속도를 갖고, 전원의 오프(OFF)시에도 데이터가 보존되는 특성 때문에 차세대 기억 소자로 주목받고 있다.
FRAM은 DRAM과 거의 유사한 구조를 갖는 기억소자로서 커패시터의 재료로 강유전체를 사용하여 강유전체의 특성인 높은 잔류 분극을 이용한 것으로 강유전체는 두개의 안정한 잔류분극(Remnant Polarization)상태를 갖고 있어 이를 박막화하여 비휘발성 메모리 소자로서의 응용이 실현되고 있다. 강유전체 박막을 이용하는 비휘발성 메모리 소자는 가해주는 전기장의 방향으로 분극의 방향을 조절하여 신호를 입력하고 전기장을 제거하였을 때 남아있는 잔류분극의 방향에 의해 디지털 신호 '0'과 '1'을 저장하는 원리를 이용한다.
메모리 장치는 데이터를 보다 빠르게 억세스 하기 위해 버스트 모드라는 것을 사용하는데, 버스트 모드(Burst mode)라는 것은 한번 입력된 어드레스에 의해 활성화된 워드라인에 대응하는 데이터를 비트라인 센스앰프가 감지 증폭한 다음에, 다시 어드레스를 입력받지 않고도 설정된 버스트 길이(Burst Length)에 따라 감지 증폭된 데이터를 이용하여 순차적으로 입출력하는 모드를 말한다.
도1은 강유전체 메모리 셀을 구성하는 일반적인 강유전 물질의 히스테리시스 커브(hysteresis curve)를 나타낸 도면이다.
도1의 히스테리시스 커브를 설명하면 다음과 같다.
접지 전압(Vss 또는 0V)이 인가되어서 강유전 물질에 아무런 전계가 인가되지 않으면 분극이 발생되지 않는다. 강유전체 커패시터 양단의 전압이 양(plus)의 방향으로 증가될 때, 분극도(또는 전하량)는 영(zero)으로부터 양의 분극 영역 내의 상태점(A)까지 증가한다. 상태점(A)에서, 분극은 한 방향으로 발생되고, 상태점(A)에서의 분극도는 최대값에 이르게 된다. 이때, 분극도 즉, 강유전 물질이 보유하는 전하의 양은 +Qs로 표시된다. 이후, 커패시터 양단의 전압이 다시 접지전압(Vss)까지 떨어지더라도, 분극도는 영(zero)까지 낮아지지 않고 상태점(B)에 잔류하게 된다. 이와같은 잔류 분극에 따라서 강유전 물질이 보유하는 전하의 양 즉, 잔류 분극도는 +Qr로 표시된다. 다음, 커패시터 양단의 전압이 음의 방향으로 증가하면, 분극도는 상태점(B)로부터 음의 전하 분극 영역 내의 상태점(C)으로 변한다. 상태점(C)에서, 강유전 물질은 상태점(A)에서의 분극 방향에 반대가 되는 방향으로 분극된다. 이때의 분극도는 -Qs로 표시된다. 이후, 커패시터 양단의 전압이 다시 접지전압(Vss)까지 떨어지더라도, 분극도는 영(zero)까지 떨어지지 않고 상태점(D)에 잔류하게 된다. 이때의 잔류 분극도는 -Qr로 표시된다. 커패시터 양단에 인가되는 전압의 크기가 다시 한 번 양의 방향으로 증가하게 되면, 강유전 물질의 분극도는 상태점(D)에서 상태점(A)으로 변한다.
여기서, 잔류 분극이 +Qr의 상태에 있을 때의 논리 상태가 데이터 '0'을 나타낸다고 가정하면, 잔류 분극이 -Qr의 상태에 있을 때의 논리 상태는 데이터 '1'을 나타낸다.
도2는 종래의 강유전체 메모리 장치의 메모리 셀 어레이를 구성하는 메모리 셀을 나타낸 도면으로서, 트랜지스터(M1), 캐패시터(CFE)로 구성되어있다.
도2의 강유전체 메모리 장치의 메모리 셀을 설명하면 다음과 같다.
메모리 셀은 일방향으로 형성된 비트 라인(B/L)과 비트라인(B/L)과 직각으로 교차하는 방향으로 형성된 워드라인(W/L)과 워드라인(W/L)과 일정한 간격을 두고 워드라인(W/L)과 동일한 방향으로 형성된 플레이트 라인(P/L)과 게이트가 워드라인(W/L)에 연결되고, 드레인은 비트라인(B/L)에 연결되는 트랜지스터(M1)와 강유전체 캐패시터(CFE)의 두 단자 중 하나의 단자가 상기 트랜지스터(M1)의 소스에 연결되고, 다른 단자가 플레이트 라인(P/L)에 연결된다.
상기한 메모리 셀 들이 복수 개로 행과 열로 배열되는 셀 어레이를 구비하는 강유전체 메모리 장치에서의 읽기 및 쓰기 동작은 상기 강유전체 메모리 셀에 인가되는 펄스에 따라 읽기 또는 쓰기 동작이 수행된다. 특히 쓰기 동작은, 비트라인(B/L)으로 인가되는 데이터의 상태와 플레이트 라인(P/L)으로 인가되는 플레이트 제어신호에 의존하여 수행된다.
일반적인 강유전체 메모리 장치에서는, 안정된 쓰기 동작을 위하여, 하나의 사이클(cycle)안에 데이터 '0'을 쓰는 구간과 데이터 '1'을 쓰는 구간을 분리하여 두고 있다. 주로, 데이터 '0'을 쓰는 구간을 먼저 설정하고 이후에 데이터 '1'을 쓰는 구간이 설정된다.
도3은 종래의 비동기식 강유전체 메모리 장치의 구성을 나타내는 블록도로서, 행 어드레스 버퍼회로(11), 열 어드레스 버퍼회로(12), 칩 인에이블 버퍼회로(13), 데이터 입출력 버퍼회로(14), 어드레스 천이 검출회로(15), 행 선택 회 로(21), 열 선택 회로(22), 센스 앰프(23), 데이터 출력 버퍼와 쓰기 드라이버 회로(24), 플레이트 제어회로(25), 셀 어레이(30)로 구성 되어있다.
도3에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
행 어드레스 버퍼회로(11)와 열 어드레스 버퍼회로(12)는 내부 칩 인에이블 신호(ICE)에 응답하여 외부로부터 어드레스(XADD) 신호를 인가받아 래치한다.
어드레스 천이 검출회로(15)는 외부 어드레스(XADD) 신호의 천이를 검출하여 어드레스 천이 검출신호인 합성 펄스신호(ATD_SUM)를 출력한다.
칩 인에이블 버퍼회로(13)는 외부에서 인가되는 외부 칩 인에이블 신호(XCEB)를 인가받고, 합성 펄스 신호(ATD_SUM)에 응답하여 내부 칩 인에이블 신호(ICE)와 칩 인에이블 신호(CEB)를 출력한다.
행 선택회로(21)는 행 어드레스 신호(ADD_X)와 플레이트 제어신호(PPLS)에 응답하여, 행 어드레스 신호(ADD_X)에 대응되는 셀 어레이(30)의 워드라인(W/L) 및 플레이트 라인(P/L)을 활성화 시킨다.
플레이트 제어회로(25)는 내부 칩 인에이블 신호(ICE)와 칩 인에이블 신호(CEB)를 인가 받아, 플레이트 제어신호(PPLS)와 센스엠프 인에이블 신호(SAEN)를 출력한다.
열 선택회로(22)는 열 어드레스 신호(ADD_Y)에 응답하여 감지증폭부(23)에 연결된 셀 어레이(30)의 비트 라인(B/L)을 선택한다.
감지증폭부(23)는 비트 라인(B/L)의 전압을 감지 증폭한다.
데이터 입출력 버퍼회로(14)는 데이터를 입력받고 출력한다.
데이터 출력 버퍼와 쓰기 드라이버회로(24)는 데이터 입출력 버퍼회로(14)를 통하여 데이터를 인가받고, 쓰기 드라이버회로를 통하여 열 선택회로(22)에 전달하거나, 셀 어레이(30)의 데이터를 데이터 입출력 버퍼회로(14)를 통하여 외부로 출력한다.
도4는 종래의 비동기식 강유전체 메모리 장치의 동작을 나타내는 타이밍도이다.
도3과 도4를 참조하여 강유전체 메모리 장치의 읽기 동작과 쓰기 동작을 설명하면 다음과 같다.
일반적인 강유전체 메모리 장치에서의 동작은, 외부 칩 인에이블 신호(XCEB)가 인에이블 됨에 의해 시작된다.
외부 칩 인에이블 신호(XCEB)의 인에이블에 의하여 외부어드레스(XADD)가 인가된다. 외부어드레스(XADD)는 어드레스 버퍼회로(11, 12)에 인가되는데, 어드레스 버퍼회로(11, 12)에서는 인가되는 외부어드레스를 버퍼링하여 내부어드레스 신호(ADD_X, ADD_Y)를 발생시키고, 내부어드레스 신호(ADD_X, ADD_Y)에 의하여 셀 어레이(30)의 특정 메모리 셀이 선택되게 된다.
내부어드레스 신호(ADD_X, ADD_Y)의 천이를 검출하여 각각의 어드레스 신호에 대한 어드레스 천이 검출신호들(미도시)을 발생시킨다. 어드레스 천이 검출신호들은 어드레스 천이 검출회로(15)에 의해 합쳐져서 하나의 어드레스 천이 검출신호인 합성 펄스신호(ATD_SUM)가 된다. 합성 펄스신호(ATD_SUM)는 일정시간 인에이블 되었다가 디세이블 되는 짧은 펄스신호이다.
합성 펄스신호(ATD_SUM)에 의해 내부 칩 인에이블 신호(Internal Chip Enable signal :ICE)가 발생되고, 내부 칩 인에이블 신호(ICE)에 의해 메모리 장치 동작에 필요한 모든 내부 제어신호를 생성한다. 내부 칩 인에이블 신호(ICE)는 상기 합성 펄스신호(ATD_SUM)의 디세이블을 위한 천이 시에 발생된다.
내부 칩 인에이블 신호(ICE)에 응답하여 행 선택회로(21)에 의해 상기 선택된 셀 어레이(30)의 메모리 셀의 워드라인(W/L)이 인에이블 되고, 내부 칩 인에이블 신호(ICE)에 응답하는 플레이트 제어회로(25)에서 발생되는 플레이트 제어신호(PPLS)에 의하여 선택된 메모리 셀의 플레이트 라인(P/L)이 인에이블 된다.
여기서, 먼저 강유전체 메모리 장치의 읽기 동작을 설명하면 상기 플레이트 라인(P/L)이 인에이블 되면 읽기구간(t1)이 시작된다. 플레이트 라인(P/L)이 인에이블 되어 읽기구간(t1)이 시작되면, 접지전압의 상태를 유지하고 있던 비트라인(B/L)에 선택된 메모리 셀에 저장된 데이터에 대응되는 전압이 비트라인(B/L)에 나타난다.
다음으로, 플레이트 라인(P/L)이 인에이블 되고 나서 일정시간 후에 센스 앰프 인에이블 신호(SAEN)가 발생되어 센스앰프를 인에이블 시킨다. 센스 앰프가 인에이블 되어 데이터를 출력하게 되면 상기 읽기구간(t1)이 끝나게 된다.
읽기 구간(t1)이 끝난 후에는 재 저장 구간(t3)을 갖게 되는데, 재 저장 구간(t3)은 읽기 동작을 위해 상기 플레이트 라인(P/L)이 인에이블 되면 데이터가 저장되어 있던 메모리 셀의 데이터가 역전되는 현상이 발생되므로 이를 해결하기 위 하여 원래의 데이터를 재 저장하기 위한 구간이다. 재 저장 구간(t3)은 메모리 셀에 저장된 데이터의 파괴를 막기 위해 충분한 시간이 보장되어야 한다.
재 저장 구간(t3)은 상기 플레이트 라인(P/L)이 디세이블 된 후, 일정시간 경과 후에 센스앰프 인에이블 신호(SAEN)가 디세이블 되는 시점까지 계속되며, 센스 엠프 인에이블 신호(SAEN)의 디세이블은 외부 칩 인에이블 신호(XCEB)에 응답하여 발생할 수 있고, 두 번째 합성 펄스신호(ATD_SUM)의 인에이블을 위한 천이 시에 응답하여 발생 될 수 있다.
센스 앰프 인에이블 신호(SAEN)가 디세이블 되면, 내부 칩 인에이블 신호(ICE)는 디세이블 되고, 이에 따라 워드라인(W/L)이 디세이블 되어 동작이 끝나게 된다.
다음으로 강유전체 메모리 장치의 쓰기 동작을 설명하면 읽기구간(t1) 이후에 데이터 쓰기구간으로써 플레이트 라인(P/L)의 인에이블 또는 디세이블 상태에 따라, 데이터 '0'의 쓰기구간(t2)과 데이터 '1'의 쓰기구간(t3)으로 구분된다.
데이터 '0'의 쓰기구간(t2)에서는 외부에서 비트라인(B/L)을 통하여 인가되는 데이터가 '0'인 경우, 비트라인(B/L)의 전압이 접지레벨을 유지하게 되고, 인에이블 상태(전원전압 레벨 상태)를 가지는 플레이트 라인(P/L)과의 전압레벨차에 의해 데이터 '0'이 쓰기 된다.
반면에, 비트라인(B/L)을 통하여 인가되는 데이터가 '1'인 경우에는, 비트라인(B/L)의 전압이 전원전압 레벨을 유지하게 되고, 인에이블 상태를 가지는 플레이트 라인(P/L)과의 전압차가 없으므로 아무런 동작도 일어나지 않는다.
데이터 '0'의 쓰기 동작은 센스앰프 인에이블 신호(SAEN)가 인에이블 된 후 플레이트 라인(P/L)이 디세이블 되기 전까지 수행되게 된다.
다음으로, 데이터 '1'의 쓰기구간(t3)에서는 외부에서 비트라인(B/L)을 통하여 인가되는 데이터가 '1'인 경우, 비트라인(B/L)의 전압이 전원전압 레벨을 유지하게 되고, 디세이블 상태(접지레벨상태)를 가지는 플레이트 라인(P/L)과의 전압 레벨차에 의해 데이터 '1'이 쓰기 된다.
반면에, 비트라인(B/L)을 통하여 인가되는 데이터가 데이터 '0'인 경우에는 비트라인(B/L)의 전압이 접지레벨 상태를 유지하게 되고, 디세이블 상태를 가지는 플레이트 라인(P/L)과의 전압차가 없으므로 아무런 동작도 일어나지 않는다.
데이터'1'쓰기 동작 구간(t3)은 상기 플레이트 라인(P/L)이 디세이블 된 후 일정 시간 후에 센스 앰프 신호(SAEN)가 디세이블 되는데, 이 시간동안 이루어지게 된다. 데이터 '1'쓰기 동작은 데이터 '0'쓰기 동작에서 비트라인(B/L)에 데이터를 넣어 놓게 되므로 한꺼번에 데이터'1'쓰기가 이루어진다.
여기서 센스 앰프 인에이블 신호(SAEN)는 외부 칩 인에이블 신호(XCEB)가 디세이블로 천이 되는 시점에서 디세이블 되고, 또는 외부어드레스 신호(또는 합성 펄스 신호(ATD_SUM)가 인에이블 되는 천이 시점)가 바뀐 후에 디세이블 된다.
센스 앰프 인에이블 신호(SAEN)가 디세이블 되면, 내부 칩 인에이블 신호(ICE)는 디세이블 되고, 이에 따라 워드라인(W/L)이 디세이블 되어 동작이 끝나게 된다.
여기서, 버스트 모드 동작 시 외부 클럭 신호(XCLK)에 응답하여 데이터가 입 출력하게 되는데, 버스트 모드의 읽기동작의 경우는 상기 플레이트 라인(P/L) 인에이블 이후에 상기 감지증폭부에 저장된 데이터를 상기 외부 클럭 신호(XCLK)에 응답하여 외부로 전달시키면 된다. 하지만 버스트 모드의 쓰기동작의 경우에서 버스트 길이에 따라 어드레스를 증가시키며 데이터 쓰기 동작을 하는데 있어서, 데이터'0'쓰기는 쓰기동작이 끝나기 전에 플레이트 라인(P/L)이 디세이블 되어 데이터 '0'쓰기동작이 이루어 질 수 없게 된다.
본 발명의 목적은 버스트 모드로 동작할 수 있는 강유전체 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 강유전체 메모리 장치를 버스트 모드로 동작 시킬 수 있는 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 강유전체 메모리 장치는 복수개의 워드 라인과 플레이트 라인과 비트라인 사이에 연결되는 복수개의 강유전체 메모리 셀을 구비하는 메모리 셀 어레이, 내부 어드레스 신호와 플레이트 제어신호에 응답하여 상기 워드라인과 상기 플레이트 라인을 각각 선택하여 인에이블 시키고, 상기 플레이트 라인이 디세이블 되면 일정시간 이후 워드라인을 디세이블 시키는 셀 선택부, 외부에서 인가되며 칩을 활성화 시키는 외부 칩 인에이블 신호가 디세이블 되면, 상기 플레이트 라인을 디세이블 시키는 상기 플레이트 제어신호를 출력하는 플레이트 제어회로를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 강유전체 메모리 장치의 상기 셀 선택 부는 상기 내부 어드레스 신호에 응답하여 행 어드레스 신호를 출력하는 행 어드레스 버퍼회로, 상기 내부 어드레스 신호에 응답하여 열 어드레스 신호를 출력하는 열 어드레스 버퍼회로, 버스트 모드 동작 시 버스트 길이만큼 상기 열 어드레스를 순차적으로 증가시키는 열 어드레스 카운터, 상기 행 어드레스 신호에 응답하여 상기 셀 어레이의 상기 워드라인을 인에이블 시키고, 상기 플레이트 제어신호에 응답하여 상기 셀 어레이의 상기 플레이트 라인을 인에이블 시켜서 상기 셀 어레이의 복수개의 강유전체 메모리 셀을 선택하고, 상기 플레이트 제어신호에 응답하여 플레이트 라인이 디세이블 되면 일정시간 이후 상기 워드라인을 디세이블 시키는 행 선택회로, 상기 선택된 복수개의 메모리 셀들의 데이터를 감지, 증폭시키는 복수개의 센스엠프를 구비하는 감지증폭부, 상기 열 어드레스 신호에 응답하여 상기 복수개의 센스 엠프 중 한 개의 센스 엠프를 선택하는 열 선택회로를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 강유전체 메모리 장치의 상기 플레이트 제어회로는 버스트 모드 동작 시 버스트 길이에 따른 데이터 '0'쓰기를 완료 한 후 상기 플레이트 라인을 디세이블 시키는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 강유전체 메모리 장치의 상기 강유전체 메모리 장치는 상기 외부 칩 인에이블 신호가 디세이블 되고, 상기 플레이트 라인이 디세이블 된 후 더미 사이클 설정하여 데이터 '1'쓰기 동작을 완료하며, 상기 데이터 '1'쓰기 동작을 완료 할 때까지 새로운 사이클을 시작할 수 없도록 하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 강유전체 메모리 장치의 버스트 모드 동작방법은 강유전체 캐패시터를 메모리 셀들로 사용한 동기식 반도체 메모리 장치의 버스트 모드 쓰기 동작에 있어서, 내부 어드레스 신호와 플레이트 제어신호에 응답하여 플레이트 라인을 인에이블 시키고, 버스트 모드 동작 시 설정된 버스트 길이에 따른 데이터'0'쓰기동작을 완료한 후, 상기 플레이트 라인을 디세이블 시키며, 더미 사이클을 두어 데이터 '1'쓰기를 완료한 후 쓰기동작을 끝내고 새로운 사이클을 시작하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하여 본 발명의 강유전체 메모리 장치의 버스트 모드 동작방법을 설명하면 다음과 같다.
도5는 본 발명에 따른 동기식 강유전체 메모리 장치의 구성을 나타내는 블록도로서, 행 어드레스 버퍼회로(111), 열 어드레스 버퍼회로(112), 칩 인에이블 버퍼회로(113), 데이터 입출력 버퍼회로(114), 클럭 버퍼회로(116), 행 어드레스 카운터(117), 열 어드레스 카운터(118), 행 선택 회로(121), 열 선택 회로(122), 센스 앰프(123), 데이터 출력 버퍼와 쓰기 드라이버 회로(124), 플레이트 제어회로(125), 셀 어레이(130)로 구성 되어있다.
도5에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
행 어드레스 버퍼회로(11)와 열 어드레스 버퍼회로(12)는 내부 칩 인에이블 신호(ICE)에 응답하여 외부로부터 어드레스(XADD) 신호를 인가받아 래치하여 각각의 내부어드레스 신호(ADD_X, ADD_Y)를 출력한다.
클럭 버퍼 회로(116)는 외부에서 인가되는 외부 클럭신호(XCLK)를 버퍼하여 버퍼된 내부 클럭신호(PCLK)를 발생한다.
칩 인에이블 버퍼회로(113)는 외부에서 인가되는 외부 칩 인에이블 신호(XCEB)와 내부 클럭신호(PCLK)에 응답하여, 버스트 모드 동작을 시작하기 위한 버스트 플래그신호(BUST_F)를 출력한다.
행 선택회로(121)는 내부 행 어드레스 신호(ADD_X)와 플레이트 제어신호(PPLS)에 응답하여, 내부 행 어드레스 신호(ADD_X)에 대응되는 셀 어레이(30)의 워드라인(W/L) 및 플레이트 라인(P/L)을 활성화 시킨다.
플레이트 제어회로(125)는 버스트 플래그신호(BUST_F)신호에 응답하여 플레이트 제어신호(PPLS)와 센스엠프 인에이블 신호(SAEN)를 출력한다.
열 선택회로(122)는 내부 열 어드레스 신호(ADD_Y)에 응답하여 감지증폭부(123)에 연결된 셀 어레이(130)의 비트 라인(B/L)을 선택한다.
감지증폭부(123)는 비트 라인(B/L)의 전압을 감지 증폭한다.
데이터 입출력 버퍼회로(114)는 데이터를 입력받고 출력한다.
데이터 출력 버퍼와 쓰기 드라이버회로(124)는 데이터 입출력 버퍼회로(114)를 통하여 데이터를 인가받고, 내부 클럭신호(PCLK)에 응답하여 쓰기 드라이버회로를 통하여 열 선택회로(122)에 전달하거나, 내부 클럭신호(PCLK)에 응답하여 셀 어레이(130)의 데이터를 데이터 입출력 버퍼회로(114)를 통하여 외부로 출력한다.
도6은 본 발명에 따른 강유전체 메모리 장치의 버스트 모드 시 동작을 나타내는 타이밍 도이다.
도5와 도6을 참조하여 본 발명에 따른 강유전체 메모리 장치의 버스트 모드의 읽기 동작과 쓰기 동작을 설명하면 다음과 같다.
강유전체 메모리 장치는 외부 클럭신호(XCLK)를 인가받고 있으며, 외부 칩 인에이블 신호(XCEB)가 인에이블 됨에 의해 강유전체 메모리 장치의 동작이 시작된다.
외부 칩 인에이블 신호(XCEB)의 인에이블에 의하여 외부어드레스(XADD)가 인가되고, 외부어드레스(XADD)는 어드레스 버퍼회로(111, 112)에 인가되는데, 어드레스 버퍼회로(111, 112)에서는 인가되는 외부어드레스(XADD)를 버퍼링 하여 내부어드레스 신호(ADD_X, ADD_Y)를 발생시킨다.
내부어드레스 신호(ADD_X, ADD_Y)는 행 어드레스 카운터(117)와 열 어드레스 카운터(118)를 통하여 각각 행 선택회로(121)와 열 선택회로(122)에 인가되어, 셀 어레이(130)의 특정한 셀을 선택하게 되는데, 행 어드레스 카운터(117)와 열 어드레스 카운터(118)는 버스트 모드 동작 시 내부 클럭신호(PCLK)에 응답하여 열 어드레스 카운터(118)의 어드레스를 증가시키고, 열 어드레스 카운터(118)에서 출력되는 열 어드레스 카운터신호(C_ADD_Y)에 의하여 셀 어레이(130)의 특정 메모리 셀을 순차적으로 선택되게 된다.
이 때, 버스트 모드 동작 시 열 어드레스 카운터(118)는 증가되는 어드레스는 수가 버스트 길이와 같게 될 때까지 증가된다.
열 어드레스 카운터신호(C_ADD_Y)는 열 선택회로(122)에 전달되고, 열 선택회로(122)는 비트라인들(BL0~BLn) 중 일부를 선택하고, 선택된 비트라인들은 데이 터 출력버퍼와 쓰기 드라이버회로(124)에 연결된다.
행 어드레스 카운터신호(C_ADD_X)를 인가받은 행 선택회로(121)에 의하여 선택된 메모리 셀의 워드라인(W/L)이 인에이블 되고, 버스트 플래그 신호(BUST_F)에 응답하여 플레이트 제어회로(125)에서 출력되는 플레이트 제어신호(PPLS)에 따라 선택된 메모리 셀의 플레이트 라인(P/L)이 인에이블 된다.
먼저 강유전체 메모리 장치에서 버스트 모드 읽기 동작을 설명하면, 상기와 같은 동작으로 플레이트 라인(P/L)이 인에이블 되면 버스트 모드의 읽기 동작이 시작된다. 플레이트 라인(P/L)이 인에이블 되어 읽기구간(T1)이 시작되면, 접지전압의 상태를 유지하고 있던 비트라인(B/L)에 선택된 메모리 셀에 저장된 데이터에 대응되는 전압이 비트라인(B/L)에 나타난다.
다음으로, 플레이트 라인(P/L)이 인에이블 되고 나서 일정시간 후에 제어회로(125)에서 출력되는 센스 앰프 인에이블 신호(SAEN)에 의하여 센스앰프를 인에이블 시킨다. 센스 앰프가 인에이블 되면 비트라인(B/L)에 나타난 전압을 센스앰프에서 감지 및 증폭을 하게 된다.
이 후, 센스앰프에 감지 증폭된 전압, 즉 데이터를 데이터 출력 버퍼와 쓰기 드라이버회로(124)를 통하여 내부 클럭 신호(PCLK)에 따라 출력하게 된다.
이 때, 버스트 길이 수만큼 데이터를 연속적으로 출력하게 되는데, 내부 클럭신호(PCLK)에 응답하여 열 어드레스 카운터(118)를 증가시키면서 증가된 어드레스 수가 버스트 길이 수가 될 때까지 연속적으로 데이터를 출력한다.
예를 들어, 버스트 길이가 4이며, 실행 중인 명령어에 의해 입력된 행 어드 레스에 의하여 한 개의 워드라인과 플레이트 라인이 선택되고, 입력된 열 어드레스에 의하여 센스앰프(S1)가 선택된 경우라면, 센스앰프(S1~S4)에 의해 감지 증폭된 4개의 데이터가 클럭신호에 응답하여 순차적으로 외부로 출력되는 것이다. 여기서, 버스트 길이는 연속적으로 출력되는 데이터의 수를 나타내는 것으로, 만약 버스트 길이가 8인 경우는 센스앰프(S1~S8)에 의해 감지 증폭된 8개의 데이터가 클럭신호에 응답하여 순차적으로 외부로 출력될 것이다.
읽기 구간(T1)이 끝난 후에는 재 저장 구간(T3)을 갖게 되는데, 재 저장 구간(T3)은 읽기동작을 위해 플레이트 라인(P/L)이 인에이블 되면 데이터 '1'이 저장되어 있던 메모리 셀의 데이터가 역전되는 현상이 발생되므로, 이를 해결하기 위해 원래의 데이터를 재 저장하기 위한 구간이다. 재 저장 구간(T3)은 메모리 셀에 저장된 데이터의 파괴를 막기 위해 충분한 시간이 보장되어야 한다.
재 저장 구간(T3)은 상기 플레이트 라인(P/L)이 디세이블 된 후, 일정시간 경과 후에 센스앰프가 디세이블 되는 시점까지 계속되며, 센스 앰프 인에이블 신호(SAEN)가 디세이블 되면, 내부 칩 인에이블 신호(ICE)는 디세이블 되고, 이에 따라 상기 워드라인(W/L)이 디세이블 되어 동작이 끝나게 된다.
여기서, 플레이트 라인(P/L)이 디세이블 되는 시간은 버스트 모드의 마지막 사이클의 마지막 읽기 데이터가 출력되고, 상기 외부 칩 인에이블 신호(XCEB)가 디세이블 된 뒤가 된다.
따라서, 외부 칩 인에이블 신호(XCEB)가 디세이블 된 후, 재 저장 구간(T3)을 갖기 위해, 재 저장 구간(T3)이 끝날 때 까지 다음 사이클(Cycle)이 시작되지 않도록 더미 사이클(Dummy Cycle) 지정이 필요하다. 즉, 더미 사이클(Dummy Cycle) 동안에는 외부 칩 인에이블 신호(XCEB)가 인에이블 되더라도 내부적으로는 다음 사이클이 시작되지 않도록 하여야한다.
다음으로, 강유전체 메모리 장치에서 버스트 모드 쓰기 동작을 설명하면, 읽기구간(t1)이 후, 센스 앰프 인에이블 신호(SAEN)가 발생되면, 버스트 모드의 쓰기 동작이 시작된다. 버스트 모드의 쓰기 동작은 강유전체 메모리 장치의 특성상 플레이트 라인(P/L)의 인에이블 또는 디세이블 상태에 따라, 데이터 '0'의 쓰기구간(T2)과 데이터 '1'의 쓰기구간(t3)으로 구분된다.
여기서, 강유전체의 데이터 쓰기에 대해서는 도4의 설명을 참고한다.
먼저 시작되는 버스트 모드의 데이터'0'쓰기 동작구간(T2)에서는 데이터가 내부 클럭신호(PCLK)에 따라 데이터 입출력 버퍼회로(114)와 데이터 출력 버퍼와 쓰기 드라이버회로(124)의 쓰기 드라이버회로를 통하여 비트라인(B/L)에 전달되고, 내부 클럭 신호(PCLK)에 따라 열 어드레스 카운터(118)의 어드레스를 증가시키면서 증가시킨 어드레스 수가 버스트 길이 수가 될 때까지 데이터를 순차적으로 쓰게 된다. 이 때, 내부 클럭 신호(PCLK)에 따라 입력된 데이터 중 데이터 '0'을 먼저 쓰기를 하게 되고, 데이터 '0'쓰기 동작구간(t2)에서 데이터 '1'도 비트라인(B/L)에 전달되지만 플레이트 라인(P/L)이 인에이블 되어 있으므로 쓰기 되지 않는다.
여기서, 데이터 '0'을 쓰기위해 플레이트 라인(P/L)은 외부 칩 인에이블 신호(XCEB)가 디세이블 되더라도 내부 클럭 신호(PCLK)에 따라 마지막 데이터 '0'쓰는 충분한 시간까지 인에이블 되어 있어야 하며, 마지막 데이터 '0'쓰는 시간이 끝 나면 외부 칩 인에이블 신호(XCEB)에 따라 상기 플레이트 라인(P/L)을 디세이블 시킨다.
플레이트 라인(P/L)이 디세이블 된 후 상기 버스트 모드의 '1'쓰기 동작 구간(T3)이 시작된다.
버스트 모드의 '1'쓰기 동작 구간(T3)은 버스트 모드의 '0'쓰기 동작 구간(T2)이후에 이루어지기 때문에, 외부 칩 인에이블 신호(XCEB)의 디세이블 이후에 데이터 '1'쓰기 구간(T3)이 끝날 때 까지 다음 사이클(Cycle)이 시작되지 않도록 더미 사이클(Dummy Cycle) 지정이 필요하다.
버스트 모드의 데이터'1'쓰기 동작 구간(T3)은 상기 플레이트 라인(P/L)이 디세이블 된 후 일정 시간 후에 센스 앰프 신호(SAEN)가 디세이블 되는데, 이 시간동안 이루어지게 된다. 데이터 '1'쓰기 동작은 데이터 '0'쓰기 동작에서 비트라인(B/L)에 데이터를 넣어 놓게 되므로 한꺼번에 데이터'1'쓰기가 이루어진다. 데이터 '1'쓰기가 모두 끝나면 상기 센스 앰프 신호(SAEN)가 디세이블 되고, 워드라인(P/L)을 디세이블 시켜 동작을 끝내게 된다.
따라서, 본 발명의 강유전체 메모리 장치에서의 버스트 모드 동작은 버스트 동작의 마지막 사이클의 마지막 데이터 '0'쓰기 시간까지 플레이트 라인(P/L)의 인에이블 시간이 충분히 보장되어야 하며, 상기 외부 칩 인에이블 신호가 디세이블 되어 있으므로 플레이트 라인(P/L)이 디세이블 된 후 다음 데이터 '1'쓰기 구간(T3)이 끝날 때 까지 다음 사이클(Cycle)이 시작되지 않도록 더미 사이클(Dummy Cycle) 지정이 필요하다. 즉, 더미 사이클(Dummy Cycle) 동안에는 외부 칩 인에이 블 신호(XCEB)가 인에이블 되어 다음 새로운 사이클을 시작하더라도 내부적으로는 다음 사이클이 시작되지 않도록 하여야 한다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 강유전체 메모리 장치의 버스트 모드는 버스트 모드 쓰기동작 시에 외부에서 인가되며 칩을 활성화 시키는 외부 칩 인에이블 신호가 디세이블 되고, 마지막 데이터 '0'쓰기 동작이 완료되면 플레이트 라인을 디세이블 시키며, 외부 칩 인에이블 신호의 디세이블 이후에 더미 사이클을 지정하고 데이터 '1'쓰기 동작을 완료하기 위해 더미 사이클 동안에 외부 칩 인에이블 신호가 인에이블 되더라도 내부적으로 사이클이 시작되지 않도록 하므로 구현할 수 있다.

Claims (5)

  1. 복수개의 워드 라인과 플레이트 라인과 비트라인 사이에 연결되는 복수개의 강유전체 메모리 셀을 구비하는 메모리 셀 어레이;
    내부 어드레스 신호와 플레이트 제어신호에 응답하여 상기 워드라인과 상기 플레이트 라인을 각각 선택하여 인에이블 시키고, 상기 플레이트 라인이 디세이블 되면 일정시간 이후 워드라인을 디세이블 시키는 셀 선택부;
    외부에서 인가되며 칩을 활성화 시키는 외부 칩 인에이블 신호가 디세이블 되면, 상기 플레이트 라인을 디세이블 시키는 상기 플레이트 제어신호를 출력하는 플레이트 제어회로를 구비하는 것을 특징으로 하는 강유전체 메모리 장치.
  2. 제1항에 있어서, 상기 플레이트 제어회로는
    버스트 모드 동작 시 버스트 길이에 따른 데이터 '0'쓰기를 완료 한 후 상기 플레이트 라인을 디세이블 시키는 것을 특징으로 하는 강유전체 메모리 장치.
  3. 제1항에 있어서, 상기 강유전체 메모리 장치는
    상기 외부 칩 인에이블 신호가 디세이블 되고, 상기 플레이트 라인이 디세이블 된 후 더미 사이클 설정하여 데이터 '1'쓰기 동작을 완료하며, 상기 데이터 '1'쓰기 동작을 완료 할 때까지 새로운 사이클을 시작할 수 없도록 하는 것을 특징으로 하는 강유전체 메모리 장치.
  4. 제1항에 있어서, 상기 셀 선택부는
    상기 내부 어드레스 신호에 응답하여 행 어드레스 신호를 출력하는 행 어드레스 버퍼회로;
    상기 내부 어드레스 신호에 응답하여 열 어드레스 신호를 출력하는 열 어드레스 버퍼회로;
    버스트 모드 동작 시 버스트 길이만큼 상기 열 어드레스를 순차적으로 증가시키는 열 어드레스 카운터;
    상기 행 어드레스 신호에 응답하여 상기 셀 어레이의 상기 워드라인을 인에이블 시키고, 상기 플레이트 제어신호에 응답하여 상기 셀 어레이의 상기 플레이트 라인을 인에이블 시켜서 상기 셀 어레이의 복수개의 강유전체 메모리 셀을 선택하고, 상기 플레이트 제어신호에 응답하여 플레이트 라인이 디세이블 되면 일정시간 이후 상기 워드라인을 디세이블 시키는 행 선택회로;
    상기 선택된 복수개의 메모리 셀들의 데이터를 감지, 증폭시키는 복수개의 센스엠프를 구비하는 감지증폭부;
    상기 열 어드레스 신호에 응답하여 상기 복수개의 센스 엠프 중 한 개의 센스 엠프를 선택하는 열 선택회로를 구비하는 것을 특징으로 하는 강유전체 메모리 장치.
  5. 강유전체 캐패시터를 메모리 셀들로 사용한 동기식 반도체 메모리 장치의 버스트 모드 쓰기 동작에 있어서,
    내부 어드레스 신호와 플레이트 제어신호에 응답하여 플레이트 라인을 인에이블 시키고, 버스트 모드 동작 시 설정된 버스트 길이에 따른 데이터'0'쓰기동작을 완료한 후, 상기 플레이트 라인을 디세이블 시키며, 더미 사이클을 두어 데이터 '1'쓰기를 완료한 후 쓰기동작을 끝내고 새로운 사이클을 시작하는 것을 특징으로 하는 강유전체 메모리 장치의 버스트 모드 동작방법.
KR1020070063642A 2007-06-27 2007-06-27 강유전체 메모리 장치 및 이의 버스트모드 동작방법 KR20080114267A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070063642A KR20080114267A (ko) 2007-06-27 2007-06-27 강유전체 메모리 장치 및 이의 버스트모드 동작방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070063642A KR20080114267A (ko) 2007-06-27 2007-06-27 강유전체 메모리 장치 및 이의 버스트모드 동작방법

Publications (1)

Publication Number Publication Date
KR20080114267A true KR20080114267A (ko) 2008-12-31

Family

ID=40371394

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070063642A KR20080114267A (ko) 2007-06-27 2007-06-27 강유전체 메모리 장치 및 이의 버스트모드 동작방법

Country Status (1)

Country Link
KR (1) KR20080114267A (ko)

Similar Documents

Publication Publication Date Title
US5373463A (en) Ferroelectric nonvolatile random access memory having drive line segments
JP3916837B2 (ja) 強誘電体メモリ
US7426130B2 (en) Ferroelectric RAM device and driving method
JP5159693B2 (ja) 不揮発性強誘電体メモリ装置の駆動方法
US20120176829A1 (en) Semiconductor memory device with ferroelectric device and refresh method thereof
US7130211B2 (en) Interleave control device using nonvolatile ferroelectric memory
US7652909B2 (en) 2T/2C ferroelectric random access memory with complementary bit-line loads
JP2008171525A (ja) 半導体記憶装置
US20090021995A1 (en) Early Write Method and Apparatus
US6967860B2 (en) Ferroelectric memory device and control method thereof
JP2004234827A (ja) 破壊読出し型メモリおよびメモリ読出方法
US7304882B2 (en) Circuits for driving FRAM
KR100492774B1 (ko) 라이트 보호 영역을 구비한 비휘발성 메모리 장치
JP2006190377A (ja) 半導体メモリ
US6954370B2 (en) Nonvolatile ferroelectric memory device
JP2006228291A (ja) 不揮発性半導体記憶装置
KR20080114267A (ko) 강유전체 메모리 장치 및 이의 버스트모드 동작방법
KR101255325B1 (ko) 강유전체 메모리 장치 및 강유전체 메모리 장치의 구동방법
US6992912B2 (en) Nonvolatile ferroelectric memory device having timing reference control function and method for controlling the same
KR100546136B1 (ko) 와이드 페이지 버퍼를 갖는 불휘발성 강유전체 메모리 장치
KR100576483B1 (ko) 불휘발성 강유전체 메모리 장치
TWI402970B (zh) 具有鐵電元件之半導體記憶元件及其更新方法
JP2007109330A (ja) 強誘電体メモリ装置
JP3967614B2 (ja) 強誘電体メモリ装置
US20050117380A1 (en) FeRAM having single ended sensing architecture

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination