JP3916837B2 - 強誘電体メモリ - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、強誘電体メモリに係り、特に破壊読み出しが行われる強誘電体メモリの動作保証に関する。
【０００２】
【従来の技術】
強誘電体メモリとして、強誘電体キャパシタとトランジスタを組み合わせてメモリセルを構成し、電気的書き換えを可能としたものが知られている。この強誘電体メモリは、強誘電体キャパシタのヒステリシス特性を利用してデータを不揮発に記憶することが可能である。即ち、電源をオフにしてもデータを保持できる点でＥＥＰＲＯＭと同様であり、各種のＩＣカードや携帯端末等への応用が期待されている。
【０００３】
【発明が解決しようとする課題】
しかし強誘電体メモリは、ＥＥＰＲＯＭと異なり、データ読み出しが破壊読み出しとなる。即ち、データ読み出し時、“０”又は“１”のいずれかは自発分極の反転を伴うため、必ず再書き込み動作が必要になる。このことは、データ読み出し等の動作中に電源が遮断されたり、或いは動作保証電圧以下になると、記憶データが破壊されてしまうことを意味する。
従来の強誘電体メモリでは、この様な動作中の電源遮断等に対する動作保証は考えられていない。
【０００４】
この発明は、動作中の電源低下に対する動作保証を可能とした強誘電体メモリを提供することを目的としている。
【０００５】
【課題を解決するための手段】
この発明に係る強誘電体メモリは、複数のブロックに分けられて強誘電体キャパシタを持つメモリセルが配列されたメモリセルアレイと、このメモリセルアレイの各ブロック毎に設けられてメモリ動作に必要な駆動電圧を発生する昇圧電源回路と、外部電源端子につながる電源線と前記各昇圧電源回路の電源供給端子との間にそれぞれ設けられて通常のメモリ動作時はオンを保つ昇圧電源スイッチと、前記電源線の電圧レベル低下を検知する電圧検出回路と、この電圧検出回路の出力により前記メモリセルアレイの選択されているブロックを除き他のブロックに対応する前記昇圧電源スイッチをオフにするスイッチ制御回路とを有することを特徴とする。
【０００６】
この発明において好ましくは、強誘電体メモリは更に、前記電源線の電圧が供給されて内部電源電圧を出力する内部電源回路と、この内部電源回路に併設された電源用キャパシタと、前記内部電源回路と前記電源線との間に設けられて前記電圧検出回路の出力によりオフ制御される内部電源スイッチとを有するものとする。
【０００７】
この発明において、前記スイッチ制御回路は例えば、アドレス信号をデコードして前記メモリセルアレイのブロックを選択するブロックデコーダと、このブロックデコーダの出力と前記電圧検出回路の検出出力の論理により前記昇圧電源スイッチを制御する論理ゲートとにより構成することができる。
またこの発明において、好ましくは、前記メモリセルアレイは、ビット線とプレート線の間に直列接続されてそれぞれ異なるワード線により駆動される複数のトランジスタと、これらの各トランジスタに並列接続された強誘電体キャパシタとを有するものとする。
【０００８】
この発明によると、メモリセルアレイのブロック毎に設けられて通常電源が供給される昇圧電源回路について、外部電源の遮断や低下等、動作保証電圧以下になったときに、現に選択されているブロックの昇圧電源回路を除いて他の昇圧電源回路の電源スイッチをオフにすることにより、外部電源電圧を選択ブロックの昇圧電源回路のみに供給すること（外部電源が遮断された場合でも電源線キャパシタに保持された電圧を選択ブロックの昇圧電源回路のみに供給すること）により、選択ブロックの電源電圧を補強或いは保証するようにしている。これにより、選択ブロックの記憶データの破壊を防止することができる。
【０００９】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
図１は、この発明に実施の形態に係る強誘電体メモリ（ＦＲＡＭ）の構成を示すブロック図である。メモリセルアレイ１は、複数個（図の例では、４個）のブロックＢＬＫｉ（ｉ＝１〜４）に分けられている。メモリセルアレイ１のワード線を選択するのがロウデコーダ２であり、ビット線データを検知増幅し書き込みデータを保持するのがセンスアンプ回路３である。センスアンプ回路３はカラムデコーダ４により選択されて、データバッファ５との間でデータ転送がなされる。外部から供給されるアドレスはアドレスバッファ６に取り込まれ、ロウデコーダ２及びカラムデコーダ４に供給されてそれぞれロウドレス、カラムアドレスがデコードされる。
【００１０】
メモリセルアレイ１の選択されたワード線に昇圧された高電圧を与えるための昇圧電源回路７は、各ブロックＢＬＫｉ毎に設けられている。各昇圧電源回路７の電源供給端子には、外部電源端子の電圧Ｖｅｘｔが電源線８を介して供給されるが、この電源線８と各昇圧電源回路７の電源供給端子の間には、昇圧電源スイッチＳＷｉが挿入されている。また、電源線８には、昇圧電源回路７以外の他の各回路に供給される内部電源電圧Ｖｉｎｔを発生する内部電源回路１１が設けられているが、この内部電源回路１１と電源線８の間にも、内部電源スイッチＳＷ０が挿入されている。
【００１１】
昇圧電源スイッチＳＷｉ及び内部電源スイッチＳＷ０は、チップが活性の状態で常時オンを保つように、スイッチ制御回路１０により制御されている。内部電源回路１１には、電源キャパシタＣａが併設されている。電源線８に電源キャパシタＣｂが接続され、各昇圧電源回路７の電源供給端子を接続した各電源供給線１２にもそれぞれ電源キャパシタＣｃ（Ｃｃ１〜Ｃｃ４）が接続されている。
【００１２】
外部電源端子につながる電源線８には、外部電源電圧Ｖｅｘｔが一定レベル以下に低下したことを検出する電圧検出回路９が設けられている。この電圧検出回路９がメモリ動作中に何らかの原因で外部電源電圧Ｖｅｘｔの電圧低下を検出すると、その検出信号ＶＤはスイッチ制御回路１０に送られる。検出信号ＶＤを受けてスイッチ制御回路１０は、内部電源スイッチＳＷ０をオフにし、また昇圧電源スイッチＷＳｉのうち、現在選択されているブロックに対応する昇圧電源回路７を除いて、他の昇圧電源回路７の昇圧用電源スイッチＳＷｉをオフにする制御を行う。このときスイッチ制御回路１０には、現在選択されているブロックＢＬＫｉのアドレスがアドレスバッファ６から入っており、これにより、選択的な昇圧電源スイッチＳＷｉのオフ制御を行うことになる。
【００１３】
図２は、メモリセルアレイ１の具体的な構成を、対をなす２ビット線分のメモリセルユニットについて示している。この実施の形態においては、複数個（図の場合、ｊ＝０〜７の８個）のメモリセルＭｊが直列接続されたチェーン構造のメモリニットを構成している。即ち、メモリセルユニットのトランジスタＴｒｊは直列接続され、これらの各トランジスタＴｒｊに並列に強誘電体キャパシタＣｊが接続されている。
【００１４】
メモリセルユニットの一端は、プレート線ＰＬ（０），ＰＬ（１）に接続され、他端はブロック選択トランジスタＱＢ０，ＱＢ１を介してビット線ＢＬ，ＢＢＬに接続されている。メモリセルＭｊのトランジスタＴｒｊのゲートは、ワード線ＷＬｒ＜ｊ＞により制御される。
【００１５】
ビット線ＢＬ，ＢＢＬには、その電位を等しくＶＳＳにプリチャージするためのイコライズ回路ＥＱが設けられている。ビット線ＢＬ，ＢＢＬはセンスアンプＳＡを介し、カラムゲートＣＧ（図１に示すカラムデコーダ４に含まれる）を介してデータ線ＤＱ，ＢＤＱに接続される。
【００１６】
図３は、スイッチ制御回路１０の具体的な構成例を示している。スイッチ制御回路１０は、アドレスバッファ６から得られるブロックアドレスをデコードするブロックデコーダ１０１と、その出力と電圧検出回路９の出力検出信号ＶＤの論理をとる論理ゲート回路１０２を有する。例えば、昇圧電源スイッチＳＷｉが図３に示すようにＰＭＯＳトランジスタであるとする。このとき、論理ゲート回路１０２は、ブロックデコーダ１０１の４個の出力と検出信号ＶＤが入力されるＮＡＮＤゲートＧｉにより構成することができる。このスイッチ制御回路１０のブロックデコーダ１０１は、通常ロウデコーダ２及びカラムデコーダ４のプリデコーダとして設けられるブロックデコーダ（図示していない）と兼用とすることができる。
各昇圧用電源スイッチＳＷｉのＰＭＯＳトランジスタのゲートには、検出信号ＶＤの反転信号で制御される短絡用ＮＭＯＳトランジスタＱＮｉが設けられている。
【００１７】
外部電源電圧Ｖｅｘｔが正常な動作状態においては、電圧検出回路９の検出信号ＶＤは、“Ｌ”である。この状態では、ＮＭＯＳトランジスタＱＮｉがオンであり、昇圧電源スイッチＳＷｉは全てオンを保つ。検出信号ＶＤが“Ｈ”になると、ブロックデコーダ１０１の出力が“Ｈ”である選択ブロックについてのみ、ＮＡＮＤゲートＧｉの出力が“Ｌ”となり、昇圧電源スイッチＳＷｉは、選択ブロックについてのみオン、それ以外はオフになるという制御がなされる。
【００１８】
この実施の形態のＦＲＡＭの動作を、具体的に図４の波形図を参照して説明する。なお図２のチェーン構造メモリセルユニットの場合、相補ビット線ＢＬ，ＢＢＬにつながる二つのメモリセルＭｉは一方が“０”，他方が“１”という相補データを保持して、２トランジスタ／２キャパシタで２値記憶を行う例を示している。ワード線ＷＬｒ＜ｊ＞は待機状態で全て、昇圧された電圧ＶＰＰが与えられ、強誘電体キャパシタＣｊは全て両端が短絡された状態を保つ。この待機状態から、まず、イコライズ制御信号Ｖ（ＢＥＱＬ）を“Ｌ”にして、ビット線対ＢＬ，ＢＢＬのイコライズ動作を解除してビット線対ＢＬ，ＢＢＬをフローティング状態にすることにより、ビット線対ＢＬ，ＢＢＬにデータを読み出す準備が完了する。
【００１９】
そして、ロウデコーダ２により選択された１本のワード線（図４の場合、ＷＬｒ＜０＞）をＶＰＰから“Ｌ”レベル（＝０Ｖ）に下げることにより、選択メモリセルＭ０の両端に電圧がかかる準備をする。続いて、選択されたブロックについて、ブロック選択信号Ｖ（ＢＳｒ＜０＞），Ｖ（ＢＳｒ＜０＞）を０Ｖから“Ｈ”レベルに遷移させた後、プレート線電位Ｖ（ＰＬ＜０＞），Ｖ（ＰＬ＜１＞）を“Ｌ”から“Ｈ”に上昇させることにより、選択ブロックで選択されたメモリセルの両端に読み出し電圧がかかり、データ“０”，“１”に応じて異なる信号電圧がビット線対ＢＬ，ＢＢＬに読み出される（時刻ｔ１）。
【００２０】
その後、センスアンプＳＡを活性化すると（時刻ｔ２）、ビット線データはセンス増幅される。増幅されたビット線データは、カラム選択信号ＣＳＬにより選択されたカラムについてデータ線に読み出される。そして、プレート線電位Ｖ（ＰＬ＜０＞），Ｖ（ＰＬ＜１＞）を“Ｌ”に戻すと（時刻ｔ４）、メモリセルにはセンスアンプＳＡの読み出し電圧がかかって、再書き込みがなされる。プレート線の電圧により破壊読み出しとなった“１”データは、ビット線側からの逆電圧により元の自発分極の状態に再書き込みされる。
その後、ワード線駆動電圧やブロック選択信号電圧が低下し（時刻ｔ５）、センスアンプＳＡが非活性化され（時刻ｔ６）、次のイコライズ動作に入る。
【００２１】
以上の動作においてこの実施の形態では、前述のように外部電源電圧Ｖｅｘｔが正常であれば、昇圧電源スイッチＳＷｉがオンであって、昇圧電源回路７には常時外部電源電圧Ｖｅｘｔが供給されている。動作中、外部電圧Ｖｅｘｔがあるレベル以下に低下すると、電圧検出回路９がこれを検出して、検出信号ＶＤ＝“Ｈ”を出力する。このとき、先に図３を用いて説明したように、選択ブロックについてのみ昇圧電源スイッチＳＷｉのオン状態を保持し、残りの昇圧電源スイッチＳＷｉをオフにする。同時に、内部電源回路１１に設けられた内部電源スイッチＳＷ０もオフにする。
【００２２】
これにより、検出信号ＶＤ＝“Ｌ”の間、電源線８は、選択されたブロックＢＬＫｉの昇圧電源回路７にのみ接続されることになり、電源負荷が小さくなることから、選択ブロックの昇圧電源回路７に供給される電源電圧が補強されるか、少なくとも電圧低下が抑制される。従って、動作中の選択ブロックでの読み出し、再書き込み動作を正常に完了することが可能になり、データ破壊が防止される。
【００２３】
外部電源が遮断された場合にも、電源線８に設けられたキャパシタＣｂの電圧が選択ブロックの昇圧電源回路７にのみ供給されることから、数μｓの電源電圧保証は可能である。各昇圧電源回路７の各電源端子線１２に設けられたキャパシタＣｃ（Ｃｃ１〜Ｃｃ４）は、全てのブロックの昇圧電源回路７について、電源オフ時の一定時間の電源保証を可能とする。
【００２４】
この発明は、上記実施の形態に限られない。実施の形態では、１トランジスタ／１キャパシタのメモリセルが複数個直列接続されたチェーン型ＦＲＡＭを説明したが、図５に示すように通常の１トランジスタ／１キャパシタのメモリセル構造を持つもの、或いは２トランジスタ／２キャパシタのメモリセル構造を持つものにも同様にこの発明を適用して有効である。
【００２５】
【発明の効果】
以上述べたようにこの発明によるＦＲＡＭでは、メモリセルアレイのブロック毎に設けられて通常電源が供給される昇圧電源回路について、外部電源が動作保証電圧以下になったときに、現に選択されているブロックの昇圧電源回路を除いて他の昇圧電源回路の電源スイッチをオフにすることにより、選択ブロックの電源電圧を補強或いは保証して、記憶データの破壊を防止することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態によるＦＲＡＭのブロック構成を示す図である。
【図２】同実施の形態のＦＲＡＭのメモリセルアレイの構成を示す図である。
【図３】同実施の形態のＦＲＡＭのスイッチ制御回路の構成を示す図である。
【図４】同実施の形態のＦＲＡＭの動作波形を示す図である。
【図５】他の実施の形態によるメモリセルアレイの構成を示す図である。
【符号の説明】
１…メモリセルアレイ、２…ロウデコーダ、３…センスアンプ回路、４…カラムデコーダ、５…データバッファ、６…アドレスバッファ、７…昇圧電源回路、８…電源線、９…電圧検出回路、１０…スイッチ制御回路、１１…内部電源回路、ＳＷｉ（ｉ＝１〜４）…昇圧電源スイッチ、ＳＷ０…内部電源スイッチ。１０１…ブロックデコーダ、１０２…論理ゲート回路。

Claims (6)

1. 複数のブロックに分けられて強誘電体キャパシタを持つメモリセルが配列されたメモリセルアレイと、
   このメモリセルアレイの各ブロック毎に設けられてメモリ動作に必要な昇圧電圧を発生する昇圧電源回路と、
   外部電源端子につながる電源線と前記各昇圧電源回路の電源供給端子との間にそれぞれ設けられて通常のメモリ動作時はオンを保つ昇圧電源スイッチと、
   前記電源線の電圧レベル低下を検知する電圧検出回路と、
   この電圧検出回路の出力により前記メモリセルアレイの選択されているブロックを除き他のブロックに対応する前記昇圧電源スイッチをオフにするスイッチ制御回路と
   を有することを特徴とする強誘電体メモリ。
2. 前記電源線の電圧が供給されて内部電源電圧を出力する内部電源回路と、
   この内部電源回路に併設された電源用キャパシタと、
   前記内部電源回路と前記電源線との間に設けられて前記電圧検出回路の出力によりオフ制御される内部電源スイッチと
   を有することを特徴とする請求項１記載の強誘電体メモリ。
3. 複数のブロックに分けられて強誘電体キャパシタを持つメモリセルが配列されたメモリセルアレイと、
   外部電源端子に接続された、第１の電源キャパシタが接続された電源線と、
   前記メモリセルアレイの各ブロック毎に設けられてメモリ動作に必要な昇圧電圧を発生するための、前記電源線に接続される昇圧電源回路と、
   前記各ブロック毎の昇圧電源回路と前記電源線との間に配置された、通常オンである昇圧電源スイッチと、
   前記電源線の電圧レベル低下を検知する電圧検出回路と、
   この電圧検出回路の出力により前記メモリセルアレイの選択されているブロックを除き他のブロックに対応する前記昇圧電源スイッチをオフにするスイッチ制御回路と
   を有することを特徴とする強誘電体メモリ。
4. 前記電源線の電圧が供給されて内部電源電圧を出力する内部電源回路と、
   前記内部電源回路と前記電源線との間を接続する、通常オンであって前記電圧検出回路の出力によりオフ制御される内部電源スイッチと、
   前記内部電源回路と内部電源スイッチとの接続ノードに接続された第２の電源キャパシタと
   を有することを特徴とする請求項３記載の強誘電体メモリ。
5. 前記スイッチ制御回路は、
   アドレス信号をデコードして前記メモリセルアレイのブロックを選択するブロックデコーダと、
   このブロックデコーダの出力と前記電圧検出回路の検出出力の論理により前記昇圧電源スイッチを制御する論理ゲートと
   を有することを特徴とする請求項１又は３記載の強誘電体メモリ。
6. 前記スイッチ制御回路は、アドレスバッファを介して供給されるブロックアドレスに従ってブロック選択を行う
   ことを特徴とする請求項１又は３記載の強誘電体メモリ。

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