JP6389937B1 - 電源制御回路及び電源制御回路を備えた論理回路装置 - Google Patents

Abstract

【課題】論理回路のための電源制御回路において、従来例に比較して電源電圧を回復するための待ち時間を短縮することができ、消費電力を軽減する。【解決手段】複数の入力信号を一時記憶して出力する記憶手段からの複数の入力信号に対して所定の論理演算を行って、論理演算後の複数の出力信号を出力する論理回路のための電源制御回路である。記憶手段には電源電圧が供給され、電源制御回路は、電源電圧を論理回路に供給するか否かを切り替えるスイッチ手段と、複数の入力信号の信号レベルの変化をそれぞれ検出し、信号レベルの変化を検出したときに検出信号をそれぞれ出力する複数の検出器回路と、複数の検出器回路からの少なくとも１つの検出信号に基づいて、論理回路に電源電圧を供給するようにスイッチ手段を制御する一方、複数の検出器回路から検出信号が出力されないとき論理回路に電源電圧を供給しないようにスイッチ手段を制御する制御回路とを備える。【選択図】図５

Description

本発明は、例えば論理回路のための電源制御回路、及び電源制御回路を備えた論理回路装置に関する。

図１は従来例１にかかる論理回路とその電源制御回路の構成を示すブロック図である。図１に示すように、論理回路１０は一般的には、入力側の遅延型フリップフロップＦＦＩ１〜ＦＦＩＭと、出力側の遅延型フリップフロップＦＦＯ１〜ＦＦＯＮとの間に設けられ、インバータＩＮＶ１、ノアゲートＮＯＲ１、ナンドゲートＮＡＮＤ１等のゲート素子を備え、所定の論理演算を行う。そして、電源電圧Ｖｄｄが論理回路１０及び各遅延型フリップフロップＦＦＩ１〜ＦＦＩＭ，ＦＦＯ１〜ＦＦＯＮに供給されている。図１においては、論理回路では理想的にはリークパスはなく、論理回路が動作していない状態では、電流は流れない。

しかし、論理回路のスタンバイ時にはリーク電流のみが存在するが、昨今の微細化技術を用いて製造すると、リーク電流が増加する。最近では、現状では低電流を維持することが不可能であり、論理回路に大きなリーク（欠点の１つ）があると大電流が流れる。

以上の問題点を解決するために、電源電圧遮断回路が提案されており、この電源電圧遮断回路はリーク電流を低減するのに有効である。その一例を図２〜図４に示す。

図２は従来例２にかかる論理回路とその電源制御回路の構成を示すブロック図である。図２の回路では、図１の回路に比較して、電源電圧Ｖｄｄが、ＣＰＵからの電源遮断信号Ｓｐｓｃｏに基づいて制御されるＭＯＳトランジスタＱ１を介して、論理回路１０及び各遅延型フリップフロップＦＦＩ１〜ＦＦＩＭ，ＦＦＯ１〜ＦＦＯＮに供給されている。論理回路１０等が動作しないときに、Ｈレベルの電源遮断信号Ｓｐｓｃｏに基づいてＭＯＳトランジスタＱ１をオフすることで、スタンバイ電流を軽減することができる。

図３は従来例３にかかる論理回路とその電源制御回路の構成を示すブロック図である。図３の回路は、図２の回路に比較して、電源電圧Ｖｄｄが、ＣＰＵからの電源遮断信号Ｓｐｓｃｏに基づいて制御されるＭＯＳトランジスタＱ１を介して、１つのアプリケーション機能ユニットである論理回路１０に供給されているが、電源電圧ＶｄｄはＭＯＳトランジスタＱ１を経由せずに直接に各遅延型フリップフロップＦＦＩ１〜ＦＦＩＭ，ＦＦＯ１〜ＦＦＯＮに供給されている。この場合においても、各アプリケーション機能ユニットに対して、論理回路１０が動作しないときに、ＭＯＳトランジスタＱ１をオフすることで、スタンバイ電流を軽減することができる。

図４は従来例４にかかる論理回路とその電源制御回路の構成を示すブロック図である。図４の回路では、電源電圧Ｖｄｄは電源電圧遮断回路であるＭＯＳトランジスタＱ１を介して、供給電圧Ｖｄｄｌとして、論理回路ブロック１０、１１，１２、入力側の遅延型フリップフロップＦＦＩ１〜ＦＦＩＭ、出力側の遅延型フリップフロップＦＦＯ１〜ＦＦＯＮ、に供給されている。一つの電源電圧Ｖｄｄが、電源電圧遮断回路であるＭＯＳトランジスタＱ１を介して、複数の論理回路ブロックに供給されていることを示すものである。

論理回路のための電源電圧の供給の制御方法としては、例えば特許文献１及び２に開示されている。

特開２０１１−１８６９３４号公報 特開２０１４−０３８３８２号公報

電源遮断信号ＳｐｓｃｏはＣＰＵにより発生され、ＰチャネルＭＯＳトランジスタＱ１により電源電圧が遮断される論理回路１０は、１つのアプリケーションユニットとして構成されている大型の論理回路をカバーしている。従って、供給電圧Ｖｄｄｌレベルを回復するには比較的長い時間がかかる。

以上説明したように、上述の電源電圧遮断回路はシステムレベルで動作する。従って、アクティブ信号と電源電圧をオンにした後、アクティブ状態になるまでに多大の時間がかかるという問題点があった。特に、フリップフロップへの電源供給が遮断されているタイプでは、再開する時間期間は比較的長くなる。これらの時間期間の結果として、待ち時間なしで操作することは不可能であるという問題点があった。

本発明の目的は以上の問題点を解決し、論理回路のための電源制御回路において、従来例に比較して電源電圧を回復するための待ち時間を短縮することができ、消費電力を軽減できる電源制御回路及び当該電源制御回路を備えた論理回路装置を提供することにある。

第１の発明にかかる電源制御回路は、複数の入力信号を一時記憶して出力する第１の記憶手段からの複数の入力信号に対して所定の論理演算を行って、論理演算後の複数の出力信号を出力する論理回路のための電源制御回路であって、
前記第１の記憶手段には所定の電源電圧が供給され、
前記電源制御回路は、
前記電源電圧を前記論理回路に供給するか否かを選択的に切り替えるスイッチ手段と、
前記第１の記憶手段に入力される複数の入力信号の信号レベルの変化をそれぞれ検出し、当該信号レベルの変化を検出したときに検出信号をそれぞれ出力する複数の検出器回路と、
前記複数の検出器回路からの少なくとも１つの検出信号に基づいて、前記論理回路に電源電圧を供給するように前記スイッチ手段を制御する一方、前記複数の検出器回路から検出信号が出力されないとき前記論理回路に電源電圧を供給しないように前記スイッチ手段を制御する制御回路とを備えたことを特徴とする。

前記電源制御回路において、前記制御回路は、前記複数の検出器回路からの少なくとも１つの検出信号に基づいて、前記論理回路のためのクロックに同期して、当該検出信号から所定の遅延時間だけ遅延された期間後に、前記論理回路に電源電圧を供給するように前記スイッチ手段を制御する。

また、前記電源制御回路において、前記遅延時間は、前記論理回路のためのクロックの１サイクルの時間に所定の時間を加算した時間であることを特徴とする。

さらに、前記電源制御回路において、前記電源制御回路は、前記電源電圧が前記スイッチ手段を介して前記論理回路に供給される電圧が実質的に前記電源電圧に等しいか否かを判断し、実質的に等しいときに電圧センサ信号を出力する比較手段をさらに備え、
前記制御回路は、前記複数の検出器回路からの少なくとも１つの検出信号に加えて、前記電圧センサ信号に基づいて、前記論理回路に電源電圧を供給するように前記スイッチ手段を制御することを特徴とする。

またさらに、前記電源制御回路において、複数段の請求項１記載の論理回路を備え、前記複数段の論理回路が第１の記憶手段を介して縦続接続されて構成された論理回路装置のための電源制御回路であって、
前記第１の記憶手段には所定の電源電圧が供給され、
前記電源制御回路は、
１段目〜複数段目のスイッチ手段を含み、前記電源電圧を前記複数段の論理回路にそれぞれ供給するか否かを選択的に切り替える複数のスイッチ手段と、
前記第１の記憶手段に入力される複数の入力信号の信号レベルの変化をそれぞれ検出し、当該信号レベルの変化を検出したときに検出信号をそれぞれ出力する複数の検出器回路と、
前記複数の検出器回路からの少なくとも１つの検出信号に基づいて、前記論理回路に電源電圧を供給するように前記１段目のスイッチ手段を制御する一方、前記複数の検出器回路から検出信号が出力されないとき前記論理回路に電源電圧を供給しないように前記１段目のスイッチ手段を制御する電源制御信号を発生する制御回路と、
前記電源制御信号を前記論理回路のためのクロックに同期して一時的に記憶して次段の電源制御信号を発生して前記２段目のスイッチ手段に出力する第２の記憶手段とを備えたことを特徴とする。

第２の発明にかかる論理回路装置は、前記電源制御回路を備えたことを特徴とする。

本発明に係る電源制御回路等によれば、論理回路のための電源制御回路において、従来例に比較して電源電圧を回復するための待ち時間を短縮することができ、消費電力を軽減できる。

従来例１にかかる論理回路とその電源制御回路の構成を示すブロック図である。 従来例２にかかる論理回路とその電源制御回路の構成を示すブロック図である。 従来例３にかかる論理回路とその電源制御回路の構成を示すブロック図である。 従来例４にかかる論理回路とその電源制御回路の構成を示すブロック図である。 実施形態１にかかる論理回路とその電源制御回路の構成例を示すブロック図である。 実施形態１の変形例１にかかる論理回路とその電源制御回路の構成例を示すブロック図である。 実施形態１の変形例２にかかる論理回路とその電源制御回路の構成例を示すブロック図である。 図７Ａの回路の動作例を示すタイミングチャートである。 図５の検出器回路ＤＣの構成例を示す回路図である。 図８Ａの検出器回路ＤＣの動作例を示すタイミングチャートである。 図５の制御回路２０の構成例を示す回路図である。 実施形態２にかかる論理回路装置とその電源制御回路の構成例を示すブロック図である。 実施形態２の回路の第１段目の回路の構成例を示すブロック図である。 図１１Ａの回路の動作例を示すタイミングチャートである。 実施形態２の回路の第２段目以降の回路の構成例を示すブロック図である。 図１２Ａの回路の動作例を示すタイミングチャートである。 図１０の回路において、各論理回路１０Ａ，１０Ｂ，１０Ｃの電源供給を順次オフしたときの動作例を示すタイミングチャートである。 図１０の回路において、各論理回路１０Ａ，１０Ｂ，１０Ｃの電源供給を順次オンしたときの動作例を示すタイミングチャートである。 図１０の回路において、各論理回路１０Ａ，１０Ｂ，１０Ｃの電源供給をオン又はオフしたときの動作例を示すタイミングチャートである。

以下、本発明の実施形態について説明する。図面において、同一又は同様の構成要素については同一の符号を付してその説明を省略する。

本発明にかかる実施形態は、論理回路での低消費電力に関するものである。論理回路にリーク電流が増加し、リーク電流が大きい場合でも、スタンバイ電流を低く抑えることを目的としている。本実施形態にかかるアイデアの最も重要な項目は以下の通りである。

電源供給信号の状態に変化してから動作状態になるまでに時間がかかることはない。そして、このアイデアは待ち時間の操作を実現しない。この考え方には、電源遮断トランジスタも含まれているが、このトランジスタの寸法は比較的小さい。電源遮断の延長はわずかである。１つのアプリケーションユニット対して多くの電源遮断トランジスタが存在する。このアイデアは回路がめったに使用されない、例えばセキュリティ回路などの急速な動作が必要なアプリケーションには有効である。このアイデアのポイントは次の通りである。
（１）遅延型フリップフロップの入力信号の変化を検出する検出器回路ＤＣ１〜ＤＣＭ（図５）を備える。
（２）検出器回路ＤＣ１〜ＤＣＭからの検出信号に基づいて、制御回路２０は、電源電圧遮断用ＭＯＳトランジスタＱ１を制御し、論理回路１０が多段構成のときに設けられるシフトレジスタ３０を介して次段の電源電圧遮断用ＭＯＳトランジスタＱ３１、Ｑ３２等（図１０）を制御すること。
（３）遅延型フリップフロップＦＦＩ１〜ＦＦＩＭ，ＦＦＯ１〜ＦＦＯＮ等に対して電源遮断の制御を行わない。

実施形態１．
図５は実施形態１にかかる論理回路とその電源制御回路（論理回路以外の回路をいい、以下同様である。また、論理回路と電源制御回路を備えて論理回路装置という）の構成例を示すブロック図である。図５の回路は、図１の回路に比較して、以下の相違点を有する。
（１）入力側の遅延型フリップフロップＦＦＩ１〜ＦＦＩＭに入力される各入力信号の変化をそれぞれ検出して１つのパルス信号である検出信号を出力する検出器回路（ＤＣ）ＤＣ１〜ＤＣＭを備える。
（２）検出信号に応答して、Ｌレベルの電源制御信号Ｓｃｃを発生して、スイッチ手段又はスイッチ素子である電源制御用ＰチャネルＭＯＳトランジスタＱ１のゲート及びシフトレジスタ３０に印加する制御回路（ＣＣ）２０を備える。シフトレジスタ３０は入力される電源制御信号Ｓｃｃを例えば１クロック（これに代えて所定クロック期間でもよい）だけ遅延させた後、次段の電源制御用ＭＯＳトランジスタ及びシフトレジスタに出力する。
（３）それぞれ一時記憶手段である、入力側の遅延型フリップフロップＦＦＩ１〜ＦＦＩＭ及び出力側の遅延型フリップフロップＦＦＯ１〜ＦＦＯＮには、電源制御用ＰチャネルＭＯＳトランジスタＱ１を介することなく、直接に電源電圧Ｖｄｄが印加される。

図５において、各検出器回路ＤＣ１〜ＤＣＭはそれぞれ入力信号Ｓｉｎ１〜ＳｉｎＭの信号レベルの変化を検出したとき、１個のパルス信号である検出信号を制御回路２０に出力する。当該検出信号に応答して、制御回路２０はクロックＣＬＫに同期してＬレベルの電源制御信号Ｓｃｃを発生してＰチャネルＭＯＳトランジスタＱ１のゲートに出力するとともに、シフトレジスタ３０に出力する。シフトレジスタ３０は入力される電源制御信号Ｓｃｃに基づいて、次のクロックＣＬＫに同期して電源制御信号Ｓｃｃを次段の回路に出力する。ＰチャネルＭＯＳトランジスタＱ１のゲートにＬレベルの電源制御信号Ｓｃｃが印加されたとき、ＭＯＳトランジスタＱ１がオンされ、電源電圧ＶｄｄがＭＯＳトランジスタＱ１を介して供給電圧Ｖｄｄｌとして、所定の論理演算を行う論理回路１０に供給されて、当該論理回路１０が動作する。

図６は実施形態１の変形例１にかかる論理回路とその電源制御回路の構成例を示すブロック図である。図６の回路は、図５の回路に比較して以下の点が異なる。
（１）供給電圧Ｖｄｄｌが実質的に電源電圧Ｖｄｄに等しいとき（Ｖｄｄｌ≒Ｖｄｄ）、すなわち、具体的にはＶｄｄ１＝Ｖｄｄ±ΔＶｄ（微小電圧範囲内にある）のとき、Ｈレベルの電圧センサ信号Ｓｖｓを各遅延型フリップフロップＦＦＩ１〜ＦＦＩＭに出力するコンパレータ４０を備える。
（２）各遅延型フリップフロップＦＦＩ１〜ＦＦＩＭはそれぞれ、Ｈレベルの電圧センサ信号Ｓｖｓが入力されるときにのみ出力信号を出力する。

すなわち、図６の回路では、入力信号Ｓｉｎ１〜ＳｉｎＭの信号レベルの変化を検出したときに、制御回路２０はＬレベルの電圧センサ信号ＳｃｃをＭＯＳトランジスタＱ１のゲートに印加する。このとき、ＭＯＳトランジスタＱ１がオンとされた後、コンパレータ４０はＶｄｄｌ≒Ｖｄｄであることを検出して電圧センサ信号Ｓｖｓを各遅延型フリップフロップＦＦＩ１〜ＦＦＩＭに出力する。これに応答して、各遅延型フリップフロップＦＦＩ１〜ＦＦＩＭはそれぞれ入力信号Ｓｉｎ１〜ＳｉｎＭを論理回路１０に出力する。すなわち、論理回路１０への電源供給を確認したうえで論理回路１０は動作を開始できるので、論理回路１０が誤動作することを防止できる。

図６のコンパレータ４０を用いた回路は、他の実施形態及び他の変形例にも適用してもよい。

図７Ａは実施形態１の変形例２にかかる論理回路とその電源制御回路の構成例を示すブロック図である。また、図７Ｂは図７Ａの回路の動作例を示すタイミングチャートである。図７Ａの回路は、図５の回路に比較して以下の点が異なる。
（１）制御回路２０の電源制御信号Ｓｃｃの出力端子と、ＭＯＳトランジスタＱ１のゲートとの間に、直列に接続された信号時間調整用の２個のインバータＩＮＶ１１，ＩＮＶ１２が挿入される。

図７Ａの回路において、検出器回路ＤＣ１〜ＤＣＭはそれぞれ遅延型フリップフロップＦＦＩ１〜ＦＦＩＭの各入力端子に接続され、各フリップフロップＦＦＩ１〜ＦＦＩＭへの入力信号Ｓｉｎ１〜ＳｉｎＭが変化すると、図７Ｂに示すように、検出器回路ＤＣ１〜ＤＣＭは１つのパルス信号である検出信号Ｓｂｂ１〜ＳｂｂＭを発生して制御回路２０に出力する。複数の検出器回路ＤＣ１〜ＤＣＭのうちの１つが検出信号を制御回路２０に出力すると、制御回路２０はＬレベルの電源制御信号Ｓｃｃを発生してインバータＩＮＶ１１，ＩＮＶ１２を介してＰチャネルＭＯＳトランジスタＱ１のゲートに印加する。このとき、電源電圧Ｖｄｄが論理回路１０に供給される。その後、論理回路１０が動作する。ここで、検出信号Ｓｂｂ１〜ＳｂｂＭ（総称して、符号Ｓｂｂを付す）であるパルス信号のパルス幅は１サイクルと同じように設定される。制御回路２０は、電源制御信号Ｓｃｃの立ち下りから１サイクル後、遅延型フリップフロップＦＦＩ１〜ＦＦＩＭへの入力信号Ｓｉｎ１〜ＳｉｎＭが変化しなければ、電源制御信号Ｓｃｃの立ち下りから時間期間Ｔｃａ後（Ｔｃａ＝１サイクル＋α）に電源制御信号Ｓｃｃをハイレベルに変化させて、ＭＯＳトランジスタＱ１をオフとし、論理回路１０への電源供給を自動的に遮断させる。

図８Ａは図５の検出器回路ＤＣ１〜ＤＣＭ（総称して、符号ＤＣを付す）の構成例を示す回路図である。また、図８Ｂは図８Ａの検出器回路ＤＣの動作例を示すタイミングチャートである。

図８Ａにおいて、２個のインバータＩＮＶ２１，ＩＮＶ２２及びキャパシタＣ１からなる遅延回路５０と、インバータＩＮＶ２３と、インバータＩＮＶ２４及び伝送ゲートＴＧ１，ＴＧ２がループ形状に接続されてなるラッチ回路と、出力インバータＩＮＶ２５とを備えて構成される。図８Ａの回路は、入力信号Ｓｉｎを遅延させる遅延回路と、入力信号Ｓｉｎに対して排他的論理和の信号変化を検出する検出回路とから構成される。

図８Ｂに示すように、入力信号Ｓｉｎがハイレベルからローレベルに、もしくはローレベルからハイレベルに変化すると、検出回路の出力信号は、遅延回路５０の遅延時間によってパルス幅が決まるパルス信号である検出信号Ｓｂｂを発生する。ここで、図８Ａの回路は非常に高速に動作する。

図９は図５の制御回路２０の構成例を示す回路図である。図９において、制御回路２０は、（１）入力信号Ｓｂｂ１〜ＳｂｂＭに対してオアゲート回路７１と、（２）オアゲート回路の出力信号を所定期間遅延させる遅延出力回路７２とを備えて構成される。ここで、オアゲート回路７１は、ＭＯＳトランジスタＱ２１−１〜Ｑ２１−Ｍ，Ｑ２０，Ｑ２２とを備えて構成される。ここで、Ｓ５２は例えばチップイネーブル信号であって、アクティブ時にハイレベルになり、非アクティブ時にローレベルになる動作制御信号である。また、遅延出力回路７２は、ＭＯＳトランジスタＱ２３と、インバータＩＮＶ２７，ＩＮＶ２８と、遅延回路５０と、インバータＩＮＶ２８，ＩＮＶ２９とを備えて構成される。遅延回路５０は、４個のインバータＩＮＶ３１〜ＩＮＶ３４と、３個のキャパシタＣ１１〜Ｃ１３とを備えて構成される。

以上のように構成された制御回路２０は、複数Ｍ個の入力信号Ｓｂｂ１〜ＳｂｂＭのうちの少なくとも１個のパルス信号に応答して１個のパルス信号を発生して所定の遅延時間だけ遅延させて時間期間Ｔｃａのローレベルの電源制御信号Ｓｃｃを発生して出力する。

以上のように構成された実施形態１又はその変形例にかかる電源制御回路を備えた論理回路によれば、各検出器回路ＤＣ１〜ＤＣＭはそれぞれ入力信号Ｓｉｎ１〜ＳｉｎＭの信号レベルの変化を検出したとき１個のパルス信号である検出信号Ｓｂｂ１〜ＳｂｂＭを制御回路２０に出力する。制御回路２０はクロックＣＬＫに同期して、入力信号Ｓｉｎ１〜ＳｉｎＭのうちの少なくとも１つに応答してＬレベルの電源制御信号Ｓｃｃを発生してＰチャネルＭＯＳトランジスタＱ１のゲートに出力することで、ＭＯＳトランジスタＱ１がオンされ、電源電圧ＶｄｄがＭＯＳトランジスタＱ１を介して供給電圧Ｖｄｄｌとして論理回路１０に供給されて、当該論理回路１０が動作する。以上の動作により、論理回路のための電源制御回路において、従来例に比較して電源電圧を回復するための待ち時間を短縮することができ、消費電力を軽減できる。

実施形態２．
図１０は実施形態２にかかる論理回路装置（複数段の論理回路が縦続接続された回路装置をいう）とその電源制御回路の構成例を示すブロック図である。図１０の回路は、図５の回路を第１段目として用いてその後、縦続接続して２段目以降の回路を連結したことを特徴とする。ただし、検出回路ＤＣＣは前記縦続接続ではなく、遅延型フリップフロップ回路ＤＣＣに接続される。すなわち、
（１）入力信号Ｓｉｎ１〜ＳｉｎＭをそれぞれ受信する複数Ｍ個の遅延型フリップフロップＦＦＩ１〜ＦＦＩＭを含む遅延型フリップフロップ回路ＦＦＡと、
（２）遅延型フリップフロップＤＣ１〜ＤＣＭに接続され、入力信号Ｓｉｎ１〜ＳｉｎＭをそれぞれ検出する検出器回路ＤＣ１〜ＤＣＭを含む検出回路ＤＣＣと、
（３）論理回路１０と同様の構成（論理構成は異なる）を有し、遅延型フリップフロップ回路ＦＦＡからの複数の入力信号を論理処理する論理回路１０Ａと、
（４）論理回路１０Ａからの複数個の出力信号をそれぞれ受信する複数個の遅延型フリップフロップを含む遅延型フリップフロップ回路ＦＦＢと、
（５）論理回路１０と同様の構成（論理構成は異なる）を有し、遅延型フリップフロップ回路ＦＦＢからの複数の出力信号を論理処理する論理回路１０Ｂと、
（６）論理回路１０Ｂからの複数個の出力信号をそれぞれ受信する複数個の遅延型フリップフロップを含む遅延型フリップフロップ回路ＦＦＣと、
（７）論理回路１０と同様の構成（論理構成は異なる）を有し、遅延型フリップフロップ回路ＦＦＣからの複数の出力信号を論理処理する論理回路１０Ｃと、
（８）論理回路１０Ｃからの複数個の出力信号をそれぞれ受信する複数個の遅延型フリップフロップを含む遅延型フリップフロップ回路ＦＦＤとを備える。

制御回路２０は実施形態１と同様に動作し、Ｌレベルの電源制御信号Ｓｃｃ（Ａ）を発生して、論理回路１０Ａの電源供給を制御するＭＯＳトランジスタＱ１のゲート及びシフトレジスタ３０に出力する。シフトレジスタ３０は図６のシフトレジスタ３０と同様に、クロックＣＬＫに同期して例えば１サイクルなど所定のサイクル期間遅延させた後、遅延された信号をＬレベルの電源制御信号Ｓｃｃ（Ｂ）として論理回路１０Ｂの電源供給を制御するＭＯＳトランジスタＱ３１のゲート及びシフトレジスタ３１に出力する。また、シフトレジスタ３１はシフトレジスタ３０と同様に、クロックＣＬＫに同期して所定のサイクル期間遅延させた後、遅延された信号をＬレベルの電源制御信号Ｓｃｃ（Ｃ）として論理回路１０Ｃの電源供給を制御するＭＯＳトランジスタＱ３２のゲート及びシフトレジスタ３２に出力する。さらに、シフトレジスタ３２も同様に動作する。

以上のように構成された図１０の回路において、入力信号Ｓｉｎ１〜ＳｉｎＭにおいてレベル変化がないときは、制御回路２０はＨレベルの電源制御信号Ｓｃｃ（Ａ）を発生することで、ＭＯＳトランジスタＱ１をオフとし、論理回路１０Ａには電源電圧Ｖｄｄが供給されず動作しない。次に、次のサイクルで、シフトレジスタ３０からの電源制御信号Ｓｃｃ（Ｂ）はＨレベルとなり、ＭＯＳトランジスタＱ３１がオフとされて論理回路１０Ｂの電源をオフにする。その後、論理回路１０Ｃも同様に動作する。

図１１Ａは実施形態２の回路の第１段目の回路の構成例を示すブロック図である。また、図１１Ｂは図１１Ａの回路の動作例を示すタイミングチャートである。図１１Ａの回路は図１０の回路に比較して、制御回路２０とＭＯＳトランジスタＱ１のゲートとの間にインバータＩＮＶ１１，ＩＮＶ１２を挿入したことのみ相違する。

実施形態２の回路では、第１段目の回路のみが入力信号Ｓｉｎ１〜ＳｉｎＭをそれぞれ検出する検出器回路ＤＣ１〜ＤＣＭを含む検出回路ＤＣＣ及び制御回路２０を備える。図１１Ｂの動作例では、入力信号Ｓｉｎ２のレベルが変化した後、クロックＣＬＫに同期して入力信号Ｓｉｎ２が遅延型フリップフロップＦＦＩ２を介して論理回路１０Ａに転送されるとともに、電源制御信号Ｓｃｃ（Ａ）によりＭＯＳトランジスタＱ１がオンとされ、論理回路１０Ａに電源電圧Ｖｄｄが供給される。

図１２Ａは実施形態２の回路の第２段目以降の回路の構成例を示すブロック図である。また、図１２Ｂは図１２Ａの回路の動作例を示すタイミングチャートである。図１２Ａの回路は図１０の回路に比較して、シフトレジスタ３１とＭＯＳトランジスタＱ３２のゲートとの間にインバータＩＮＶ１３，ＩＮＶ１４を挿入したことのみ相違する。

実施形態２の回路の第２段目以降の回路では、前段のシフトレジスタ３０からの電源制御信号Ｓｃｃ（Ｂ）を受信するためにシフトレジスタ３１が設けられ、シフトレジスタ３１はシフトレジスタ３０と同様に例えば１サイクル遅延させてＬレベルの電源制御信号Ｓｃｃ（Ｃ）を発生してインバータＩＮＶ１３，ＩＮＶ１４を介して、論理回路１０Ｃの電源供給を制御するＭＯＳトランジスタＱ３２のゲートに印加する。図１２Ｂにおいて、電源制御信号Ｓｃｃ（Ｂ）ｄは電源制御信号Ｓｃｃ（Ｂ）から所定の遅延時間だけ遅延された遅延電源制御信号であって、セレクタ６０の切り替え信号として用いる。セレクタ６０は、電源制御信号Ｓｃｃ（Ｂ）ｄに基づいて、論理回路１０Ｃが非動作時には変化しないＨレベル信号をクロックＣＬＫ−Ｃとして複数Ｍ個の遅延型フリップフロップＦＦＣ１〜ＦＦＣＭに出力する一方、論理回路１０Ｃが動作時にはクロックＣＬＫを選択してクロックＣＬＫ−Ｃとして複数Ｍ個の遅延型フリップフロップＦＦＣ１〜ＦＦＣＭに出力する。

以上のように構成された回路の動作を図１２Ｂに示しており、電源制御信号Ｓｃｃ（Ｂ）に基づいて電源制御信号Ｓｃｃ（Ｃ）が発生されて当該図１２Ａの回路が動作することがわかる。

図１３は図１０の回路において、各論理回路１０Ａ，１０Ｂ，１０Ｃの電源供給を順次オフしたときの動作例を示すタイミングチャートである。図１３から明らかなように、電源制御信号Ｓｃｃ（Ａ），Ｓｃｃ（Ｂ），Ｓｃｃ（Ｃ）に基づいて論理回路１０Ａ，１０Ｂ，１０Ｃへの電源供給が順次オフされていることがわかる。なお、図１３〜図１５において、ＦＬ１〜ＦＬ３は電源電圧のフローティングレベルを表す。

図１４は図１０の回路において、各論理回路１０Ａ，１０Ｂ，１０Ｃの電源供給を順次オンしたときの動作例を示すタイミングチャートである。図１３から明らかなように、電源制御信号Ｓｃｃ（Ａ），Ｓｃｃ（Ｂ），Ｓｃｃ（Ｃ）に基づいて論理回路１０Ａ，１０Ｂ，１０Ｃへの電源供給が順次オンされていることがわかる。

図１５は図１０の回路において、各論理回路１０Ａ，１０Ｂ，１０Ｃの電源供給をオン又はオフしたときの動作例を示すタイミングチャートである。図１５から明らかなように、入力信号Ｓｉｎに基づいて発生された電源制御信号Ｓｃｃ（Ａ），Ｓｃｃ（Ｂ），Ｓｃｃ（Ｃ）に応じて、論理回路１０Ａ，１０Ｂ，１０Ｃへの電源供給がオン又はオフされていることがわかる。

以上のように構成された実施形態２にかかる電源制御回路を備えた論理回路においても、実施形態１と同様に、入力信号Ｓｉｎの変化に基づいて各論理回路１０Ａ，１０Ｂ，１０Ｃへの電源供給をオンする一方、入力信号Ｓｉｎが変化しないときに各論理回路１０Ａ，１０Ｂ，１０Ｃへの電源供給をオフする。以上の動作により、論理回路のための電源制御回路において、従来例に比較して電源電圧を回復するための待ち時間を短縮することができ、消費電力を軽減できる。

特許文献１及び２との相違点．
特許文献１では、半導体装置のチャージ電力を効果的に削減するチャージリサイクルを実現するために、半導体装置は、複数の回路ブロック、回路ブロックそれぞれに電源を供給するローカル配線、ローカル配線に電源を供給するグローバル配線、ローカル配線それぞれとグローバル配線の間に配置された第１のスイッチ、２つのローカル配線の間に配置された第２のスイッチを有する。判定部は、２つのローカル配線の間の電位差が基準値以下であることを示す判定信号を出力する。電源制御部１０１は、電源制御命令および判定信号に従い、第１のスイッチおよび第２のスイッチの開閉をそれぞれ制御する。しかしながら、特許文献１の半導体装置では、電源遮断期間における電源遮断にかかる余分な充電が、活性される回路ブロックに対するリサイクル充電として用いるので、従来例と同様に消費電力を軽減できない。

特許文献２では、細粒度パワーゲーティングにおいて、オーバーヘッドの？ない小さな改良によって，非常に理想的なエネルギー削減効果を達成するために、アイドルサイクルカウンタが設けられている。アイドルサイクルカウンタは、入力を検知した場合にはアイドルサイクルレジスタをリセットし、入力を検知しない場合にはアイドルサイクルカウンタに加算する。比較器は、アイドルサイクルレジスタに保持されたアイドルサイクルとＢＥＣレジスタに保持されたデータＢＥＣとを比較して、比較結果に応じて電源遮断処理又は電源非遮断処理のトリガーとなるフラグである予測フラグを予測フラグレジスタに書き込む。電源遮断器は、電源と論理回路ブロックの間に接続され、アイドル期間が始まったときに、予測フラグレジスタに保持されている予測フラグに応じて電源供給を制御する。しかしながら、アイドルサイクルカウンタを用いて電源遮断を行っているので、従来例と同様に消費電力を軽減できない。

以上詳述したように、本発明に係る電源制御回路等によれば、論理回路のための電源制御回路において、従来例に比較して電源電圧を回復するための待ち時間を短縮することができ、消費電力を軽減できる。

１０，１０Ａ，１０Ｂ，１０Ｃ 論理回路、
１１ 入力信号処理回路、
１２ 出力信号処理回路、
２０ 制御回路（ＣＣ）、
３０〜３２ シフトレジスタ（ＳＲ）、
４０ コンパレータ、
５０，５１ 遅延回路、
６０ セレクタ、
７１ オアゲート回路、
７２ 遅延出力回路、
Ｃ１〜Ｃ１３ キャパシタ、
ＤＣ１〜ＤＣＭ 検出器回路（ＤＣ）、
ＤＣＣ 検出回路、
ＦＦＩ１〜ＦＦＩＭ，ＦＦＯ１〜ＦＦＯＮ、ＦＦＡ１〜ＦＦＡＭ，ＦＦＣ１〜ＦＦＣＭ 遅延型フリップフロップ、
ＦＦＡ，ＦＦＢ，ＦＦＣ，ＦＦＤ 遅延型フリップフロップ回路、
ＩＮＶ１〜ＩＮＶ２９ インバータ、
ＮＡＮＤ１ ナンドゲート、
ＮＯＲ１ ノアゲート、
Ｑ１〜Ｑ３２，Ｑ２１−１〜Ｑ２１−Ｍ ＭＯＳトランジスタ、
ＴＧ１，ＴＧ２ 伝送ゲート。

Claims (6)

1. 複数の入力信号を一時記憶して出力する第１の記憶手段からの複数の入力信号に対して所定の論理演算を行って、論理演算後の複数の出力信号を出力する論理回路のための電源制御回路であって、
   前記第１の記憶手段には所定の電源電圧が供給され、
   前記電源制御回路は、
   前記電源電圧を前記論理回路に供給するか否かを選択的に切り替えるスイッチ手段と、
   前記第１の記憶手段に入力される複数の入力信号の信号レベルの変化をそれぞれ検出し、当該信号レベルの変化を検出したときに検出信号をそれぞれ出力する複数の検出器回路と、
   前記複数の検出器回路からの少なくとも１つの検出信号に基づいて、前記論理回路に電源電圧を供給するように前記スイッチ手段を制御する一方、前記複数の検出器回路から検出信号が出力されないとき前記論理回路に電源電圧を供給しないように前記スイッチ手段を制御する制御回路とを備えたことを特徴とする電源制御回路。
2. 前記制御回路は、前記複数の検出器回路からの少なくとも１つの検出信号に基づいて、前記論理回路のためのクロックに同期して、当該検出信号から所定の遅延時間だけ遅延された期間後に、前記論理回路に電源電圧を供給するように前記スイッチ手段を制御する請求項１記載の電源制御回路。
3. 前記遅延時間は、前記論理回路のためのクロックの１サイクルの時間に所定の時間を加算した時間であることを特徴とする請求項２記載の電源制御回路。
4. 前記電源制御回路は、前記電源電圧が前記スイッチ手段を介して前記論理回路に供給される電圧が実質的に前記電源電圧に等しいか否かを判断し、実質的に等しいときに電圧センサ信号を出力する比較手段をさらに備え、
   前記制御回路は、前記複数の検出器回路からの少なくとも１つの検出信号に加えて、前記電圧センサ信号に基づいて、前記論理回路に電源電圧を供給するように前記スイッチ手段を制御することを特徴とする請求項１〜３のうちのいずれか１つに記載の電源制御回路。
5. 複数段の請求項１記載の論理回路を備え、前記複数段の論理回路が第１の記憶手段を介して縦続接続されて構成された論理回路装置のための電源制御回路であって、
   前記第１の記憶手段には所定の電源電圧が供給され、
   前記電源制御回路は、
   １段目〜複数段目のスイッチ手段を含み、前記電源電圧を前記複数段の論理回路にそれぞれ供給するか否かを選択的に切り替える複数のスイッチ手段と、
   前記第１の記憶手段に入力される複数の入力信号の信号レベルの変化をそれぞれ検出し、当該信号レベルの変化を検出したときに検出信号をそれぞれ出力する複数の検出器回路と、
   前記複数の検出器回路からの少なくとも１つの検出信号に基づいて、前記論理回路に電源電圧を供給するように前記１段目のスイッチ手段を制御する一方、前記複数の検出器回路から検出信号が出力されないとき前記論理回路に電源電圧を供給しないように前記１段目のスイッチ手段を制御する電源制御信号を発生する制御回路と、
   前記電源制御信号を前記論理回路のためのクロックに同期して一時的に記憶して次段の電源制御信号を発生して前記２段目のスイッチ手段に出力する第２の記憶手段とを備えたことを特徴とする電源制御回路。
6. 請求項１〜５のうちのいずれか１つに記載の電源制御回路を備えたことを特徴とする論理回路装置。

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