JP4848564B2 - 半導体メモリ装置のリセット制御回路 - Google Patents

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Description

本発明は、半導体設計技術に関し、特に半導体メモリ装置を備えるシステムのリセット動作に関する。さらに詳しく説明すれば、半導体メモリ装置を備えるシステムのリセット動作の際、このリセット動作が実行されている区間においても駆動される半導体メモリ装置の安定した動作を保証するための制御回路に関する。
代表的な半導体メモリ装置であるＤＲＡＭを備えた電子システムは、ある動作にエラーがある場合には、システムをリセットする場合が多い。この場合、ＤＲＡＭに電源を除去してから再印加する過程において、電源の再印加に応じる初期結果値（ｉｎｉｔｉａｌ ｓｅｑｕｅｎｃｅ）に従わなければ安全なＤＲＡＭ動作が保証されない。しかし、初期結果値には、様々な入力信号及び電源が決まった規則に従って動作しなければならないため、実際のＤＲＡＭが機能的な機能を行うためには遅延時間が発生せざるを得なくなる。
こうした遅延時間の発生という問題を解決するため、ＤＤＲ３ ＳＤＲＡＭ（説明の便宣上、ＤＲＡＭと称する）のような場合は、自体を備えるシステム（コンピュータのようにＤＲＡＭを備えるシステムを意味する）のリセット機能を支援するためにリセットピンが存在する。実際にシステムがリセットする場合に、ＤＲＡＭには電源をそのまま供給して、システムリセット後のＤＲＡＭの正常な動作時点を早くするため、ＤＲＡＭに対し、リセットピンの出力信号を直接印加して制御する。そして、リセットピンの出力信号は、ＤＲＡＭがいかなる動作を実行していても印加が可能である。
ところが、ＤＲＡＭがアクティブの状態にある場合には、リセットピンの出力信号がアクティブとなってＤＲＡＭに印加されると、ＤＲＡＭにはなんの有効な命令も入力されないため、特別手段がない限りＤＲＡＭはアクティブ状態で固定（ｓｔｕｃｋ）される。このとき、リセットピンの出力信号の入力が取り消された後にプリチャージ動作となるべきだが、この動作を保証できなくなり、結果的に次回のアクティブ動作が始まれば、この動作を保証できなくなる。
図１は、前述した内容をさらに詳しく説明する図面であり、従来技術に係る半導体メモリ装置のラス（ＲＡＳ）信号発生回路を示すブロック図である。
同図に示すように、ＲＡＳ信号発生回路は、クロックＣＬＫに同期されて外部命令信号／ＲＡＳ、／ＣＡＳが入力される入力バッファ部１０、入力バッファ部１０の出力をデコードすると共にアクティブ命令に同期された信号であるアクティブ信号ＲＡＣＴＰと、プリチャージ命令に同期された信号であるプリチャージイネーブル信号ＰＣＧＰと、リフレッシュ命令に同期された信号であるリフレッシュイネーブル信号ＲＥＦＰをそれぞれ出力する命令デコーダ部２０、命令デコーダ部２０の出力信号のうち、リフレッシュイネーブル信号ＲＥＦＰを入力としてプリチャージ動作のためのセルフプリチャージイネーブル信号ＳＰＣＧを出力するセルフプリチャージ部４０及び命令デコーダ部２０及びセルフプリチャージ部４０の出力信号をそれぞれ入力として該当メモリセルを選択するＲＡＳ信号発生部３０からなる。
このとき、ＲＡＳ信号発生部３０の出力信号は、アクティブ命令信号ＲＡＣＴＰ及びリフレッシュイネーブル信号ＲＥＦＰが入力されるとアクティブとなり、プリチャージイネーブル信号ＰＣＧＰ及びセルフプリチャージイネーブル信号ＳＰＣＧが入力されると非アクティブとなる。
特開２００３−０３０９８４
しかしながら、前述のような動作の実行中に、システムのリセットに応じるシステムリセット信号がＤＲＡＭに入力されると、ＲＡＳ信号発生の動作とシステムリセット信号との関係動作を制御する装置がなくなり、システム及びＤＲＡＭを作動の際にエラーを発生する。
すなわち、システムのリセットに合せてＤＲＡＭもリセットされてリフレッシュ動作及びプリチャージ動作を保証するべきだが、これを保証する装置を備えることができず、エラーが発生する。
本発明は、上記のような従来の技術の問題を解決するためになされたものであって、その目的がシステムのリセット動作に応じるエラーを防ぐ半導体メモリ装置のリセット制御回路を提供することにある。
別の目的は、半導体メモリ装置を備えるシステムの安定したリセット動作を保証する半導体メモリ装置のリセット制御回路を提供することにある。
上記の技術的課題を達成するための本発明の一側面によれば、本発明の半導体メモリ装置のリセット制御回路は、半導体メモリ装置を備えるシステムのリセット動作に応じる該半導体メモリ装置のリセット動作を制御するリセット制御回路において、前記システムのリセット動作の開始を示すリセットエントリー信号、及びシステムのリセット動作の終了を示すリセットエグジット信号を出力するリセット信号生成部と、前記リセットエントリー信号がアクティブになることに応答してプリチャージ信号を出力し、前記リセットエグジット信号がアクティブになることに応答してリフレッシュ信号を出力する動作選択部とを備える半導体メモリ装置のリセット制御回路を提供する。
すなわち、第一の発明としては、半導体メモリ装置を備えるシステムのリセット動作に応じる該半導体メモリ装置のリセット動作を制御するリセット制御回路において、前記システムのリセット動作の開始を示すリセットエントリー信号、及びシステムのリセット動作の終了を示すリセットエグジット信号を出力するリセット信号生成部と、前記リセットエントリー信号がアクティブになることに応答して、プリチャージ信号を出力し、前記リセットエグジット信号がアクティブになることに応答してリフレッシュ信号を出力する動作選択部とを備えたことを特徴とする半導体メモリ装置のリセット制御回路を提供する。
第二の発明としては、第一の発明にかかり、前記リセット信号生成部が、システムのリセット信号であるリセットイネーブル信号を入力とする入力バッファ部と、該入力バッファ部の出力信号に応答して前記リセットエントリー信号及び前記リセットエグジット信号を出力するリセット信号発生部とを備えることを特徴とする半導体メモリ装置のリセット制御回路を提供する。
第三の発明としては、第二の発明にかかり、前記リセット信号発生部が、前記リセットエントリー信号を発生するリセットエントリー信号発生部と、 前記リセットエグジット信号を発生するリセットエグジット信号発生部とを備えることを特徴とする半導体メモリ装置のリセット制御回路を提供する。
第四の発明としては、第三の発明にかかり、前記リセットエントリー信号発生部が、前記入力バッファ部の出力信号を反転させる第１インバータと、該第１インバータの出力信号を遅延させる第１遅延回路と、該第１遅延回路の出力信号を反転させる第２インバータと、前記第１インバータ及び第２インバータの出力信号を組み合わせる第１ＮＡＮＤゲートと、該第１ＮＡＮＤゲートの出力信号を反転させてリセットエントリー信号として出力する第３インバータとを備えることを特徴とする半導体メモリ装置のリセット制御回路を提供する。
第五の発明としては、第三の発明にかかり、前記リセットエグジット信号発生部が、 前記入力バッファ部の出力信号を遅延させる第２遅延回路と、該第２遅延回路の出力信号を反転させる第４インバータと、前記入力バッファ部の出力信号及び第４インバータの出力信号を入力とする第２ＮＡＮＤゲートと、前記第２ＮＡＮＤゲートの出力信号を反転させてリセットエグジット信号として出力する第５インバータとを備えることを特徴とする半導体メモリ装置のリセット制御回路を提供する。
第六の発明としては、第一の発明にかかり、前記動作選択部が、前記プリチャージ信号を出力する第１動作選択部と、前記リフレッシュ信号を出力する第２動作選択部とを備えることを特徴とする半導体メモリ装置のリセット制御回路を提供する。
第七の発明としては、第六の発明にかかり、前記第１動作選択部が、前記リセットエントリー信号とプリチャージ信号のソース信号に該当するプリチャージソース信号とを組み合わせる第１ＮＯＲゲートと、該第１ＮＯＲゲートの出力信号を反転させて前記プリチャージ信号として出力する第６インバータとを備えることを特徴とする半導体メモリ装置のリセット制御回路を提供する。
第八の発明としては、第六の発明にかかり、前記第２動作選択部が、前記リセットエグジット信号と、リフレッシュ信号のソース信号に該当するリフレッシュソース信号とを組み合わせる第２ＮＯＲゲートと、前記第２ＮＯＲゲートの出力信号を反転させて前記リフレッシュ信号として出力する第７インバータとを備えることを特徴とする半導体メモリ装置のリセット制御回路を提供する。
本発明はシステムのリセット動作と及び半導体メモリ装置との間の連係動作を制御するリセット制御回路を備え、安定した半導体メモリ装置のリセット動作を獲得する。
従って、半導体メモリ装置の信頼性及び安定性を確保することができ、さらに、前記半導体メモリ装置を備えるシステムの信頼性及び安定性もまた確保する効果がある。
以下、本発明の最も好ましい実施形態を添付した図面を参照しながら説明する。
図２は、本発明の実施形態に係る半導体メモリ装置のＲＡＳ信号発生回路を示すブロック図である。
同図に示すように、ＲＡＳ信号発生回路は、クロックＣＬＫに同期されて外部命令信号／ＲＡＳ、／ＣＡＳを入力する入力バッファ部１００、入力バッファ部１００の出力をデコードし、アクティブ命令に同期させる信号であるアクティブ信号ＲＡＣＴＰ、プリチャージ命令に同期された信号であるプリチャージソース信号ＰＣＧＰＳ、リフレッシュ命令に同期された信号であるリフレッシュソース信号ＲＥＦＰｓを出力する命令デコーダ部２００、システムリセット信号／ＲＥＳＥＴを入力とするリセット入力バッファ５００、リセット入力バッファ５００の出力信号である初期リセット制御信号ＲＳＴＢを受信してシステムのリセット動作の開始を知らせるリセットエントリー信号ＲＳＴ＿ＥＮＲＴＹＰ及びシステムのリセット動作の終了を知らせるリセットエグジット信号ＲＳＴ＿ＥＸＩＴＰを出力するリセット遷移信号発生部６００、命令デコーダ部２００及びリセット遷移信号発生部６００の出力信号を組み合わせて出力するリセット制御部７００、リセット制御部７００の出力信号のうち、リフレッシュイネーブル信号ＲＥＦＰを入力としてプリチャージ動作のためのセルフプリチャージイネーブル信号ＳＰＣＧを出力するセルフプリチャージ部４００、並びに命令デコーダ部２００、セルフプリチャージ部４００、リセット制御部７００の出力信号をそれぞれ入力として該当メモリセルを選択するＲＡＳ信号発生部３００を備える 。
ここで、各構成要素をさらに詳しく説明するための図として、図３は図２におけるリセット遷移信号発生部６００を示す回路図である。
同図に示すように、リセット遷移信号発生部６００は、リセット入力バッファ５００の出力信号である初期リセット制御信号ＲＳＴＢを、リセットエントリー信号発生部６２０及びリセットエグジット信号発生部６４０がそれぞれ受信する。
ここで、リセットエントリー信号発生部６２０を説明すると、初期リセット制御信号ＲＳＴＢを反転させる第１インバータＩＮＶ１、第１インバータＩＮＶ１の出力信号を遅延させて出力する第１遅延回路ＤＥＬＡＹ１、第１遅延回路ＤＥＬＡＹ１の出力信号を反転させる第２インバータＩＮＶ２、第１インバータＩＮＶ１及び第２インバータＩＮＶ２の出力信号を組み合わせる第１ＮＡＮＤゲートＮＡＮＤ１、並びに第１ＮＡＮＤゲートＮＡＮＤ１の出力信号を反転させる第３インバータＩＮＶ３を備えてリセットエントリー信号ＲＳＴ＿ＥＮＴＲＹＰを生成する。
そして、リセットエグジット信号発生部６４０を説明すると、初期リセット制御信号ＲＳＴＢを遅延させて出力する第２遅延回路ＤＥＬＡＹ２、第２遅延回路ＤＥＬＡＹ２の出力信号を反転させる第４インバータＩＮＶ４、初期リセット制御信号ＲＳＴＢ及び第４インバータＩＮＶ４の出力信号を組み合わせる第２ＮＡＮＤゲートＮＡＮＤ２、並びに第２ＮＡＮＤゲートＮＡＮＤ２の出力信号を反転させる第５インバータＩＮＶ５を備えてリセットエグジット信号ＲＳＴ＿ＥＸＩＴＰを生成する。
続いて、このようなリセット遷移信号発生部６００の出力信号に応答するリセット制御部７００について説明する。
図４Ａ及び図４Ｂは、図２のリセット制御部７００を示す回路図である。
リセット制御部７００は、プリチャージイネーブル信号ＰＣＧＰとリフレッシュイネーブル信号ＲＥＦＰとをそれぞれ生成する信号生成回路に分けられるが、まず図４Ａを説明すると、プリチャージイネーブル信号ＰＣＧＰ生成回路は、リセットエントリー信号ＲＳＴ＿ＥＮＴＲＹＰ及びプリチャージソース信号ＰＣＧＰＳをそれぞれ入力とする第１ＮＯＲゲートＮＯＲ１、並びに第１ＮＯＲゲートＮＯＲ１の出力信号を反転させてプリチャージイネーブル信号ＰＣＧＰを出力する第６インバータＩＮＶ６を備える。
この回路は、システムのリセット動作の開始を知らせるリセットエントリー信号ＲＳＴ＿ＥＮＴＲＹＰがアクティブになるとプリチャージソース信号ＰＣＧＰＳとは無関係になしにプリチャージイネーブル信号ＰＣＧＰがアクティブになるように動作させる回路である。
次に、図４Ｂを説明すると、リフレッシュイネーブル信号ＲＥＦＰ生成回路は、リセットエグジット信号ＲＳＴ＿ＥＸＩＴＰ及びリフレッシュソース信号ＲＥＦＰｓを組み合わせる第２ＮＯＲゲートＮＯＲ２、並びに第２ＮＯＲゲートＮＯＲ２の出力信号を反転させてリフレッシュイネーブル信号ＲＥＦＰを出力する第７インバータＩＮＶ７を備える。
この回路は、システムのリセット動作の終了を知らせるリセットエグジット信号ＲＳＴ＿ＥＸＩＴＰがアクティブになるとリフレッシュソース信号ＲＥＦＰｓとは無関係にリフレッシュイネーブル信号ＲＥＦＰがアクティブになるように動作させる回路である。
上述したように、従来、システムのリセット動作と、半導体メモリ装置のフリチャージ動作と、リフレッシュ動作との間の連係性を調節する制御回路を備えることができないことから、システムのエラーが発生するという問題を、本発明ではシステムのリセット動作の開始時点と終了時点を捜し出し、この時点に対応できるようにプリチャージ動作及びリフレッシュ動作を支援するリセット動作制御回路を備える半導体メモリ装置を提供する。
尚、本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思想の範囲内から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
例えば、上述した実施形態で用いられたロジックの種類及び配置は、入力信号及び出力信号が全てハイアクティブ信号である場合を一例として実現したものであるため、信号のアクティブ極性が変わると、ロジックの実現例もまた変化せざるを得ず、このような実現例は、ケースがあまりにも多く、また、その実現例の変化が、本発明の属する技術分野において通常の知識を有する者において技術的に容易になり得る事項であるため、それぞれの場合については対して直接的に説明しない。
また、リセット制御部は、システムがリセットを開始するステップでは、半導体メモリ素子がプリチャージ動作を行い、リセットを終了するステップでは、リフレッシュ動作を行うように制御する回路であり、本発明の構成でない別の回路の組み合わせを有して構成することができる。
そして、特にリフレッシュ動作の場合には、実際のメモリ動作で自動にプリチャージを実行するようになっているため、リフレッシュ動作を制御するリセット制御部のみで構成できることが分かる。
従来技術に係る半導体メモリ装置のＲＡＳ信号発生回路を示すブロック図である。 本発明の実施形態に係る半導体メモリ装置のＲＡＳ信号発生回路を示すブロック図である。 図２のリセット遷移信号発生部を示す回路図である。 図２のリセット制御部を示す回路図である。 図２のリセット制御部を示す回路図である。
符号の説明
１００ 入力バッファ部
２００ 命令デコーダ部
３００ ＲＡＳ信号発生部
４００ セルフプリチャージ部
５００ リセット入力バッファ
６００ リセット遷移信号発生部
７００ リセット制御部

Claims (8)

  1. 半導体メモリ装置を備えるシステムのリセット動作に応じる該半導体メモリ装置のリセット動作を制御するリセット制御回路において、
    前記システムのリセット動作の開始を示すリセットエントリー信号、及びシステムのリセット動作の終了を示すリセットエグジット信号を出力するリセット信号生成部と、
    前記リセットエントリー信号がアクティブになることに応答して、プリチャージ信号を出力し、前記リセットエグジット信号がアクティブになることに応答してリフレッシュ信号を出力する動作選択部と
    を備えたことを特徴とする半導体メモリ装置のリセット制御回路。
  2. 前記リセット信号生成部が、
    システムのリセット信号であるリセットイネーブル信号を入力とする入力バッファ部と、
    該入力バッファ部の出力信号に応答して前記リセットエントリー信号及び前記リセットエグジット信号を出力するリセット信号発生部と
    を備えることを特徴とする請求項１に記載の半導体メモリ装置のリセット制御回路。
  3. 前記リセット信号発生部が、
    前記リセットエントリー信号を発生するリセットエントリー信号発生部と、
    前記リセットエグジット信号を発生するリセットエグジット信号発生部と
    を備えることを特徴とする請求項２に記載の半導体メモリ装置のリセット制御回路。
  4. 前記リセットエントリー信号発生部が、
    前記入力バッファ部の出力信号を反転させる第１インバータと、
    該第１インバータの出力信号を遅延させる第１遅延回路と、
    該第１遅延回路の出力信号を反転させる第２インバータと、
    前記第１インバータ及び第２インバータの出力信号を組み合わせる第１ＮＡＮＤゲートと、
    該第１ＮＡＮＤゲートの出力信号を反転させてリセットエントリー信号として出力する第３インバータと
    を備えることを特徴とする請求項３に記載の半導体メモリ装置のリセット制御回路。
  5. 前記リセットエグジット信号発生部が、
    前記入力バッファ部の出力信号を遅延させる第２遅延回路と、
    該第２遅延回路の出力信号を反転させる第４インバータと、
    前記入力バッファ部の出力信号及び第４インバータの出力信号を入力とする第２ＮＡＮＤゲートと、
    前記第２ＮＡＮＤゲートの出力信号を反転させてリセットエグジット信号として出力する第５インバータと
    を備えることを特徴とする請求項３に記載の半導体メモリ装置のリセット制御回路。
  6. 前記動作選択部が、
    前記プリチャージ信号を出力する第１動作選択部と、
    前記リフレッシュ信号を出力する第２動作選択部と
    を備えることを特徴とする請求項１に記載の半導体メモリ装置のリセット制御回路。
  7. 前記第１動作選択部が、
    前記リセットエントリー信号とプリチャージ信号のソース信号に該当するプリチャージソース信号とを組み合わせる第１ＮＯＲゲートと、
    該第１ＮＯＲゲートの出力信号を反転させて前記プリチャージ信号として出力する第６インバータと
    を備えることを特徴とする請求項６に記載の半導体メモリ装置のリセット制御回路。
  8. 前記第２動作選択部が、
    前記リセットエグジット信号と、リフレッシュ信号のソース信号に該当するリフレッシュソース信号とを組み合わせる第２ＮＯＲゲートと、
    前記第２ＮＯＲゲートの出力信号を反転させて前記リフレッシュ信号として出力する第７インバータと
    を備えることを特徴とする請求項６に記載の半導体メモリ装置のリセット制御回路。
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