KR101007986B1 - 지연고정루프회로의 클럭트리 회로 - Google Patents

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Abstract

본 발명은 커맨드 디코더(command decoder)에서 생성되어 오토 리프레쉬(auto-refresh) 명령에 따라 레벨 천이되는 제 1신호와, 로우(row) 활성화 명령과 로우 비활성화 명령에 따라 레벨 천이되는 제 2신호에 응답하여 클럭트리를 온/오프시키는 클럭트리 제어신호를 발생시키는 DLL 클럭 트리 온/오프 제어부와; 상기 DLL 클럭 트리 온/오프 제어부로부터의 클럭트리 제어신호에 응답하여 소정의 인에이블 신호를 발생시키는 DLL 클럭 인에이블 신호 발생부와; 상기 소정의 인에이블 신호에 의하여 인에이블되어 내부 클럭을 발생시키는 클럭 드라이버를 포함하여 구성되되,
상기 DLL 클럭 트리 온/오프 제어부는 로우 활성화 상태에서 로우 비활성화상태로 천이하는 경우 리드(read) 중이던 데이터의 출력 완료시까지는 상기 클럭트리 제어신호를 인에블 상태로 유지시킴과 아울러, 로우 활성화 상태라 하더라도 오토 리프레쉬(auto-refresh) 동작 중인 경우에는 상기 클럭 드라이버를 턴-오프시키기 위하여 상기 클럭트리 제어신호를 디스에이블시키는 지연고정루프회로의 클럭트리 회로에 관한 것이다.
지연고정 루프회로, 클럭드라이버, DLL 클럭 트리

Description

지연고정루프회로의 클럭트리 회로{Clock-tree Circuit of Delay Locked Loop Circuit}
도 1은 종래 지연고정루프회로의 클럭트리 회로의 구성을 도시한 것이다.
도 2는 도 1의 클럭트리 온/오프 제어회로의 DLL 클럭 트리 온/오프 제어부의 구성을 도시한 것이다.
도 3은 종래 DLL 클럭 트리 온/오프 제어부의 출력파형에 관한 타이밍도이다.
도 4는 본 발명의 일실시예에 따른 지연고정루프회로의 클럭트리 회로의 구성을 도시한 것이다.
도 5는 본 발명의 일실시예에 따른 DLL 클럭 트리 온/오프 제어부의 구성을 도시한 것이다.
도 6 및 도 7은 본 발명의 일실시예에 따른 DLL 클럭 트리 온/오프 제어부의 출력파형에 관한 타이밍도이다.
<도면의 주요부분에 대한 부호의 설명>
110 : DLL 클럭 트리 온/오프 제어부
120 : DLL 클럭 인에이블 신호 발생부
130 : 클럭 드라이버
111 : 제 1 지연부 112 : 제 2 지연부
210 : 커맨드 디코더
220 : DLL 클럭 트리 온/오프 제어부
230 : DLL 클럭 인에이블 신호 발생부
240 : 클럭 드라이버
221 : 제 1 논리부 222 : 제 2 논리부
223 : 제 1 지연부 224 : 제 2 지연부
본 발명은 지연고정루프회로의 클럭트리 회로에 관한 것으로, 더욱 구체적으로는 반도체 장치에서 오토 리프레쉬(auto-refresh) 동작 중, 오토 리프레쉬 동작과 아무런 상관도 없는 클럭 드라이버가 턴-온됨으로 인해 발생되는 전류의 불필요한 소모를 방지할 수 있도록 하는 지연고정 루프회로의 클럭 트리 회로에 관한 것이다.
통상적으로, 시스템이나 회로에서 클럭은 동작 타이밍을 맞추기 위한 기준 신호로 사용되고 있으며, 에러(error) 없이 보다 빠른 동작을 보장하기 위해서 사용되기도 한다. 외부로부터 입력되는 클럭이 내부에서 사용될 때 내부 회로에 의한 시간 지연(클럭 스큐(clock skew))이 발생하게 되는데, 이러한 시간 지연을 보상하여 내부 클럭이 외부 클럭과 동일한 위상을 갖도록 하기 위해 위상고정루프(phase locked loop, PLL), 지연고정루프(delay locked loop, DLL) 등이 사용되고 있다.
기존에는 PLL이 널리 사용되어 왔으나, PLL에 비해 잡음(noise)의 영향을 덜 받는 DLL의 장점 때문에 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 동기식 반도체 메모리에서는 DLL이 널리 사용되고 있다.
한편, 대표적인 반도체 메모리인 DRAM의 경우, 고속 동작을 위해 동작 주파수가 높아짐에 따라 소모 전류의 감소 문제가 이슈로 대두되고 있으며, 최근에는 DRAM이 컴퓨터의 주기억장치로서의 용도 외에도 휴대용 기기 등에도 적용이 확대되고 있어 전류 소모의 감소는 DRAM 설계시 필연적인 요구 사항이 되고 있다.
그러나, 종래 지연 고정루프를 채용하고 있는 반도체 장치에서는, 로우(row) 활성화 상태에서 오토 리프레쉬 동작이 수행될 경우 지연고정 루프의 클럭 드라이버는 상기 오토 리프레쉬 동작과는 아무런 상관이 없음에도 불구하고, 단지 오토 리프레쉬가 로우 활성화 상태에서의 동작이라는 이유만으로 상기 클럭 드라이버를 턴-온시켜 불필요하게 전류를 소모케 하는 문제점이 있었다.
이하, 첨부한 도면을 참조하여 이러한 종래기술에 의한 지연고정루프회로의 클럭 트리 온/오프 제어회로의 문제점을 더욱 상세히 설명하기로 한다.
도 1은 종래 지연고정루프회로의 클럭트리 회로의 구성을 도시한 것으로서, 도시된 바와 같이, 종래 지연고정 루프회로의 클럭트리 회로는 로우 비활성화 명령시 활성화되어 하이 레벨로 천이되는 라스 아이들(rasidle) 신호에 응답하여 클럭트리를 온/오프시키는 클럭트리 제어신호(chipact)를 발생시키는 DLL 클럭 트리 온/오프 제어부(110)와; 상기 클럭트리 제어신호(chipact)에 응답하여 소정의 인에이블 신호(en_)를 발생시키는 DLL 클럭 인에이블 신호 발생부(120)와; 상기 인에이블 신호(en_)에 의하여 인에이블되어 내부 클럭을 발생시키는 클럭 드라이버(130)를 포함하여 구성된다.
이하, 상기 도 1과 클럭트리 회로의 DLL 클럭 트리 온/오프 제어부의 구성을 도시한 도 2를 참조하여 종래 지연고정루프회로의 클럭 트리 회로의 동작을 설명한다.
DLL 클럭 트리 온/오프 제어부(110)는 라스아이들(rasidle) 신호를 인가받는다. 여기서, 라이아이들(rasidle) 신호는 로우(row) 활성화 명령과 로우 비활성화 명령에 따라 레벨 천이되는 신호로서, 라스(RAS, row address strobe) 스탠바이 상태, 즉 로우(row) 비활성화 명령시 활성화되어 로우(low) 레벨에서 하이 레벨로 천이되는 신호를 말한다.
초기화 상태에서는, 도 3의 타이밍도에서와 같이, 라스아이들(rasidle) 신호는 하이레벨에, 클럭트리 제어신호(chipact)는 로우(low) 레벨에 있다. 이 때, 로우(row) 활성화 명령에 따라 라스아이들(rasidle) 신호가 로우레벨로 떨어지면, 클럭트리 제어신호(chipact)는 제 1 지연부(111)에 의한 제 1 지연시간이 경과한 이후 노어게이트(NOR11) 및 낸드게이트(NAND11)을 통해 하이레벨로 천이된다. 그러 면, DLL 클럭 인에이블 신호 발생부(120)는 이러한 클럭트리 제어신호(chipact)에 응답하여 소정의 인에이블 신호(en_)를 발생시켜 클럭 드라이버(130)를 턴-온시킨다.
한편, 이 때 상기 로우활성화 상태에서 프리차지(precharge) 명령이 들어오면, 도 3에 도시된 바와 같이, 라스 아이들(rasidle) 신호는 로우레벨에서 하이레벨로 천이하고, 노드(B)는 제 2 지연부에 의한 제 2 지연시간이 지난 이후 로우레벨에서 하이레벨로 천이하므로, 클럭트리 제어신호(chipact)는 상기 제 2 지연시간이 지난 이후 낸드게이트(NAND11)를 통해 로우레벨로 천이된다. 여기서, 라스 아이들(rasidle) 신호가 하이레벨로 천이한 후, 클럭트리 제어신호(chipact)가 상기 제 2 지연시간 이후 로우레벨로 천이되도록 하는 이유은 로우 활성화 상태에서 리드(read) 동작 수행 중이던 데이터가 완전히 출력될 수 있도록 하기 위함이다. DLL 클럭 인에이블 신호 발생부(120)는 상기 클럭트리 제어신호(chipact)에 응답하여 클럭 드라이버(130)를 턴-오프시킨다.
그런데, 상기와 같은 종래의 클럭트리 온/오프 제어회로에서 라스아이들(rasidle) 신호는 오토 리프레쉬 동작 중 로우레벨 상태에 있기 때문에, 상기에서 설명한 동작에 의해 DLL 클럭트리 온/오프 제어부(110)는 하이레벨의 클럭트리 제어신호(chipact)를 출력하고 DLL 클럭 인에이블 신호 발생부(120)는 이러한 클럭트리 제어신호(chipact)에 응답하여 인에이블 신호(en_)를 발생시켜 클럭 드라이버(130)를 턴-온시킨다. 따라서, 종래 클럭 트리 온/오프 제어회로에서는, 클럭 드라이버(130)가 오토 리프레쉬 동작과는 아무런 상관이 없음에도 불구하고, 단지 오토 리프레쉬가 로우활성화 상태에서의 동작이라는 이유만으로 턴-온되어 불필요하게 전류를 소모하는 문제점이 있었다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 반도체 장치에서 오토리프레쉬 동작시, 이 동작에 아무런 관여도 하지 않는 지연고정루프회로의 클럭 드라이버가 불필요하게 턴-온됨으로 인해 발생되는 전류의 불필요한 소모를 방지할 수 있도록 하는 지연고정루프회로의 클럭 트리 회로를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 커맨드 디코더(command decoder)에서 생성되어 오토 리프레쉬(auto-refresh) 명령에 따라 레벨 천이되는 제 1신호와, 로우(row) 활성화 명령과 로우 비활성화 명령에 따라 레벨 천이되는 제 2신호에 응답하여 클럭트리를 온/오프시키는 클럭트리 제어신호를 발생시키는 DLL 클럭 트리 온/오프 제어부와; 상기 DLL 클럭 트리 온/오프 제어부로부터의 클럭트리 제어신호에 응답하여 소정의 인에이블 신호를 발생시키는 DLL 클럭 인에이블 신호 발생부와; 상기 소정의 인에이블 신호에 의하여 인에이블되어 내부 클럭을 발생시키는 클럭 드라이버를 포함하여 구성되되,
상기 DLL 클럭 트리 온/오프 제어부는 로우 활성화 상태라 하더라도 오토 리프레쉬(auto-refresh) 동작 중인 경우에는 상기 클럭 드라이버를 턴-오프시키기 위 하여 상기 클럭트리 제어신호를 디스에이블시키는 지연고정루프회로의 클럭트리 회로를 제공한다.
본 발명에서, 상기 DLL 클럭 트리 온/오프 제어부는 로우 활성화 상태에서 로우 비활성화상태로 천이하는 경우 리드(read) 중이던 데이터의 출력 완료시까지는 상기 클럭트리 제어신호를 인에블 상태로 유지시키는 것이 바람직하다.
본 발명에서, 상기 제 1 신호는 오토 리프레쉬 명령시 하이(high) 레벨에서 로우(low) 레벨로 천이되는 신호이고, 상기 제 2 신호는 로우 비활성화 명령시 활성화되어 하이 레벨로 천이되는 라스 아이들(rasidle) 신호인 것이 바람직하다.
본 발명에서, 상기 DLL 클럭 트리 온/오프 제어부는 상기 제 1 신호와 제 2 신호을 입력 받아, 오토 리프레쉬 상태가 아니면서 로우 활성 상태인 경우에만 로우 레벨의 제 3 신호를 출력하는 제 1 논리부와; 상기 제 3 신호 및 상기 제 3 신호를 제 1 지연부에 의해 소정시간 지연시킨 제 4 신호를 입력받아 부정논리합(nor) 연산한 후 반전시켜 출력하는 제 2 논리부와; 상기 제 3 신호를 소정시간 지연시키는 제 2 지연부와; 상기 제 2 논리부와 제 2 지연부로부터의 신호를 부정논리곱(nand) 연산하여 출력하는 제 3 논리부를 포함하여 구성되는 것이 바람직하다.
본 발명에서, 상기 제 1 논리부는 상기 제 1 신호를 반전시키는 인버터와, 상기 인버터로부터의 신호와 상기 제 2 신호를 부정논리곱 연산하는 노어게이트와, 상기 노어 게이트로부터의 신호를 반전시키는 인버터를 포함하여 구성되는 것이 바람직하다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 4는 본 발명의 일실시예에 따른 지연고정루프회로의 클럭트리 회로의 구성을 도시한 것으로서, 이를 참조하여 본 발명을 설명하면 다음과 같다.
도시된 바와 같이, 본 발명에 따른 클럭트리 회로는 커맨드 디코더(command decoder, 210)에서 생성되어 오토 리프레쉬 명령에 따라 레벨 천이되는 제 1신호(reflagb_lat)와, 로우(row)활성화 명령과 로우 비활성화 명령에 따라 레벨 천이되는 제 2신호(rasidle)에 응답하여 클럭트리를 온/오프시키는 클럭트리 제어신호(chipact)를 발생시키는 DLL 클럭 트리 온/오프 제어부(220)와; 상기 클럭트리 제어신호(chipact)에 응답하여 소정의 인에이블 신호(en_)를 발생시키는 DLL 클럭 인에이블 신호 발생부(230)와; 상기 인에이블 신호(en_)에 의하여 인에이블되어 내부 클럭을 발생시키는 클럭 드라이버(240)를 포함하여 구성될 수 있다.
여기서, DLL 클럭 트리 온/오프 제어부(220)는 로우 활성화 상태에서 로우 비활성화상태로 천이하는 경우 리드(read) 중이던 데이터의 출력 완료시까지는 상기 클럭트리 제어신호(chipact)를 인에블 상태로 유지시킴과 아울러, 로우 활성화 상태라 하더라도 오토 리프레쉬 동작 중인 경우에는 상기 클럭 드라이버(240)를 턴-오프시키기 위하여 상기 클럭트리 제어신호(chipact)를 디스에이블시키는 것을 특징으로 한다.
이와 같이 구성된 본 실시예의 동작을 구체적으로 설명하면 다음과 같다.
먼저, 도 4에 도시된 바와 같이, DLL 클럭트리 온/오프 제어부(220)는 제 1 신호(reflagb_lat)와 제 2 신호(rasidle)을 입력받아 클럭 트리 제어신호(chipact)를 출력한다. 여기서, 상기 제 1신호(reflagb_lat)는 커맨드 디코더(210)에서 생성되는 신호로서, 오토 리프레쉬 명령이 있을 때 하이레벨에서 로우레벨로 천이되고 오토 리프레쉬 동작이 완료되면 다시 하이레벨로 천이되는 신호이다. 그리고, 제 2 신호(rasidle)는 로우 활성화 명령과 로우 비활성화 명령에 따라 레벨 천이되는 신호로서, 라스(RAS) 스탠바이 상태, 즉 로우 비활성화 명령시 활성화되어 로우레벨에서 하이레벨로 천이되는 신호이다. 두 신호 간의 동작 파형은 도 6의 타이밍도에 도시된 바와 같으며, 제 1 신호(reflagb_lat)가 오토 리프레쉬 명령을 받아 로우레벨로 떨어지면 수백 ps가 경과한 후 제 2신호(rasidle)가 로우레벨로 천이되고, 오토 리프레쉬 동작이 끝나 제 2신호(rasidle)가 하이레벨로 천이된 후 제 1 신호(reflagb_lat)도 하이레벨로 천이된다.
도 5를 참조하여, DLL 클럭트리 온/오프 제어부(220)의 동작을 보다 구체적으로 살펴 본다. DLL 클럭 트리 온/오프 제어부(220)는 제 1 신호(reflagb_lat)와 제 2 신호(rasidle)을 입력 받아, 오토 리프레쉬 상태가 아니면서 로우 활성 상태인 경우에만 로우 레벨의 신호를 출력하는 제 1 논리부(221)와; 제 1 논리부(221)로부터의 신호 및 이를 제 1 지연부에 의해 제 1 지연시간 동안 지연시킨 신호를 입력받아 부정논리합(nor) 연산한 후 반전시켜 출력하는 제 2 논리부(222)와; 제 1 논리부(221)로부터의 신호를 제 2 지연시간 동안 지연시키는 제 2 지연부(224)와; 상기 제 2 논리부(222)와 제 2 지연부(224)로부터의 신호를 부정논리곱(nand) 연산하여 출력하는 낸드 게이트(NAND21)를 포함하여 구성된다.
그리고, 제 1 논리부(221)는 제 1 신호(reflagb_lat)를 반전시키는 인버터(IV1)와, 인버터(IV1)로부터의 신호와 상기 제 2 신호(rasidle)를 부정논리곱 연산하는 노어게이트(NOR21)와, 노어게이트(NOR21)로부터의 신호를 반전시키는 인버터(IV2)를 포함하여 구성된다.
먼저, 초기화 상태에서, 로우(row) 활성화 명령에 따라 제 2신호(rasidle)가 로우레벨로 천이된 때, 오토 리프레쉬 상태가 아닌 경우에는 제 1 신호(reflagb_lat)는 하이레벨이므로, 노어게이트(NOR21)의 출력은 하이레벨로 천이되고 노드(C)는 로우레벨이 된다. 따라서, 이 경우에는 종래 클럭트리에서와 마찬가지로, 클럭트리 제어신호(chipact)는 제 1 지연부(223)에 의한 제 1 지연시간이 지난 이후 노어게이트(NOR22) 및 낸드게이트(NAND21)를 통해 하이레벨로 천이되고, 클럭 드라이버(240)는 이러한 클럭트리 제어신호(chipact)에 응답한 DLL 클럭 인에이블 신호 발생부(230)에 의해 인에이블되어 턴-온된다.
이 때 상기 로우활성화 상태에서 프리차지 명령이 들어와 로우 비활성화 상태가 되면, 제 1신호(reflagb_lat)와 제 2 신호(rasidle)은 모두 하이상태가 되므로, 노어게이트(NOR21)의 출력은 로우레벨이 되며, 제 1 논리부(221)의 출력단인 노드(C)는 하이레벨이 된다. 이에 따라, 노드(D)는 즉시 하이레벨로 천이하지만 노 드(E)는 제 2 지연부에 의한 제 2 지연시간이 지난 이후 하이레벨로 천이하므로, 클럭트리 제어신호(chipact)는 상기 제 2 지연시간이 지난 이후 낸드게이트(NAND21)를 통해 로우레벨로 천이된다. 클럭 드라이버(240)는 이러한 클럭트리 제어신호(chipact)에 응답한 DLL 클럭 인에이블 신호 발생부(230)에 의해 디스에이블되어 상기 제 2 지연시간이 경과한 후 턴-오프 상태가 된다. 따라서, 종래 클럭 트리에서와 마찬가지로, 본 실시예에 따른 클럭트리에서도, 로우 활성화 상태에서 프리차지 명령이 있더라도 리드 동작 수행 중이던 데이터는 완전히 출력되도록 할 수 있다.
다음으로, 비활성화 상태에서 오토 리프레쉬 명령이 있게 되면, 도 6에 도시된 바와 같이 제 2 신호(rasidle)가 하이레벨에서 로우레벨로 천이되기 전에 커맨드 디코더(210)로부터의 제 1 신호(reflagb_lat)가 하이레벨에서 로우레벨로 천이되므로, 인버터(IV1)을 통하여 하이레벨을 인가받는 노어게이트(NOR21)의 출력단은 제 2신호(rasidle)의 신호 레벨에 관계없이 로우레벨 상태를 유지하고, 제 1 논리부(221)의 출력단인 노드(C)도 계속하여 하이레벨 상태를 유지한다. 따라서, 본 실시예의 클럭 드라이버(130)는 오토 리프레쉬 동작 중에도 턴-오프 상태에 있게 된다.
이어서, 오토 리프레쉬 동작이 완료되는 경우에는, 제 1 신호(reflagb_lat)가 로우레벨에서 하이레벨로 천이되기 전에, 제 2 신호(rasidle)가 하이레벨로 먼저 천이된다. 따라서, 노어게이트(21)는 2개의 입력단 중 하나의 입력단으로 하이 레벨의 신호를 입력받으므로, 이후 제 1신호(reflagb_lat)의 신호 레벨이 로우에서 하이로 천이하더라도 여전히 노어게이트(21)의 출력단은 로우레벨을 유지한다. 이에 따라 클럭 드라이버(240)는 오토 리프레쉬가 끝나고 로우 비활성화 상태가 되더라도 계속하여 턴-오프 상태를 유지하게 된다.
한편, 프리차지 명령 시, 데이터 리드 동작 완료를 위하여 클럭 드라이버(240)가 턴-온되어 있어야 하는 상기의 제 2 지연시간이 경과하기 이전, 예를 들어 프라차지 명령 후 2 clk이 경과한 시점에서 오토 리프레쉬 명령이 있는 경우, 이 때에도 리드명령에 의한 데이터가 모두 출력될 수 있도록 클럭 드라이버(240)가 디스에이블되는 때를 늦추어 주어야 할 필요가 있다. 본 실시예의 클럭 트리는 이 또한 보장해 줄 수 있다.
즉, 도 7을 참조하여 자세히 살펴 보면 다음과 같다. 데이터 리드 동작 중 클럭트리 제어신호(chipact)는 하이레벨이므로 클럭 드라이버(240)는 턴-온되어 있다. 이 때, 프리차지 명령이 있게 되면, 제 2 신호(rasidle)는 하이레벨이 되어 노드(C)는 하이레벨로 되지만, 노드(E)는 제 2 지연부(224)에 의한 제 2 지연시간이 지난 후에야 로우레벨에서 하이레벨로 천이되므로, 그 이전에는 클럭트리 제어신호(chipact)는 계속 하이레벨 상태에 있게 된다. 만약, 상기 제 2 지연시간이 지나기 전에 오토리프레쉬 명령이 있어 제 1 신호(reflagb_lat)가 로우레벨로 천이되는 경우, 이미 제 2 신호(rasidle)는 하이레벨 상태로 있기 때문에, 제 1 신호(reflagb_lat)가 하이에서 로우로 천이되었는지 여부에 상관없이 노드(C)는 신호 레벨이 변하지 않는다. 따라서, 이 경우에도 클럭 드라이버(240)는 상기 제 2 지연시간이 지난 이후에야 턴-오프된다.
상기에서 본 바와 같이, 본 발명에 따른 지연고정루프회로의 클럭트리 회로는 로우활성화 상태라 하더라도 오토 리프레쉬 동작 중인 경우에는 클럭 드라이버를 턴-오프시킴으로써, 오토리프레쉬 동작과 아무런 상관도 없는 상기 클럭 드라이버가 턴-온됨으로 인해 발생되는 전류의 불필요한 소모를 방지할 수 있다. 뿐만 아니라, 상기 클럭 트리 회로는 프리차지 명령시, 데이터 리드동작 완료를 위하여 클럭 드라이버가 턴-온되어 있어야 하는 소정 지연시간이 경과하기 전에 오토 리프레쉬 명령이 있다 하더라도, 이에 상관없이 데이터 리드동작 완료를 위한 클럭 생성을 계속할 수 있도록 보장한다.
이상 설명한 바와 같이, 본 발명에 따른 지연고정루프회로의 클럭트리 회로는 반도체 장치에서 로우(row) 활성화 상태라 하더라도 오토 리프레쉬 동작 중인 경우에는 상기 제어회로의 클럭 드라이버를 턴-오프시킴으로써, 오토리프레쉬 동작과 아무런 상관도 없는 상기 클럭 드라이버가 턴-온됨으로 인해 발생되는 전류의 불필요한 소모를 방지할 수 있다.

Claims (5)

  1. 커맨드 디코더(command decoder)에서 생성되어 오토 리프레쉬(auto-refresh) 명령에 따라 레벨 천이되는 제 1신호와, 로우(row) 활성화 명령과 로우 비활성화 명령에 따라 레벨 천이되는 제 2신호에 응답하여 클럭트리를 온/오프시키는 클럭트리 제어신호를 발생시키는 DLL 클럭 트리 온/오프 제어부와;
    상기 DLL 클럭 트리 온/오프 제어부로부터의 클럭트리 제어신호에 응답하여 인에이블 신호를 발생시키는 DLL 클럭 인에이블 신호 발생부와;
    상기 인에이블 신호에 의하여 인에이블되어 내부 클럭을 발생시키는 클럭 드라이버를 포함하여 구성되되,
    상기 DLL 클럭 트리 온/오프 제어부는 로우 활성화 상태라 하더라도 오토 리프레쉬(auto-refresh) 동작 중인 경우에는 상기 클럭 드라이버를 턴-오프시키기 위하여 상기 클럭트리 제어신호를 디스에이블시키는 지연고정루프회로의 클럭트리 회로.
  2. 제 1 항에 있어서, 상기 DLL 클럭 트리 온/오프 제어부는 로우 활성화 상태에서 로우 비활성화상태로 천이하는 경우 리드(read) 중이던 데이터의 출력 완료시까지는 상기 클럭트리 제어신호를 인에블 상태로 유지시키는 지연고정루프회로의 클럭트리 회로.
  3. 제 1항 또는 제 2항에 있어서, 상기 제 1 신호는 오토 리프레쉬 명령시 하이(high) 레벨에서 로우(low) 레벨로 천이되는 신호이고, 상기 제 2 신호는 로우 비활성화 명령시 활성화되어 하이 레벨로 천이되는 라스 아이들(rasidle) 신호인 지연고정루프회로의 클럭트리 회로.
  4. 제 1항 또는 제 2항에 있어서,
    상기 DLL 클럭 트리 온/오프 제어부는
    상기 제 1 신호와 제 2 신호을 입력 받아, 오토 리프레쉬 상태가 아니면서 로우 활성 상태인 경우에만 로우 레벨의 제 3 신호를 출력하는 제 1 논리부와;
    상기 제 3 신호 및 상기 제 3 신호를 제 1 지연부에 의해 지연시킨 제 4 신호를 입력받아 부정논리합(nor) 연산한 후 반전시켜 출력하는 제 2 논리부와;
    상기 제 3 신호를 지연시키는 제 2 지연부와;
    상기 제 2 논리부와 제 2 지연부로부터의 신호를 부정논리곱(nand) 연산하여 출력하는 제 3 논리부를 포함하여 구성되는 지연고정루프회로의 클럭트리 회로.
  5. 제 4항에 있어서,
    상기 제 1 논리부는 상기 제 1 신호를 반전시키는 인버터와, 상기 인버터로부터의 신호와 상기 제 2 신호를 부정논리곱 연산하는 노어게이트와, 상기 노어 게이트로부터의 신호를 반전시키는 인버터를 포함하여 구성되는 지연고정루프회로의 클럭트리 회로.
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