JP4104886B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体装置に関し、特に、外部からの周期的に与えられるクロック信号に同期して外部信号の取込みを行なう同期型半導体装置に関する。より特定的には、省電力モードから復帰直後のアクセスタイムのゆらぎを抑える機能を備えた同期型ダイナミックランダムアクセスメモリ（以下ＳＤＲＡＭと称する）に関する。
【０００２】
【従来の技術】
主記憶として用いられるダイナミックランダムアクセスメモリ（ＤＲＡＭ）は、高速化されてきているが、その動作速度は依然としてマイクロプロセッサ（ＭＰＵ）の動作速度に追随することができない。このため、ＤＲＡＭのアクセスタイムおよびサイクルタイムがボトルネックとなり、システム全体の性能が低下するということがよく言われる。近年、高速ＭＰＵのための主記憶としてクロック信号に同期して動作するダブルデータレートＳＤＲＡＭ（ＤＤＲ ＳＤＲＡＭ）が提案されている。
【０００３】
ＤＤＲ ＳＤＲＡＭにおいては、高速でアクセスするために双方のクロック信号（ｅｘｔＣＬＫ，ｅｘｔ／ＣＬＫ）に同期して、連続したたとえば４ビットの連続ビットに対して高速にアクセスする仕様が提案されている。
【０００４】
図７は、従来のＤＤＲ ＳＤＲＡＭの標準的な動作の入出力波形を説明するための動作波形図である。
【０００５】
図７においては、データ入出力端子ＤＱ０〜ＤＱ７の８ビットのデータ（バイトデータ）の入力および出力が可能なＤＤＲ ＳＤＲＡＭにおいて、連続して４データ（８×４の合計３２ビット）を書込みまたは読出す動作を示す。連続して読出されるデータのビット数はバースト長と呼ばれ、ＤＤＲ ＳＤＲＡＭでは、通常、モードレジスタの設定によって変更することが可能である。
【０００６】
図７を参照して、時刻ｔ１において、外部からのクロック信号ｅｘｔＣＬＫの立上がりエッジで外部からの制御信号（ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、アドレス信号Ａｄｄ．など）が取込まれる。ロウアドレスストローブ信号／ＲＡＳが活性状態のＬレベルにあるため、このときのアドレス信号Ａｄｄ．は行アドレスＸａとして取込まれる。なお、アドレス信号Ａｄｄ．は、アドレス信号Ａ０〜Ａ１０、バンクアドレス信号ＢＡを含む。
【０００７】
時刻ｔ２において、コラムアドレスストローブ信号／ＣＡＳが活性状態のＬレベルとなり、クロック信号ｅｘｔＣＬＫの立上がりに同期して内部に取込まれる。このときのアドレス信号Ａｄｄ．は列アドレスＹｂとして取込まれる。この取込まれた行アドレスＸａおよび列アドレスＹｂに従ってＤＤＲ ＳＤＲＡＭ内において行および列の選択動作が実施される。
【０００８】
Ｄ／Ｑは、入出力端子から入出力されるデータ信号ＤＱ０〜ＤＱｉを示す。行アドレスストローブ信号／ＲＡＳがＬレベルに立下がってから所定のクロック周期（図７においては３．５クロックサイクル）が経過した後、時刻ｔ４において最初のデータｑ０が出力され、データｑ０に引き続きデータｑ１〜ｑ３が連続して出力される。
【０００９】
このデータの出力は、クロック信号ｅｘｔＣＬＫとクロック信号ｅｘｔ／ＣＬＫとのクロスポイントに応答して行なわれる。データ転送を高速に行なうことを可能とするために、データストローブ信号ＤＱＳが出力データと同位相で出力される。
【００１０】
なお、時刻ｔ３においてクロック信号ｅｘｔＣＬＫの立上がりエッジにおいて、制御信号／ＲＡＳ，／ＷＥがＬレベルに設定され、メモリセルへの再書込（プリチャージ）が行なわれる。
【００１１】
時刻ｔ５以降は書込動作を示す。時刻ｔ５において、行アドレスＸｃが取込まれる。時刻ｔ６において、コラムアドレスストローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥがともに活性状態のＬレベルに設定されると、そのときのクロック信号ｅｘｔＣＬＫの立上がりエッジにおいて列アドレスＹｄが取込まれる。そして、そのときに与えられていたデータｄ０が最初の書込データとして取込まれる。ロウアドレスストローブ信号／ＲＡＳおよびコラムアドレスストローブ信号／ＣＡＳの立下がりに応答して、ＤＤＲ ＳＤＲＡＭ内部においては行および列選択動作が実施される。以降、データストローブ信号ＤＱＳに同期して順次入力データｄ１〜ｄ３が取込まれ、対応するメモリセルに書込まれる。
【００１２】
高いデータ転送率を実現するために、高周波数のクロック信号に同期してデータの読み書きが実施される。高周波で安定したシステム動作を実現するためには、ＤＤＲ ＳＤＲＡＭの内部のタイミング規定が厳しくなる。
【００１３】
読出時のデータアクセス時間のゆらぎを少なくするためには、通常はディレイロックドループ回路（ＤＬＬ回路）が用いられる。しかし、ＤＬＬ回路は、電源電位に生ずるノイズによって遅延量が変化してしまう。このためＤＬＬ回路はレギュレータによって安定化された内部電源電位を動作電源電位として受ける。
【００１４】
図８は、レギュレータとＤＬＬ回路の接続の第１例を説明するための回路図である。
【００１５】
図８を参照して、レギュレータ５００は、外部電源電位ＥＸＴＶＤＤを受けてクロック入力バッファ５０９，インバータ５０７およびＤＬＬ回路５１０に内部電源電位ＩＮＴＶＤＤを供給する。クロック入力バッファ５０９は、外部から相補なクロック信号ｅｘｔＣＬＫ，ｅｘｔ／ＣＬＫを受けてこれらのクロスポイントを検出する。インバータ５０７は、クロック入力バッファ５０９の出力を受けて反転しクロック信号ＥＣＬＫを出力する。ＤＬＬ回路５１０は、クロック信号ＥＣＬＫに応じて図示しない内部クロック信号ＩＮＴＣＬＫを出力する。このクロック信号ＩＮＴＣＬＫはデータ出力バッファからデータを外部に出力するための基準タイミングを与える。
【００１６】
クロック入力バッファ５０９は、ソースが接地ノードに接続されゲートにクロックイネーブル信号ｅｘｔＣＫＥを受けるＮチャネルＭＯＳトランジスタ５０６と、ＮチャネルＭＯＳトランジスタ５０６のドレインにソースが接続されゲートにクロック信号ｅｘｔ／ＣＬＫを受けるＮチャネルＭＯＳトランジスタ５０３と、ゲートおよびドレインがＮチャネルＭＯＳトランジスタ５０３のドレインに接続されソースにレギュレータ５００からの内部電源電位を受けるＰチャネルＭＯＳトランジスタ５０１とを含む。
【００１７】
クロック入力バッファ５０９は、さらに、ＮチャネルＭＯＳトランジスタ５０６のドレインにソースが接続されゲートにクロック信号ｅｘｔＣＬＫを受けるＮチャネルＭＯＳトランジスタ５０４と、ＮチャネルＭＯＳトランジスタ５０４のドレインが接続されゲートがＮチャネルＭＯＳトランジスタ５０３のドレインに接続されソースにレギュレータ５００からの内部電源電位を受けるＰチャネルＭＯＳトランジスタ５０２とを含む。
【００１８】
ＮチャネルＭＯＳトランジスタ５０４のドレインはインバータ５０７の入力に接続される。
【００１９】
図９は、レギュレータとＤＬＬ回路との接続の第２例を示した回路図である。図９を参照して、レギュレータ５００は外部電源電位ＥＸＴＶＤＤを受けて内部電源電位ＩＮＴＶＤＤをＤＬＬ回路５１０に与える。クロック入力バッファ５０９およびインバータ５０７には、動作電源電位として外部電源電位ＥＸＴＶＤＤが直接与えられる。
【００２０】
クロック入力バッファ５０９の構成およびクロック入力バッファ５０９，インバータ５０７およびＤＬＬ回路５１０の接続については図８の場合と同様であるので説明は繰返さない。
【００２１】
図１０は、図８、図９におけるＤＬＬ回路５１０の構成を示したブロック図である。
【００２２】
図１０を参照して、ＤＬＬ回路５１０は、クロック信号ＥＣＬＫを遅延させ内部クロック信号ＩＮＴＣＬＫを出力する遅延ライン５３０と、遅延ライン５３０の出力する内部クロック信号ＩＮＴＣＬＫを遅延させてクロック信号ＲＣＬＫを出力する遅延回路５３２と、クロック信号ＥＣＬＫ，ＲＣＬＫの位相を比較し制御信号ＵＰ，ＤＯＷＮを出力する位相比較器５２２と、位相比較器５２２の出力を受けてフィルタ処理を行ない制御信号ＵＰ＿Ｄ，ＤＯＷＮ＿Ｄを出力するデジタルフィルタ５２６と、デジタルフィルタ５２６の出力に応じて内部のカウント値を変化させて遅延ライン５３０に対して遅延時間を決定するための制御信号を出力するカウンタ＆デコーダ５２８とを含む。
【００２３】
図１１は、図１０におけるデジタルフィルタ５２６の構成を示した回路図である。
【００２４】
図１１を参照して、デジタルフィルタ５２６は、制御信号ＵＰが２回パルス状に活性化された場合に出力にＨレベルがセットされるシフトレジスタ５２と、シフトレジスタ５２と制御信号ＵＰとを受けて制御信号ＵＰ＿Ｄを出力するＡＮＤ回路５６０と、制御信号ＤＯＷＮが２回パルス状に活性化されると出力にＨレベルがセットされるシフトレジスタ５４と、シフトレジスタ５４の出力と制御信号ＤＯＷＮとを受けて制御信号ＤＯＷＮ＿Ｄを出力するＡＮＤ回路５６４とを含む。制御信号ＵＰ＿Ｄ，ＤＯＷＮ＿Ｄはカウンタ＆デコーダ５２８に与えられる。
【００２５】
シフトレジスタ５２の内部データは、制御信号ＤＯＷＮがパルス状に活性化されるとリセットされる。したがって、制御信号ＵＰが１度だけしか活性化されないまま、続いて制御信号ＤＯＷＮがパルス状に活性化されると出力にＨレベルが伝達されない。
【００２６】
また、シフトレジスタ５４のデータも、制御信号ＵＰがパルス状に活性化されるとリセットされる。したがって、制御信号ＤＯＷＮが１度活性化されただけでは出力がＨレベルにならない。そしてＡＮＤ回路５６０，５６４において制御信号ＵＰ，ＤＯＷＮがそれぞれＨレベルになった場合にシフトレジスタの出力がカウンタ＆デコーダ５２８に伝達される。したがって、３度続けて制御信号ＵＰが活性化されないと制御信号ＵＰ＿Ｄは活性化されない。同様に制御信号ＤＯＷＮが３度続けて活性化されないと制御信号ＤＯＷＮ＿Ｄは活性化されない。
【００２７】
【発明が解決しようとする課題】
図８、図９に示すようなレギュレータは、一定電流を消費している場合には安定した内部電源電位を発生することができる。しかしながら、たとえば外部からのクロックイネーブル信号の活性化，非活性化に応じてＳＤＲＡＭ内部での消費される電流値が急激に変化した場合には、追随するスピードが遅いので内部電源電位がふらつく。
【００２８】
クロックイネーブル信号が非活性化されると、外部クロック信号が内部に伝達されなくなり、ＳＤＲＡＭは省電力モード（パワーダウンモード）に設定される。パワーダウンモードでは、外部からの書込動作および外部への読出動作は停止されＳＤＲＡＭは消費電力が低減された状態となる。ただし、内部データはオートリフレッシュ等が行なわれることにより保持される。
【００２９】
図１２は、電源電位の変動について説明するための動作波形図である。
図１２を参照して、たとえば時刻ｔ１においてクロックイネーブル信号ｅｘｔＣＫＥがＨレベルからＬレベルになると、ＳＤＲＡＭ内部で消費される電流値が急激に減るので、内部電源電位ＩＮＴＶＤＤが一時的に上昇してしまう。
【００３０】
逆に時刻ｔ２〜ｔ３のようにクロックイネーブル信号ｅｘｔＣＫＥがＬレベルからＨレベルに変化した場合には、ＳＤＲＡＭの内部で動作が開始され消費される電流値が急激に増加する。このため内部電源電位が一旦低下してしまう。
【００３１】
このような内部電源電位ＩＮＴＶＤＤの変化により、ＤＬＬ回路の遅延量が変化して内部クロックＩＮＴＣＬＫにゆらぎが生じ、その結果データ出力信号にもゆらぎが発生してしまうという問題点があった。
【００３２】
また、ＤＬＬ回路は、パワーダウンモードにおいて消費電流値を減少させるために動作が停止される。一般的には、図８、図９において示したようにクロック入力バッファ５０９の動作電流をＮチャネルＭＯＳトランジスタ５０６で遮断することによりクロック信号ＥＣＬＫを停止させる。そのためＤＬＬ回路５１０も停止して外部クロック信号の周波数変動に追随できなくなる。
【００３３】
この発明の目的は、パワーダウン後のデータ出力のゆらぎが少ない半導体装置を提供することである。
【００３４】
【課題を解決するための手段】
請求項１に記載の半導体装置は、動作モードとして通常モードと省電力モードとを有する半導体装置であって、入力クロック信号を遅延させて出力クロック信号を出力する可変遅延回路と、出力クロック信号の位相と入力クロック信号の位相とを比較して可変遅延回路に対して制御信号を与えて遅延時間を指示する遅延時間制御回路とを備え、遅延時間制御回路は、省電力モードから通常モードに遷移してから第１の一定期間は可変遅延回路に対する遅延時間制御を停止する。
【００３５】
請求項１に記載の半導体装置は、さらに、遅延時間制御回路は、入力クロック信号と出力クロック信号の位相を比較する位相比較回路と、位相比較回路の出力を第１の一定期間非活性状態に設定する伝達部と、伝達部の出力に応じて制御信号を変化させる制御信号出力部とを含む。
【００３６】
請求項１に記載の半導体装置は、さらに、伝達部は、動作モードの切換を示す切換信号を受ける遅延回路を有し、切換信号と遅延回路の出力に応じて第１の期間において位相比較回路の出力の通過を阻止する信号切換部と、信号切換部の出力を受けて位相比較結果が所定回数同じ結果であるときに位相比較結果を伝達するフィルタ処理部とを含む。
【００３７】
請求項１に記載の半導体装置は、さらに、伝達部は、フィルタ処理部の出力と信号切換部の出力とを受けて、第１の一定期間に続く第２の一定期間において信号切換部の出力を伝達し、第２の一定期間後においてフィルタ処理部の出力を伝達する第１のゲート回路をさらに含み、制御信号出力部は、伝達部の出力を計数するカウンタを有する。
【００３８】
請求項２に記載の半導体装置は、動作モードとして通常モードと省電力モードとを有する半導体装置であって、入力クロック信号を遅延させて出力クロック信号を出力する可変遅延回路と、出力クロック信号の位相と入力クロック信号の位相とを比較して可変遅延回路に対して制御信号を与えて遅延時間を指示する遅延時間制御回路とを備え、遅延時間制御回路は、省電力モードから通常モードに遷移してから第１の一定期間は可変遅延回路に対する遅延時間制御を停止し、遅延時間制御回路は、入力クロック信号と出力クロック信号の位相を比較する位相比較回路と、位相比較回路の出力を第１の一定期間非活性状態に設定する伝達部と、伝達部の出力に応じて前記制御信号を変化させる制御信号出力部とを含み、伝達部は、動作モードの切換を示す切換信号に応じて、第１の一定期間から第１の一定期間に続く第２の一定期間への第１の遷移時刻と第２の一定期間から第２の一定期間に続く第３の期間への第２の遷移時刻とを示す遷移制御信号を出力する制御信号発生部と、位相比較回路の出力の連続入力回数に応じて位相比較回路の出力を伝達するか否かを決めるフィルタ処理部と、遷移制御信号に応じて、非活性状態を表す固定信号と位相比較回路の出力とフィルタ処理部の出力のうちの一つを選択して出力する第２のゲート回路とを有する。
【００３９】
請求項３に記載の半導体装置は、請求項１または２に記載の半導体装置の構成に加えて、入力クロック信号に応じてデータ授受を行なうメモリアレイと、メモリアレイからデータを受けて出力クロック信号に同期して外部にデータ出力を行なう出力バッファとをさらに備える。
【００４０】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００４１】
［実施の形態１］
図１は、本発明の実施の形態１の半導体装置１の概略的な構成を示すブロック図である。
【００４２】
図１を参照して、半導体装置１としては、クロック信号に同期してデータのやり取りを行なうダブルデータレートシンクロナスダイナミックランダムアクセスメモリ（ＤＤＲ ＳＤＲＡＭ）が一例として示されている。
【００４３】
半導体装置１は、外部クロック信号ＣＬＫ，／ＣＬＫ、クロックイネーブル信号ＣＫＥを受けるクロックバッファ２と、アドレス信号Ａ０〜Ａ１０およびバンクアドレス信号ＢＡを受けるアドレスバッファ４と、コントロール信号／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ，ＤＱＭを受けるコントロール信号バッファ６とを含む。アドレスバッファ４およびコントロール信号バッファ６は、クロックバッファ２の出力に同期して、アドレス信号やコントロール信号を取込む。
【００４４】
半導体装置１は、さらに、データ授受のタイミングの基準となるデータストローブ信号ＤＱＳ，／ＤＱＳを入出力する入出力バッファ１６と、クロックバッファ２の出力に応じて内部クロック信号を発生するディレイロックドループ（ＤＬＬ）回路１０とを含む。
【００４５】
半導体装置内部の信号伝搬遅延のため、外部からのクロック信号ＣＬＫに応じて入出力バッファ１２がデータ出力を行なったのでは外部クロックに対してデータ出力タイミングが遅れてしまう。これを防止するため、ＤＬＬ回路１０は、外部クロックＣＬＫ、／ＣＬＫにもとづいてこれより内部の信号伝搬遅延に相当する時間だけ位相の早い内部クロック信号ＩＮＴＣＬＫを生成して入出力バッファ１２に供給する。
【００４６】
半導体装置１は、さらに、クロックバッファ２の出力に同期して、アドレスバッファ４、コントロール信号バッファ６の出力を受けるコントロール回路８と、コントロール回路８の制御の下に内部データ信号ＩＤＱ０〜ＩＤＱｉを授受するメモリアレイ１４と、外部とメモリアレイ１４との間でデータの授受を行なう入出力バッファ１２とを含む。
【００４７】
入出力バッファ１２は、ＤＬＬ回路１０の出力に同期してメモリアレイのデータを外部に出力する。一方、入出力バッファ１２は、入出力バッファ１６から与えられる信号ＤＱＳに同期して外部から入力されるデータを取込む。
【００４８】
コントロール回路８は、図示しないがモードレジスタを含んでいる。モードレジスタは、制御信号の組合せによって与えられるモードレジスタセットコマンドに応じて、その時に与えられているアドレス信号によって指定される動作モードを保持する。
【００４９】
図２は、図１におけるＤＬＬ回路１０の構成を示した回路図である。
図２を参照して、ＤＬＬ回路１０は、クロック信号ＥＣＬＫを受けて遅延させ内部クロック信号ＩＮＴＣＬＫを出力する遅延ライン３０と、内部クロック信号ＩＮＴＣＬＫの位相とクロック信号ＥＣＬＫの位相とを比較して遅延ライン３０に対して制御信号を与えて遅延時間を指示する遅延時間制御回路２９とを含む。
【００５０】
クロック信号ＥＣＬＫは、外部クロック信号ＣＬＫ，／ＣＬＫを受けて図１のクロックバッファ２から出力されるクロック信号である。
【００５１】
遅延時間制御回路２９は、内部クロック信号ＩＮＴＣＬＫを受けて遅延させクロック信号ＲＣＬＫを出力する遅延回路３２と、クロック信号ＥＣＬＫ，ＲＣＬＫの位相を比較して制御信号ＵＰ，ＤＯＷＮを出力する位相比較器２２と、クロックイネーブル信号ｅｘｔＣＫＥの活性化に応じて制御信号ＵＰ，ＤＯＷＮを受けて制御信号ＵＰ＿Ｄ，ＤＯＷＮ＿Ｄとして伝達する伝達部２３と、制御信号ＵＰ＿Ｄ，ＤＯＷＮ＿Ｄに応じて制御信号Ｃ０〜Ｃｎを遅延ライン３０に出力するカウンタ＆デコーダ２８とを含む。
【００５２】
伝達部２３は、クロックイネーブル信号ｅｘｔＣＫＥの活性化から所定時間が経過するまでは位相比較器２２の出力を伝達せず、所定時間が経過した後に位相比較器２２の出力を伝達する信号切換部２４と、信号切換部２４の出力をフィルタ処理するデジタルフィルタ２６とを含む。なお、デジタルフィルタ２６は、たとえば、後に図４で説明するフィルタ処理部５１と同様な回路で構成が可能である。
【００５３】
信号切換部２４は、クロックイネーブル信号ｅｘｔＣＫＥを受ける遅延回路４２と、クロックイネーブル信号ｅｘｔＣＫＥと遅延回路４２の出力とを受けて信号ＣＫＥ２を出力するＡＮＤ回路４４と、ＡＮＤ回路４４に応じてクロックイネーブル信号ｅｘｔＣＫＥが活性化してから所定の期間だけ制御信号ＵＰ，ＤＯＷＮの通過を阻止するゲート回路４３とを含む。
【００５４】
ゲート回路４３は、ＡＮＤ回路４４の出力と制御信号ＵＰを受けて信号ＵＰ２を出力するＡＮＤ回路４６と、ＡＮＤ回路４４の出力と制御信号ＤＯＷＮとを受け受けて信号ＤＯＷＮ２を出力するＡＮＤ回路４８とを含む。
【００５５】
次に図２のＤＬＬ回路１０の動作を簡単に説明する。
位相比較器２２は、クロック信号ＥＣＬＫの位相とクロック信号ＲＣＬＫの位相とを比較する。クロック信号ＥＣＬＫは、外部からのクロック信号ＣＬＫ，／ＣＬＫを受けるクロックバッファ２によって出力される。クロック信号ＲＣＬＫは、ＤＬＬ回路１０の出力する内部クロック信号ＩＮＴＣＬＫが入出力バッファ１２までの伝搬遅延に相当する時間だけ遅延回路３２で遅延されて発生される。
【００５６】
クロック信号ＥＣＬＫ，ＲＣＬＫの位相差がなくなるように、制御信号ＵＰ，ＤＯＷＮを位相比較器２２が発生する。この制御信号がカウンタ＆デコーダ２８でカウントされ、カウント値に応じて遅延ラインの遅延時間を制御する制御信号Ｃ０〜Ｃｎが出力され、遅延ライン３０の遅延量が調整される。
【００５７】
図３は、ＤＬＬ回路１０の動作を説明するための動作波形図である。
図２、図３を参照して、時刻ｔ３までは伝達部２３は通常の動作を行なう。すなわち、時刻ｔ１において制御信号ＵＰが３度連続して入力されることに応じて制御信号ＵＰ＿Ｄが出力される。
【００５８】
同様に、時刻ｔ２において制御信号ＤＯＷＮが３度連続して入力されることによって制御信号ＤＯＷＮ＿Ｄが出力される。時刻ｔ２〜ｔ３では、制御信号ＵＰ，ＤＯＷＮはいずれも２度ずつしか連続して活性化されていないので制御信号ＵＰ＿Ｄ，ＤＯＷＮ＿Ｄは出力されない。したがってこの間は遅延ラインの遅延量は更新されない。
【００５９】
以上のような通常動作においては、信号切換部２４は制御信号ＵＰ，ＤＯＷＮをデジタルフィルタ２６に伝達する。デジタルフィルタ２６では、位相比較器２２の出力が間引かれる。これは、遅延ライン３０の遅延量の変動がチャタリングしないようにすることと、全体の消費電流を減少させるためである。
【００６０】
続いて、時刻ｔ３〜ｔ４においてはクロックイネーブル信号ｅｘｔＣＫＥがＬレベルに設定されパワーダウンモードに設定される。
【００６１】
時刻ｔ４において、クロックイネーブル信号ｅｘｔＣＫＥがＬレベルからＨレベルに活性化され、パワーダウンモードから通常の動作モードにＳＤＲＡＭは復帰する。
【００６２】
時刻ｔ４〜ｔ５におけるパワーダウンモードから復帰直後は、図１２に示したように、ＤＬＬ回路用の内部電源電位が不安定になる。そのときに位相比較を行ない、遅延ラインの遅延量を更新すると、内部電源電位が不安定であるにも拘らず位相比較器２２はクロック信号ＥＣＬＫとクロック信号ＲＣＬＫの位相差をなくすように動作する。そのため、さらに一定時間経過後に内部電源電位が安定したときに、再度遅延ライン３０の遅延量を更新することが必要となる。そのため、パワーダウンモード後にＤＬＬ回路１０の出力がゆらいでしまう。
【００６３】
この問題点を解決するために、図２の信号切換部２４において、クロックイネーブル信号ｅｘｔＣＫＥがＬレベルからＨレベルに変化したときに一定時間制御信号ＵＰ２，ＤＯＷＮ２を活性化することを停止して遅延ライン３０の遅延量の更新を行なわない。クロックイネーブル信号ｅｘｔＣＫＥがＬレベルからＨレベルに変化してから一定時間経過して内部電源電位が安定した後に、位相比較結果をデジタルフィルタ２６に伝達することにより遅延ライン３０の遅延量の更新が開始され内部クロック信号ＩＮＴＣＬＫのゆらぎが小さく抑えされる。このようにして、ＳＤＲＡＭから出力されるデータのゆらぎの問題が解決できる。
【００６４】
時刻ｔ５以降は、ＵＰ２，ＤＯＷＮ２の非活性化が解除され、時刻ｔ３までと同様の通常動作が行なわれる。
【００６５】
以上説明したように、実施の形態１の半導体装置は、パワーダウンモードから復帰後の第１の期間と第２の期間とで遅延ラインの遅延量の更新頻度を変更する。特に、第１の期間で位相比較器の出力を伝達しないようにして電圧変動時に遅延ラインの遅延量の更新を行なわないので、内部電源電位が安定してからロック動作が開始され、内部クロック信号のゆらぎを小さく抑えることができる。
【００６６】
［実施の形態２］
実施の形態１でも説明したように、一般的なＤＬＬ回路では、位相比較器の結果をそのまま遅延ラインに反映させずにデジタルフィルタを入れる。
【００６７】
電源立上げ時にできるだけ早く位相をロックさせたいときは、フィルタをかけずにデータをスルーさせたりフィルタの効果を小さくして、遅延ラインの遅延時間を更新する頻度を増やす。
【００６８】
その後クロックがロックした場合には、チャタリングの発生を少なくすることと消費電流の点からデジタルフィルタにより遅延ラインの遅延時間を更新する頻度を少なくする。
【００６９】
しかしながら、ＳＤＲＡＭが用いられるシステムのうちのあるシステムでは、パワーダウン動作前後で外部クロック自身の周波数が変動する。この現象は、パワーダウン動作によってシステム全体の温度が変化することなどによって発生する。ＤＬＬ回路はこのような場合にすぐに周波数変動に追随できず、アクセス時間がゆらぐことになる。
【００７０】
このような問題を解決するためにはパワーダウンモードから復帰した後には内部電源電位が落ち着くまで遅延ラインの遅延時間の更新制御を一旦停止し、その後の一定時間は遅延ラインの遅延時間の更新を頻繁に行なってから通常動作を行なわせるとよい。
【００７１】
図４は、実施の形態２で用いられるデジタルフィルタ２６Ａの構成を示した回路図である。
【００７２】
図４を参照して、デジタルフィルタ２６Ａは、制御信号ＵＰ２，ＤＯＷＮ２がそれぞれ連続して入力される回数に応じて伝達するか否かを決定するフィルタリング処理を行なうフィルタ処理部５１と、図２のＡＮＤ回路４４が出力する信号ＣＫＥ２の活性化に応じて所定の期間活性化されるパルス信号ＣＫＥＤを出力するパルス発生回路５６と、パルス発生回路５６の出力に応じて制御信号ＵＰ２，ＤＯＷＮ２をそのまま通過させるかフィルタリング処理されたフィルタ処理部５１の出力を通過させるかを決定するゲート回路５９とを含む。
【００７３】
フィルタ処理部５１は、制御信号ＵＰ２の連続入力回数をチェックするために制御信号ＵＰ２の活性化に応じてＨレベルをシフトし制御信号ＤＯＷＮ２が活性化されると伝達したＨレベルのデータをリセットするシフトレジスタ５２と、制御信号ＤＯＷＮ２の連続入力回数をチェックするために制御信号ＤＯＷＮ２の活性化に応じてＨレベルをシフトし制御信号ＵＰ２が活性化されると伝達したＨレベルのデータをリセットするシフトレジスタ５４とを含む。
【００７４】
シフトレジスタ５２は、電源ノードに一方端が結合されゲートに制御信号ＵＰ２を受けるＮチャネルＭＯＳトランジスタ７２と、ＮチャネルＭＯＳトランジスタ７２の他方端と接地ノードとの間に接続されゲートに制御信号ＤＯＷＮ２を受けるＮチャネルＭＯＳトランジスタ７４と、ＮチャネルＭＯＳトランジスタ７２の他方端に入力が接続されるインバータ７６と、インバータ７６の出力を受けて反転しインバータ７６の入力に帰還させるインバータ７８とを含む。
【００７５】
シフトレジスタ５２は、さらに、インバータ７６の出力に一方端が接続されゲートに制御信号ＵＰ２の反転信号である信号／ＵＰ２を受けるＮチャネルＭＯＳトランジスタ８０と、ＮチャネルＭＯＳトランジスタ８０の他方端に入力が接続されるインバータ８２と、インバータ８２の出力を受けて反転しインバータ８２の入力に帰還させるインバータ８４とを含む。
【００７６】
シフトレジスタ５２は、さらに、インバータ８２の出力に一方端が結合されゲートに制御信号ＵＰ２を受けるＮチャネルＭＯＳトランジスタ８６と、ＮチャネルＭＯＳトランジスタ８６の他方端と接地ノードとの間に接続されゲートに制御信号ＤＯＷＮ２を受けるＮチャネルＭＯＳトランジスタ８８と、ＮチャネルＭＯＳトランジスタ８６の他方端に入力が接続されるインバータ９０と、インバータ９０の出力を受けて反転しインバータ９０の入力に帰還させるインバータ９２とを含む。
【００７７】
シフトレジスタ５２は、さらに、インバータ９０の出力に一方端が接続されゲートに信号／ＵＰ２を受けるＮチャネルＭＯＳトランジスタ９４と、ＮチャネルＭＯＳトランジスタ９４の他方端に入力が接続されるインバータ９６と、インバータ９６の出力を受けて反転しインバータ９６の入力に帰還させるインバータ９８とを含む。
【００７８】
シフトレジスタ５４は、電源ノードに一方端が結合されゲートに制御信号ＤＯＷＮ２を受けるＮチャネルＭＯＳトランジスタ１０２と、ＮチャネルＭＯＳトランジスタ１０２の他方端と接地ノードとの間に接続されゲートに制御信号ＵＰ２を受けるＮチャネルＭＯＳトランジスタ１０４と、ＮチャネルＭＯＳトランジスタ１０２の他方端に入力が接続されるインバータ１０６と、インバータ１０６の出力を受けて反転しインバータ１０６の入力に帰還させるインバータ１０８とを含む。
【００７９】
シフトレジスタ５４は、さらに、インバータ１０６の出力に一方端が接続されゲートに制御信号ＤＯＷＮ２の反転信号である信号／ＤＯＷＮ２を受けるＮチャネルＭＯＳトランジスタ１１０と、ＮチャネルＭＯＳトランジスタ１１０の他方端に入力が接続されるインバータ１１２と、インバータ１１２の出力を受けて反転しインバータ１１２の入力に帰還させるインバータ１１４とを含む。
【００８０】
シフトレジスタ５４は、さらに、インバータ１１２の出力に一方端が結合されゲートに制御信号ＤＯＷＮ２を受けるＮチャネルＭＯＳトランジスタ１１６と、ＮチャネルＭＯＳトランジスタ１１６の他方端と接地ノードとの間に接続されゲートに制御信号ＵＰ２を受けるＮチャネルＭＯＳトランジスタ１１８と、ＮチャネルＭＯＳトランジスタ１１６の他方端に入力が接続されるインバータ１２０と、インバータ１２０の出力を受けて反転しインバータ１２０の入力に帰還させるインバータ１２２とを含む。
【００８１】
シフトレジスタ５４は、さらに、インバータ１２０の出力に一方端が接続されゲートに信号／ＤＯＷＮ２を受けるＮチャネルＭＯＳトランジスタ１２４と、ＮチャネルＭＯＳトランジスタ１２４の他方端に入力が接続されるインバータ１２６と、インバータ１２６の出力を受けて反転しインバータ１２６の入力に帰還させるインバータ１２８とを含む。
【００８２】
パルス発生回路５６は、クロックイネーブル信号ｅｘｔＣＫＥを遅延させる遅延回路１３２と、遅延回路１３２の出力を受けて反転するインバータ１３４と、インバータ１３４の出力とクロックイネーブル信号ｅｘｔＣＫＥとを受けてパルス信号ＣＫＥＤを出力するＡＮＤ回路１３６とを含む。
【００８３】
ゲート回路５９は、インバータ９６の出力とＡＮＤ回路１３６の出力とを受けるＯＲ回路５８と、ＯＲ回路５８の出力と制御信号ＵＰ２とを受けて制御信号ＵＰ＿Ｄを出力するＡＮＤ回路６０とを含む。
【００８４】
ゲート回路５９は、さらに、ＡＮＤ回路１３６の出力とインバータ１２６の出力とを受けるＯＲ回路６２と、ＯＲ回路６２の出力と制御信号ＤＯＷＮ２とを受けて制御信号ＤＯＷＮ＿Ｄを出力するＡＮＤ回路６４とを含む。
【００８５】
なお、実施の形態２の発明の動作波形については、次に説明する変形例である実施の形態３の動作波形と同じであるので、実施の形態３においてまとめて説明する。
【００８６】
実施の形態２の半導体装置は、パワーダウンモードから復帰後の第１の期間で位相比較結果が伝達されないようにされ、続く第２の期間でデジタルフィルタを素通りさせて遅延ラインの遅延量の更新を頻繁に行なうので、温度等が定常状態に落ち着くまでのあいだは外部クロックに迅速に応答して内部クロックが発生される。さらにその後第３の期間でデジタルフィルタによるフィルタ効果によって、遅延ラインの遅延量の更新頻度が制限されるので、内部クロック位相のチャタリングを防止できる。
【００８７】
［実施の形態３］
実施の形態２と同様な制御を行なえる他の構成例を説明する。
【００８８】
図５は、実施の形態３に用いられる伝達部２３Ｂの構成を示した回路図である。
【００８９】
図５を参照して、伝達部２３Ｂは、制御信号ＵＰ，ＤＯＷＮがそれぞれ連続して入力された回数に応じてフィルタ処理を行なうフィルタ処理部５１と、クロックイネーブル信号ｅｘｔＣＫＥに応じて制御信号ＣＫＥ２，およびパルス信号ＣＫＥＤを出力する制御信号発生部１３５と、制御信号発生部１３５の出力に応じて制御信号ＵＰ，ＤＯＷＮをそのまま通過させるか、あるいはフィルタ処理部５１によりフィルタ処理を行なった結果を出力するかまたは制御信号ＵＰ，ＤＯＷＮの通過を阻止するかを選択するゲート回路１３７とを含む。
【００９０】
図５におけるフィルタ処理部５１は、制御信号ＵＰ２，ＤＯＷＮ２に代えてそれぞれ制御信号ＵＰ，ＤＯＷＮを受ける点が図４の場合と異なるが、フィルタ処理部５１の構成は、図４で説明した構成と同様であり説明は繰返さない。
【００９１】
制御信号発生部１３５は、クロックイネーブル信号ｅｘｔＣＫＥの立上がりエッジを遅延させる立上がり遅延回路１３０と、立上がり遅延回路１３０の出力する信号ＣＫＥ２を受けて所定期間のパルス信号ＣＫＥＤを出力するパルス発生回路５６とを含む。立上がり遅延回路１３０は、クロックイネーブル信号ｅｘｔＣＫＥを受けて遅延させる遅延回路１４０と、遅延回路１４０の出力とクロックイネーブル信号ｅｘｔＣＫＥとを受けて信号ＣＫＥ２を出力するＡＮＤ回路１３８とを含む。
【００９２】
パルス発生回路５６の構成は、図４で説明したものと同様であるので説明は繰返さない。
【００９３】
ゲート回路１３７は、図４で説明したゲート回路５９の構成においてＡＮＤ回路６０に代えて制御信号ＵＰ，ＣＫＥ２およびＯＲ回路５８の出力を受けて制御信号ＵＰ＿Ｄを出力する３入力のＡＮＤ回路１３９を含み、ＡＮＤ回路６４に代えて制御信号ＤＯＷＮ，ＣＫＥＤおよびＯＲ回路６２の出力を受けて制御信号ＤＯＷＮ＿Ｄを出力する３入力のＡＮＤ回路１４１を含む。
【００９４】
図６は、図５に示した伝達部２３Ｂの動作を説明するための動作波形図である。
【００９５】
図５、図６を参照して、時刻ｔ３までは通常動作が行なわれる。この通常動作については、図４で説明した場合と同様である。
【００９６】
時刻ｔ３〜ｔ４においてクロックイネーブル信号ｅｘｔＣＫＥがＬレベルに設定されパワーダウンモードにＳＤＲＡＭが設定される。
【００９７】
時刻ｔ４においてクロックイネーブル信号ｅｘｔＣＫＥがＬレベルからＨレベルに立上げられると、パワーダウンモードが解除される。時刻ｔ４〜ｔ５の間は、信号ＣＫＥ２がＬレベルであるので、ＡＮＤ回路１３９，１４１の働きによって制御信号ＵＰ＿Ｄ，ＤＯＷＮ＿ＤはともにＬレベルに固定される。
【００９８】
時刻ｔ５において信号ＣＫＥがＬレベルからＨレベルに立上がり、同時にパルス信号ＣＫＥＤが活性化される。すると、時刻ｔ５以降、図５の遅延回路１３２の遅延時間で定まる一定時間は、ＯＲ回路５８，６２およびＡＮＤ回路１３９，１４１の働きによって制御信号ＵＰ，ＤＯＷＮがそのまま制御信号ＵＰ＿Ｄ，ＤＯＷＮ＿Ｄとしてゲート回路１３７から出力される。
【００９９】
すなわち、この一定期間はパルス信号ＣＫＥＤが一定時間活性化されその間フィルタ処理を介さず遅延ラインの遅延量の更新が頻繁に実施される。そのため、外部周波数の変動に対して急速に追随することが可能となり、アクセスタイムのゆらぎを抑えることができる。
【０１００】
時刻ｔ６においてパルス信号ＣＫＥＤがＬレベルに非活性化されると、通常動作となり、伝達部２３Ｂはフィルタ処理部５１によってフィルタ処理を行ない時刻ｔ３までと同様な動作を行なうようになる。
【０１０１】
以上説明したように、実施の形態３の半導体装置は、パワーダウンモードから復帰した後の第１の期間において電源電位が安定するまで遅延ラインの遅延量の更新を停止し、引続く第２の期間においてシステムの温度変化が一定となるまでの間頻繁に遅延ラインの更新を行なうことにより内部クロックを外部クロックに追随させる性能を高める。そして、第２の期間が経過した後には、システムは安定状態となるため、デジタルフィルタの効果によって消費電力を抑えつつチャタリングも抑えた最適な動作を行なう。
【０１０２】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１０３】
【発明の効果】
請求項１に記載の半導体装置は、パワーダウンモードから復帰後の第１の一定期間に遅延ラインの遅延量の制御を停止するので、モード切換に起因する内部クロック信号のゆらぎを小さくすることができる。
【０１０４】
請求項１に記載の半導体装置は、また、第１の期間で位相比較器の出力を伝達しないようにして電圧変動時に遅延ラインの遅延量の更新を行なわないので、内部電源電位が安定してからロック動作が開始され、内部クロック信号のゆらぎを小さく抑えることができる。
【０１０５】
請求項１に記載の半導体装置は、また、第２の一定期間でフィルタ処理を素通りさせて遅延ラインの遅延量の更新を頻繁に行なうので、温度等が定常状態に落ち着くまでのあいだは外部クロックに迅速に応答して内部クロックが発生される。
【０１０６】
請求項２に記載の半導体装置は、パワーダウンモードから復帰した後の第１の一定期間において電源電位が安定するまで遅延ラインの遅延量の更新を停止し、引続く第２の一定期間においてシステムの温度変化が一定となるまでの間頻繁に遅延ラインの更新を行なうことにより内部クロックを外部クロックに追随させる性能を高める。そして、第２の一定期間が経過した後には、システムは安定状態となるため、デジタルフィルタの効果によって消費電力を抑えつつチャタリングも抑えた最適な動作を行なう。このような動作により、内部クロック信号のゆらぎを小さく抑えることができる。
【０１０７】
請求項３に記載の半導体装置は、請求項１または２に記載の半導体装置の奏する効果に加えて、ゆらぎを小さく抑えた内部クロック信号に同期して外部にデータ出力を行なうことができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１の半導体装置１の概略的な構成を示すブロック図である。
【図２】 図１におけるＤＬＬ回路１０の構成を示した回路図である。
【図３】 ＤＬＬ回路１０の動作を説明するための動作波形図である。
【図４】 実施の形態２で用いられるデジタルフィルタ２６Ａの構成を示した回路図である。
【図５】 実施の形態３に用いられる伝達部２３Ｂの構成を示した回路図である。
【図６】 図５に示した伝達部２３Ｂの動作を説明するための動作波形図である。
【図７】 従来のＤＤＲ ＳＤＲＡＭの標準的な動作の入出力波形を説明するための動作波形図である。
【図８】 レギュレータとＤＬＬ回路の接続の第１例を説明するための回路図である。
【図９】 レギュレータとＤＬＬ回路との接続の第２例を示した回路図である。
【図１０】 図８、図９におけるＤＬＬ回路５１０の構成を示したブロック図である。
【図１１】 図１０におけるデジタルフィルタ５２６の構成を示した回路図である。
【図１２】 電源電位の変動について説明するための動作波形図である。
【符号の説明】
１ 半導体装置、２ クロックバッファ、４ アドレスバッファ、６ コントロール信号バッファ、８ コントロール回路、１０ ＤＬＬ回路、１２ 入出力バッファ、１４ メモリアレイ、１６ 入出力バッファ、２２ 位相比較器、２３，２３Ｂ 伝達部、２４ 信号切換部、２６，２６Ａ，２６Ｂ デジタルフィルタ、２８ カウンタ＆デコーダ、２９ 遅延時間制御回路、３０ 遅延ライン、３２，４２，１３２，１４０ 遅延回路、４３ ゲート回路、４４〜４８，６０，６４，１３９，１３６，１３８，１４１ ＡＮＤ回路、５１ フィルタ処理部、５２，５４ シフトレジスタ、５６ パルス発生回路、５８，６２ ＯＲ回路、５９，１３７ ゲート回路、７２，７４，８０，８６，８８，９４，１０２，１０４，１１０，１１６，１１８，１２４ トランジスタ、７６，７８，８２，８４，９０，９２，９６，９８，１０６，１０８，１１２，１１４，１２０，１２２，１２６，１２８，１３４ インバータ、１３０ 立上がり遅延回路、１３５ 制御信号発生部。
【発明の属する技術分野】
この発明は、半導体装置に関し、特に、外部からの周期的に与えられるクロック信号に同期して外部信号の取込みを行なう同期型半導体装置に関する。より特定的には、省電力モードから復帰直後のアクセスタイムのゆらぎを抑える機能を備えた同期型ダイナミックランダムアクセスメモリ（以下ＳＤＲＡＭと称する）に関する。
【０００２】
【従来の技術】
主記憶として用いられるダイナミックランダムアクセスメモリ（ＤＲＡＭ）は、高速化されてきているが、その動作速度は依然としてマイクロプロセッサ（ＭＰＵ）の動作速度に追随することができない。このため、ＤＲＡＭのアクセスタイムおよびサイクルタイムがボトルネックとなり、システム全体の性能が低下するということがよく言われる。近年、高速ＭＰＵのための主記憶としてクロック信号に同期して動作するダブルデータレートＳＤＲＡＭ（ＤＤＲ ＳＤＲＡＭ）が提案されている。
【０００３】
ＤＤＲ ＳＤＲＡＭにおいては、高速でアクセスするために双方のクロック信号（ｅｘｔＣＬＫ，ｅｘｔ／ＣＬＫ）に同期して、連続したたとえば４ビットの連続ビットに対して高速にアクセスする仕様が提案されている。
【０００４】
図７は、従来のＤＤＲ ＳＤＲＡＭの標準的な動作の入出力波形を説明するための動作波形図である。
【０００５】
図７においては、データ入出力端子ＤＱ０〜ＤＱ７の８ビットのデータ（バイトデータ）の入力および出力が可能なＤＤＲ ＳＤＲＡＭにおいて、連続して４データ（８×４の合計３２ビット）を書込みまたは読出す動作を示す。連続して読出されるデータのビット数はバースト長と呼ばれ、ＤＤＲ ＳＤＲＡＭでは、通常、モードレジスタの設定によって変更することが可能である。
【０００６】
図７を参照して、時刻ｔ１において、外部からのクロック信号ｅｘｔＣＬＫの立上がりエッジで外部からの制御信号（ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、アドレス信号Ａｄｄ．など）が取込まれる。ロウアドレスストローブ信号／ＲＡＳが活性状態のＬレベルにあるため、このときのアドレス信号Ａｄｄ．は行アドレスＸａとして取込まれる。なお、アドレス信号Ａｄｄ．は、アドレス信号Ａ０〜Ａ１０、バンクアドレス信号ＢＡを含む。
【０００７】
時刻ｔ２において、コラムアドレスストローブ信号／ＣＡＳが活性状態のＬレベルとなり、クロック信号ｅｘｔＣＬＫの立上がりに同期して内部に取込まれる。このときのアドレス信号Ａｄｄ．は列アドレスＹｂとして取込まれる。この取込まれた行アドレスＸａおよび列アドレスＹｂに従ってＤＤＲ ＳＤＲＡＭ内において行および列の選択動作が実施される。
【０００８】
Ｄ／Ｑは、入出力端子から入出力されるデータ信号ＤＱ０〜ＤＱｉを示す。行アドレスストローブ信号／ＲＡＳがＬレベルに立下がってから所定のクロック周期（図７においては３．５クロックサイクル）が経過した後、時刻ｔ４において最初のデータｑ０が出力され、データｑ０に引き続きデータｑ１〜ｑ３が連続して出力される。
【０００９】
このデータの出力は、クロック信号ｅｘｔＣＬＫとクロック信号ｅｘｔ／ＣＬＫとのクロスポイントに応答して行なわれる。データ転送を高速に行なうことを可能とするために、データストローブ信号ＤＱＳが出力データと同位相で出力される。
【００１０】
なお、時刻ｔ３においてクロック信号ｅｘｔＣＬＫの立上がりエッジにおいて、制御信号／ＲＡＳ，／ＷＥがＬレベルに設定され、メモリセルへの再書込（プリチャージ）が行なわれる。
【００１１】
時刻ｔ５以降は書込動作を示す。時刻ｔ５において、行アドレスＸｃが取込まれる。時刻ｔ６において、コラムアドレスストローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥがともに活性状態のＬレベルに設定されると、そのときのクロック信号ｅｘｔＣＬＫの立上がりエッジにおいて列アドレスＹｄが取込まれる。そして、そのときに与えられていたデータｄ０が最初の書込データとして取込まれる。ロウアドレスストローブ信号／ＲＡＳおよびコラムアドレスストローブ信号／ＣＡＳの立下がりに応答して、ＤＤＲ ＳＤＲＡＭ内部においては行および列選択動作が実施される。以降、データストローブ信号ＤＱＳに同期して順次入力データｄ１〜ｄ３が取込まれ、対応するメモリセルに書込まれる。
【００１２】
高いデータ転送率を実現するために、高周波数のクロック信号に同期してデータの読み書きが実施される。高周波で安定したシステム動作を実現するためには、ＤＤＲ ＳＤＲＡＭの内部のタイミング規定が厳しくなる。
【００１３】
読出時のデータアクセス時間のゆらぎを少なくするためには、通常はディレイロックドループ回路（ＤＬＬ回路）が用いられる。しかし、ＤＬＬ回路は、電源電位に生ずるノイズによって遅延量が変化してしまう。このためＤＬＬ回路はレギュレータによって安定化された内部電源電位を動作電源電位として受ける。
【００１４】
図８は、レギュレータとＤＬＬ回路の接続の第１例を説明するための回路図である。
【００１５】
図８を参照して、レギュレータ５００は、外部電源電位ＥＸＴＶＤＤを受けてクロック入力バッファ５０９，インバータ５０７およびＤＬＬ回路５１０に内部電源電位ＩＮＴＶＤＤを供給する。クロック入力バッファ５０９は、外部から相補なクロック信号ｅｘｔＣＬＫ，ｅｘｔ／ＣＬＫを受けてこれらのクロスポイントを検出する。インバータ５０７は、クロック入力バッファ５０９の出力を受けて反転しクロック信号ＥＣＬＫを出力する。ＤＬＬ回路５１０は、クロック信号ＥＣＬＫに応じて図示しない内部クロック信号ＩＮＴＣＬＫを出力する。このクロック信号ＩＮＴＣＬＫはデータ出力バッファからデータを外部に出力するための基準タイミングを与える。
【００１６】
クロック入力バッファ５０９は、ソースが接地ノードに接続されゲートにクロックイネーブル信号ｅｘｔＣＫＥを受けるＮチャネルＭＯＳトランジスタ５０６と、ＮチャネルＭＯＳトランジスタ５０６のドレインにソースが接続されゲートにクロック信号ｅｘｔ／ＣＬＫを受けるＮチャネルＭＯＳトランジスタ５０３と、ゲートおよびドレインがＮチャネルＭＯＳトランジスタ５０３のドレインに接続されソースにレギュレータ５００からの内部電源電位を受けるＰチャネルＭＯＳトランジスタ５０１とを含む。
【００１７】
クロック入力バッファ５０９は、さらに、ＮチャネルＭＯＳトランジスタ５０６のドレインにソースが接続されゲートにクロック信号ｅｘｔＣＬＫを受けるＮチャネルＭＯＳトランジスタ５０４と、ＮチャネルＭＯＳトランジスタ５０４のドレインが接続されゲートがＮチャネルＭＯＳトランジスタ５０３のドレインに接続されソースにレギュレータ５００からの内部電源電位を受けるＰチャネルＭＯＳトランジスタ５０２とを含む。
【００１８】
ＮチャネルＭＯＳトランジスタ５０４のドレインはインバータ５０７の入力に接続される。
【００１９】
図９は、レギュレータとＤＬＬ回路との接続の第２例を示した回路図である。図９を参照して、レギュレータ５００は外部電源電位ＥＸＴＶＤＤを受けて内部電源電位ＩＮＴＶＤＤをＤＬＬ回路５１０に与える。クロック入力バッファ５０９およびインバータ５０７には、動作電源電位として外部電源電位ＥＸＴＶＤＤが直接与えられる。
【００２０】
クロック入力バッファ５０９の構成およびクロック入力バッファ５０９，インバータ５０７およびＤＬＬ回路５１０の接続については図８の場合と同様であるので説明は繰返さない。
【００２１】
図１０は、図８、図９におけるＤＬＬ回路５１０の構成を示したブロック図である。
【００２２】
図１０を参照して、ＤＬＬ回路５１０は、クロック信号ＥＣＬＫを遅延させ内部クロック信号ＩＮＴＣＬＫを出力する遅延ライン５３０と、遅延ライン５３０の出力する内部クロック信号ＩＮＴＣＬＫを遅延させてクロック信号ＲＣＬＫを出力する遅延回路５３２と、クロック信号ＥＣＬＫ，ＲＣＬＫの位相を比較し制御信号ＵＰ，ＤＯＷＮを出力する位相比較器５２２と、位相比較器５２２の出力を受けてフィルタ処理を行ない制御信号ＵＰ＿Ｄ，ＤＯＷＮ＿Ｄを出力するデジタルフィルタ５２６と、デジタルフィルタ５２６の出力に応じて内部のカウント値を変化させて遅延ライン５３０に対して遅延時間を決定するための制御信号を出力するカウンタ＆デコーダ５２８とを含む。
【００２３】
図１１は、図１０におけるデジタルフィルタ５２６の構成を示した回路図である。
【００２４】
図１１を参照して、デジタルフィルタ５２６は、制御信号ＵＰが２回パルス状に活性化された場合に出力にＨレベルがセットされるシフトレジスタ５２と、シフトレジスタ５２と制御信号ＵＰとを受けて制御信号ＵＰ＿Ｄを出力するＡＮＤ回路５６０と、制御信号ＤＯＷＮが２回パルス状に活性化されると出力にＨレベルがセットされるシフトレジスタ５４と、シフトレジスタ５４の出力と制御信号ＤＯＷＮとを受けて制御信号ＤＯＷＮ＿Ｄを出力するＡＮＤ回路５６４とを含む。制御信号ＵＰ＿Ｄ，ＤＯＷＮ＿Ｄはカウンタ＆デコーダ５２８に与えられる。
【００２５】
シフトレジスタ５２の内部データは、制御信号ＤＯＷＮがパルス状に活性化されるとリセットされる。したがって、制御信号ＵＰが１度だけしか活性化されないまま、続いて制御信号ＤＯＷＮがパルス状に活性化されると出力にＨレベルが伝達されない。
【００２６】
また、シフトレジスタ５４のデータも、制御信号ＵＰがパルス状に活性化されるとリセットされる。したがって、制御信号ＤＯＷＮが１度活性化されただけでは出力がＨレベルにならない。そしてＡＮＤ回路５６０，５６４において制御信号ＵＰ，ＤＯＷＮがそれぞれＨレベルになった場合にシフトレジスタの出力がカウンタ＆デコーダ５２８に伝達される。したがって、３度続けて制御信号ＵＰが活性化されないと制御信号ＵＰ＿Ｄは活性化されない。同様に制御信号ＤＯＷＮが３度続けて活性化されないと制御信号ＤＯＷＮ＿Ｄは活性化されない。
【００２７】
【発明が解決しようとする課題】
図８、図９に示すようなレギュレータは、一定電流を消費している場合には安定した内部電源電位を発生することができる。しかしながら、たとえば外部からのクロックイネーブル信号の活性化，非活性化に応じてＳＤＲＡＭ内部での消費される電流値が急激に変化した場合には、追随するスピードが遅いので内部電源電位がふらつく。
【００２８】
クロックイネーブル信号が非活性化されると、外部クロック信号が内部に伝達されなくなり、ＳＤＲＡＭは省電力モード（パワーダウンモード）に設定される。パワーダウンモードでは、外部からの書込動作および外部への読出動作は停止されＳＤＲＡＭは消費電力が低減された状態となる。ただし、内部データはオートリフレッシュ等が行なわれることにより保持される。
【００２９】
図１２は、電源電位の変動について説明するための動作波形図である。
図１２を参照して、たとえば時刻ｔ１においてクロックイネーブル信号ｅｘｔＣＫＥがＨレベルからＬレベルになると、ＳＤＲＡＭ内部で消費される電流値が急激に減るので、内部電源電位ＩＮＴＶＤＤが一時的に上昇してしまう。
【００３０】
逆に時刻ｔ２〜ｔ３のようにクロックイネーブル信号ｅｘｔＣＫＥがＬレベルからＨレベルに変化した場合には、ＳＤＲＡＭの内部で動作が開始され消費される電流値が急激に増加する。このため内部電源電位が一旦低下してしまう。
【００３１】
このような内部電源電位ＩＮＴＶＤＤの変化により、ＤＬＬ回路の遅延量が変化して内部クロックＩＮＴＣＬＫにゆらぎが生じ、その結果データ出力信号にもゆらぎが発生してしまうという問題点があった。
【００３２】
また、ＤＬＬ回路は、パワーダウンモードにおいて消費電流値を減少させるために動作が停止される。一般的には、図８、図９において示したようにクロック入力バッファ５０９の動作電流をＮチャネルＭＯＳトランジスタ５０６で遮断することによりクロック信号ＥＣＬＫを停止させる。そのためＤＬＬ回路５１０も停止して外部クロック信号の周波数変動に追随できなくなる。
【００３３】
この発明の目的は、パワーダウン後のデータ出力のゆらぎが少ない半導体装置を提供することである。
【００３４】
【課題を解決するための手段】
請求項１に記載の半導体装置は、動作モードとして通常モードと省電力モードとを有する半導体装置であって、入力クロック信号を遅延させて出力クロック信号を出力する可変遅延回路と、出力クロック信号の位相と入力クロック信号の位相とを比較して可変遅延回路に対して制御信号を与えて遅延時間を指示する遅延時間制御回路とを備え、遅延時間制御回路は、省電力モードから通常モードに遷移してから第１の一定期間は可変遅延回路に対する遅延時間制御を停止する。
【００３５】
請求項１に記載の半導体装置は、さらに、遅延時間制御回路は、入力クロック信号と出力クロック信号の位相を比較する位相比較回路と、位相比較回路の出力を第１の一定期間非活性状態に設定する伝達部と、伝達部の出力に応じて制御信号を変化させる制御信号出力部とを含む。
【００３６】
請求項１に記載の半導体装置は、さらに、伝達部は、動作モードの切換を示す切換信号を受ける遅延回路を有し、切換信号と遅延回路の出力に応じて第１の期間において位相比較回路の出力の通過を阻止する信号切換部と、信号切換部の出力を受けて位相比較結果が所定回数同じ結果であるときに位相比較結果を伝達するフィルタ処理部とを含む。
【００３７】
請求項１に記載の半導体装置は、さらに、伝達部は、フィルタ処理部の出力と信号切換部の出力とを受けて、第１の一定期間に続く第２の一定期間において信号切換部の出力を伝達し、第２の一定期間後においてフィルタ処理部の出力を伝達する第１のゲート回路をさらに含み、制御信号出力部は、伝達部の出力を計数するカウンタを有する。
【００３８】
請求項２に記載の半導体装置は、動作モードとして通常モードと省電力モードとを有する半導体装置であって、入力クロック信号を遅延させて出力クロック信号を出力する可変遅延回路と、出力クロック信号の位相と入力クロック信号の位相とを比較して可変遅延回路に対して制御信号を与えて遅延時間を指示する遅延時間制御回路とを備え、遅延時間制御回路は、省電力モードから通常モードに遷移してから第１の一定期間は可変遅延回路に対する遅延時間制御を停止し、遅延時間制御回路は、入力クロック信号と出力クロック信号の位相を比較する位相比較回路と、位相比較回路の出力を第１の一定期間非活性状態に設定する伝達部と、伝達部の出力に応じて前記制御信号を変化させる制御信号出力部とを含み、伝達部は、動作モードの切換を示す切換信号に応じて、第１の一定期間から第１の一定期間に続く第２の一定期間への第１の遷移時刻と第２の一定期間から第２の一定期間に続く第３の期間への第２の遷移時刻とを示す遷移制御信号を出力する制御信号発生部と、位相比較回路の出力の連続入力回数に応じて位相比較回路の出力を伝達するか否かを決めるフィルタ処理部と、遷移制御信号に応じて、非活性状態を表す固定信号と位相比較回路の出力とフィルタ処理部の出力のうちの一つを選択して出力する第２のゲート回路とを有する。
【００３９】
請求項３に記載の半導体装置は、請求項１または２に記載の半導体装置の構成に加えて、入力クロック信号に応じてデータ授受を行なうメモリアレイと、メモリアレイからデータを受けて出力クロック信号に同期して外部にデータ出力を行なう出力バッファとをさらに備える。
【００４０】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００４１】
［実施の形態１］
図１は、本発明の実施の形態１の半導体装置１の概略的な構成を示すブロック図である。
【００４２】
図１を参照して、半導体装置１としては、クロック信号に同期してデータのやり取りを行なうダブルデータレートシンクロナスダイナミックランダムアクセスメモリ（ＤＤＲ ＳＤＲＡＭ）が一例として示されている。
【００４３】
半導体装置１は、外部クロック信号ＣＬＫ，／ＣＬＫ、クロックイネーブル信号ＣＫＥを受けるクロックバッファ２と、アドレス信号Ａ０〜Ａ１０およびバンクアドレス信号ＢＡを受けるアドレスバッファ４と、コントロール信号／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ，ＤＱＭを受けるコントロール信号バッファ６とを含む。アドレスバッファ４およびコントロール信号バッファ６は、クロックバッファ２の出力に同期して、アドレス信号やコントロール信号を取込む。
【００４４】
半導体装置１は、さらに、データ授受のタイミングの基準となるデータストローブ信号ＤＱＳ，／ＤＱＳを入出力する入出力バッファ１６と、クロックバッファ２の出力に応じて内部クロック信号を発生するディレイロックドループ（ＤＬＬ）回路１０とを含む。
【００４５】
半導体装置内部の信号伝搬遅延のため、外部からのクロック信号ＣＬＫに応じて入出力バッファ１２がデータ出力を行なったのでは外部クロックに対してデータ出力タイミングが遅れてしまう。これを防止するため、ＤＬＬ回路１０は、外部クロックＣＬＫ、／ＣＬＫにもとづいてこれより内部の信号伝搬遅延に相当する時間だけ位相の早い内部クロック信号ＩＮＴＣＬＫを生成して入出力バッファ１２に供給する。
【００４６】
半導体装置１は、さらに、クロックバッファ２の出力に同期して、アドレスバッファ４、コントロール信号バッファ６の出力を受けるコントロール回路８と、コントロール回路８の制御の下に内部データ信号ＩＤＱ０〜ＩＤＱｉを授受するメモリアレイ１４と、外部とメモリアレイ１４との間でデータの授受を行なう入出力バッファ１２とを含む。
【００４７】
入出力バッファ１２は、ＤＬＬ回路１０の出力に同期してメモリアレイのデータを外部に出力する。一方、入出力バッファ１２は、入出力バッファ１６から与えられる信号ＤＱＳに同期して外部から入力されるデータを取込む。
【００４８】
コントロール回路８は、図示しないがモードレジスタを含んでいる。モードレジスタは、制御信号の組合せによって与えられるモードレジスタセットコマンドに応じて、その時に与えられているアドレス信号によって指定される動作モードを保持する。
【００４９】
図２は、図１におけるＤＬＬ回路１０の構成を示した回路図である。
図２を参照して、ＤＬＬ回路１０は、クロック信号ＥＣＬＫを受けて遅延させ内部クロック信号ＩＮＴＣＬＫを出力する遅延ライン３０と、内部クロック信号ＩＮＴＣＬＫの位相とクロック信号ＥＣＬＫの位相とを比較して遅延ライン３０に対して制御信号を与えて遅延時間を指示する遅延時間制御回路２９とを含む。
【００５０】
クロック信号ＥＣＬＫは、外部クロック信号ＣＬＫ，／ＣＬＫを受けて図１のクロックバッファ２から出力されるクロック信号である。
【００５１】
遅延時間制御回路２９は、内部クロック信号ＩＮＴＣＬＫを受けて遅延させクロック信号ＲＣＬＫを出力する遅延回路３２と、クロック信号ＥＣＬＫ，ＲＣＬＫの位相を比較して制御信号ＵＰ，ＤＯＷＮを出力する位相比較器２２と、クロックイネーブル信号ｅｘｔＣＫＥの活性化に応じて制御信号ＵＰ，ＤＯＷＮを受けて制御信号ＵＰ＿Ｄ，ＤＯＷＮ＿Ｄとして伝達する伝達部２３と、制御信号ＵＰ＿Ｄ，ＤＯＷＮ＿Ｄに応じて制御信号Ｃ０〜Ｃｎを遅延ライン３０に出力するカウンタ＆デコーダ２８とを含む。
【００５２】
伝達部２３は、クロックイネーブル信号ｅｘｔＣＫＥの活性化から所定時間が経過するまでは位相比較器２２の出力を伝達せず、所定時間が経過した後に位相比較器２２の出力を伝達する信号切換部２４と、信号切換部２４の出力をフィルタ処理するデジタルフィルタ２６とを含む。なお、デジタルフィルタ２６は、たとえば、後に図４で説明するフィルタ処理部５１と同様な回路で構成が可能である。
【００５３】
信号切換部２４は、クロックイネーブル信号ｅｘｔＣＫＥを受ける遅延回路４２と、クロックイネーブル信号ｅｘｔＣＫＥと遅延回路４２の出力とを受けて信号ＣＫＥ２を出力するＡＮＤ回路４４と、ＡＮＤ回路４４に応じてクロックイネーブル信号ｅｘｔＣＫＥが活性化してから所定の期間だけ制御信号ＵＰ，ＤＯＷＮの通過を阻止するゲート回路４３とを含む。
【００５４】
ゲート回路４３は、ＡＮＤ回路４４の出力と制御信号ＵＰを受けて信号ＵＰ２を出力するＡＮＤ回路４６と、ＡＮＤ回路４４の出力と制御信号ＤＯＷＮとを受け受けて信号ＤＯＷＮ２を出力するＡＮＤ回路４８とを含む。
【００５５】
次に図２のＤＬＬ回路１０の動作を簡単に説明する。
位相比較器２２は、クロック信号ＥＣＬＫの位相とクロック信号ＲＣＬＫの位相とを比較する。クロック信号ＥＣＬＫは、外部からのクロック信号ＣＬＫ，／ＣＬＫを受けるクロックバッファ２によって出力される。クロック信号ＲＣＬＫは、ＤＬＬ回路１０の出力する内部クロック信号ＩＮＴＣＬＫが入出力バッファ１２までの伝搬遅延に相当する時間だけ遅延回路３２で遅延されて発生される。
【００５６】
クロック信号ＥＣＬＫ，ＲＣＬＫの位相差がなくなるように、制御信号ＵＰ，ＤＯＷＮを位相比較器２２が発生する。この制御信号がカウンタ＆デコーダ２８でカウントされ、カウント値に応じて遅延ラインの遅延時間を制御する制御信号Ｃ０〜Ｃｎが出力され、遅延ライン３０の遅延量が調整される。
【００５７】
図３は、ＤＬＬ回路１０の動作を説明するための動作波形図である。
図２、図３を参照して、時刻ｔ３までは伝達部２３は通常の動作を行なう。すなわち、時刻ｔ１において制御信号ＵＰが３度連続して入力されることに応じて制御信号ＵＰ＿Ｄが出力される。
【００５８】
同様に、時刻ｔ２において制御信号ＤＯＷＮが３度連続して入力されることによって制御信号ＤＯＷＮ＿Ｄが出力される。時刻ｔ２〜ｔ３では、制御信号ＵＰ，ＤＯＷＮはいずれも２度ずつしか連続して活性化されていないので制御信号ＵＰ＿Ｄ，ＤＯＷＮ＿Ｄは出力されない。したがってこの間は遅延ラインの遅延量は更新されない。
【００５９】
以上のような通常動作においては、信号切換部２４は制御信号ＵＰ，ＤＯＷＮをデジタルフィルタ２６に伝達する。デジタルフィルタ２６では、位相比較器２２の出力が間引かれる。これは、遅延ライン３０の遅延量の変動がチャタリングしないようにすることと、全体の消費電流を減少させるためである。
【００６０】
続いて、時刻ｔ３〜ｔ４においてはクロックイネーブル信号ｅｘｔＣＫＥがＬレベルに設定されパワーダウンモードに設定される。
【００６１】
時刻ｔ４において、クロックイネーブル信号ｅｘｔＣＫＥがＬレベルからＨレベルに活性化され、パワーダウンモードから通常の動作モードにＳＤＲＡＭは復帰する。
【００６２】
時刻ｔ４〜ｔ５におけるパワーダウンモードから復帰直後は、図１２に示したように、ＤＬＬ回路用の内部電源電位が不安定になる。そのときに位相比較を行ない、遅延ラインの遅延量を更新すると、内部電源電位が不安定であるにも拘らず位相比較器２２はクロック信号ＥＣＬＫとクロック信号ＲＣＬＫの位相差をなくすように動作する。そのため、さらに一定時間経過後に内部電源電位が安定したときに、再度遅延ライン３０の遅延量を更新することが必要となる。そのため、パワーダウンモード後にＤＬＬ回路１０の出力がゆらいでしまう。
【００６３】
この問題点を解決するために、図２の信号切換部２４において、クロックイネーブル信号ｅｘｔＣＫＥがＬレベルからＨレベルに変化したときに一定時間制御信号ＵＰ２，ＤＯＷＮ２を活性化することを停止して遅延ライン３０の遅延量の更新を行なわない。クロックイネーブル信号ｅｘｔＣＫＥがＬレベルからＨレベルに変化してから一定時間経過して内部電源電位が安定した後に、位相比較結果をデジタルフィルタ２６に伝達することにより遅延ライン３０の遅延量の更新が開始され内部クロック信号ＩＮＴＣＬＫのゆらぎが小さく抑えされる。このようにして、ＳＤＲＡＭから出力されるデータのゆらぎの問題が解決できる。
【００６４】
時刻ｔ５以降は、ＵＰ２，ＤＯＷＮ２の非活性化が解除され、時刻ｔ３までと同様の通常動作が行なわれる。
【００６５】
以上説明したように、実施の形態１の半導体装置は、パワーダウンモードから復帰後の第１の期間と第２の期間とで遅延ラインの遅延量の更新頻度を変更する。特に、第１の期間で位相比較器の出力を伝達しないようにして電圧変動時に遅延ラインの遅延量の更新を行なわないので、内部電源電位が安定してからロック動作が開始され、内部クロック信号のゆらぎを小さく抑えることができる。
【００６６】
［実施の形態２］
実施の形態１でも説明したように、一般的なＤＬＬ回路では、位相比較器の結果をそのまま遅延ラインに反映させずにデジタルフィルタを入れる。
【００６７】
電源立上げ時にできるだけ早く位相をロックさせたいときは、フィルタをかけずにデータをスルーさせたりフィルタの効果を小さくして、遅延ラインの遅延時間を更新する頻度を増やす。
【００６８】
その後クロックがロックした場合には、チャタリングの発生を少なくすることと消費電流の点からデジタルフィルタにより遅延ラインの遅延時間を更新する頻度を少なくする。
【００６９】
しかしながら、ＳＤＲＡＭが用いられるシステムのうちのあるシステムでは、パワーダウン動作前後で外部クロック自身の周波数が変動する。この現象は、パワーダウン動作によってシステム全体の温度が変化することなどによって発生する。ＤＬＬ回路はこのような場合にすぐに周波数変動に追随できず、アクセス時間がゆらぐことになる。
【００７０】
このような問題を解決するためにはパワーダウンモードから復帰した後には内部電源電位が落ち着くまで遅延ラインの遅延時間の更新制御を一旦停止し、その後の一定時間は遅延ラインの遅延時間の更新を頻繁に行なってから通常動作を行なわせるとよい。
【００７１】
図４は、実施の形態２で用いられるデジタルフィルタ２６Ａの構成を示した回路図である。
【００７２】
図４を参照して、デジタルフィルタ２６Ａは、制御信号ＵＰ２，ＤＯＷＮ２がそれぞれ連続して入力される回数に応じて伝達するか否かを決定するフィルタリング処理を行なうフィルタ処理部５１と、図２のＡＮＤ回路４４が出力する信号ＣＫＥ２の活性化に応じて所定の期間活性化されるパルス信号ＣＫＥＤを出力するパルス発生回路５６と、パルス発生回路５６の出力に応じて制御信号ＵＰ２，ＤＯＷＮ２をそのまま通過させるかフィルタリング処理されたフィルタ処理部５１の出力を通過させるかを決定するゲート回路５９とを含む。
【００７３】
フィルタ処理部５１は、制御信号ＵＰ２の連続入力回数をチェックするために制御信号ＵＰ２の活性化に応じてＨレベルをシフトし制御信号ＤＯＷＮ２が活性化されると伝達したＨレベルのデータをリセットするシフトレジスタ５２と、制御信号ＤＯＷＮ２の連続入力回数をチェックするために制御信号ＤＯＷＮ２の活性化に応じてＨレベルをシフトし制御信号ＵＰ２が活性化されると伝達したＨレベルのデータをリセットするシフトレジスタ５４とを含む。
【００７４】
シフトレジスタ５２は、電源ノードに一方端が結合されゲートに制御信号ＵＰ２を受けるＮチャネルＭＯＳトランジスタ７２と、ＮチャネルＭＯＳトランジスタ７２の他方端と接地ノードとの間に接続されゲートに制御信号ＤＯＷＮ２を受けるＮチャネルＭＯＳトランジスタ７４と、ＮチャネルＭＯＳトランジスタ７２の他方端に入力が接続されるインバータ７６と、インバータ７６の出力を受けて反転しインバータ７６の入力に帰還させるインバータ７８とを含む。
【００７５】
シフトレジスタ５２は、さらに、インバータ７６の出力に一方端が接続されゲートに制御信号ＵＰ２の反転信号である信号／ＵＰ２を受けるＮチャネルＭＯＳトランジスタ８０と、ＮチャネルＭＯＳトランジスタ８０の他方端に入力が接続されるインバータ８２と、インバータ８２の出力を受けて反転しインバータ８２の入力に帰還させるインバータ８４とを含む。
【００７６】
シフトレジスタ５２は、さらに、インバータ８２の出力に一方端が結合されゲートに制御信号ＵＰ２を受けるＮチャネルＭＯＳトランジスタ８６と、ＮチャネルＭＯＳトランジスタ８６の他方端と接地ノードとの間に接続されゲートに制御信号ＤＯＷＮ２を受けるＮチャネルＭＯＳトランジスタ８８と、ＮチャネルＭＯＳトランジスタ８６の他方端に入力が接続されるインバータ９０と、インバータ９０の出力を受けて反転しインバータ９０の入力に帰還させるインバータ９２とを含む。
【００７７】
シフトレジスタ５２は、さらに、インバータ９０の出力に一方端が接続されゲートに信号／ＵＰ２を受けるＮチャネルＭＯＳトランジスタ９４と、ＮチャネルＭＯＳトランジスタ９４の他方端に入力が接続されるインバータ９６と、インバータ９６の出力を受けて反転しインバータ９６の入力に帰還させるインバータ９８とを含む。
【００７８】
シフトレジスタ５４は、電源ノードに一方端が結合されゲートに制御信号ＤＯＷＮ２を受けるＮチャネルＭＯＳトランジスタ１０２と、ＮチャネルＭＯＳトランジスタ１０２の他方端と接地ノードとの間に接続されゲートに制御信号ＵＰ２を受けるＮチャネルＭＯＳトランジスタ１０４と、ＮチャネルＭＯＳトランジスタ１０２の他方端に入力が接続されるインバータ１０６と、インバータ１０６の出力を受けて反転しインバータ１０６の入力に帰還させるインバータ１０８とを含む。
【００７９】
シフトレジスタ５４は、さらに、インバータ１０６の出力に一方端が接続されゲートに制御信号ＤＯＷＮ２の反転信号である信号／ＤＯＷＮ２を受けるＮチャネルＭＯＳトランジスタ１１０と、ＮチャネルＭＯＳトランジスタ１１０の他方端に入力が接続されるインバータ１１２と、インバータ１１２の出力を受けて反転しインバータ１１２の入力に帰還させるインバータ１１４とを含む。
【００８０】
シフトレジスタ５４は、さらに、インバータ１１２の出力に一方端が結合されゲートに制御信号ＤＯＷＮ２を受けるＮチャネルＭＯＳトランジスタ１１６と、ＮチャネルＭＯＳトランジスタ１１６の他方端と接地ノードとの間に接続されゲートに制御信号ＵＰ２を受けるＮチャネルＭＯＳトランジスタ１１８と、ＮチャネルＭＯＳトランジスタ１１６の他方端に入力が接続されるインバータ１２０と、インバータ１２０の出力を受けて反転しインバータ１２０の入力に帰還させるインバータ１２２とを含む。
【００８１】
シフトレジスタ５４は、さらに、インバータ１２０の出力に一方端が接続されゲートに信号／ＤＯＷＮ２を受けるＮチャネルＭＯＳトランジスタ１２４と、ＮチャネルＭＯＳトランジスタ１２４の他方端に入力が接続されるインバータ１２６と、インバータ１２６の出力を受けて反転しインバータ１２６の入力に帰還させるインバータ１２８とを含む。
【００８２】
パルス発生回路５６は、クロックイネーブル信号ｅｘｔＣＫＥを遅延させる遅延回路１３２と、遅延回路１３２の出力を受けて反転するインバータ１３４と、インバータ１３４の出力とクロックイネーブル信号ｅｘｔＣＫＥとを受けてパルス信号ＣＫＥＤを出力するＡＮＤ回路１３６とを含む。
【００８３】
ゲート回路５９は、インバータ９６の出力とＡＮＤ回路１３６の出力とを受けるＯＲ回路５８と、ＯＲ回路５８の出力と制御信号ＵＰ２とを受けて制御信号ＵＰ＿Ｄを出力するＡＮＤ回路６０とを含む。
【００８４】
ゲート回路５９は、さらに、ＡＮＤ回路１３６の出力とインバータ１２６の出力とを受けるＯＲ回路６２と、ＯＲ回路６２の出力と制御信号ＤＯＷＮ２とを受けて制御信号ＤＯＷＮ＿Ｄを出力するＡＮＤ回路６４とを含む。
【００８５】
なお、実施の形態２の発明の動作波形については、次に説明する変形例である実施の形態３の動作波形と同じであるので、実施の形態３においてまとめて説明する。
【００８６】
実施の形態２の半導体装置は、パワーダウンモードから復帰後の第１の期間で位相比較結果が伝達されないようにされ、続く第２の期間でデジタルフィルタを素通りさせて遅延ラインの遅延量の更新を頻繁に行なうので、温度等が定常状態に落ち着くまでのあいだは外部クロックに迅速に応答して内部クロックが発生される。さらにその後第３の期間でデジタルフィルタによるフィルタ効果によって、遅延ラインの遅延量の更新頻度が制限されるので、内部クロック位相のチャタリングを防止できる。
【００８７】
［実施の形態３］
実施の形態２と同様な制御を行なえる他の構成例を説明する。
【００８８】
図５は、実施の形態３に用いられる伝達部２３Ｂの構成を示した回路図である。
【００８９】
図５を参照して、伝達部２３Ｂは、制御信号ＵＰ，ＤＯＷＮがそれぞれ連続して入力された回数に応じてフィルタ処理を行なうフィルタ処理部５１と、クロックイネーブル信号ｅｘｔＣＫＥに応じて制御信号ＣＫＥ２，およびパルス信号ＣＫＥＤを出力する制御信号発生部１３５と、制御信号発生部１３５の出力に応じて制御信号ＵＰ，ＤＯＷＮをそのまま通過させるか、あるいはフィルタ処理部５１によりフィルタ処理を行なった結果を出力するかまたは制御信号ＵＰ，ＤＯＷＮの通過を阻止するかを選択するゲート回路１３７とを含む。
【００９０】
図５におけるフィルタ処理部５１は、制御信号ＵＰ２，ＤＯＷＮ２に代えてそれぞれ制御信号ＵＰ，ＤＯＷＮを受ける点が図４の場合と異なるが、フィルタ処理部５１の構成は、図４で説明した構成と同様であり説明は繰返さない。
【００９１】
制御信号発生部１３５は、クロックイネーブル信号ｅｘｔＣＫＥの立上がりエッジを遅延させる立上がり遅延回路１３０と、立上がり遅延回路１３０の出力する信号ＣＫＥ２を受けて所定期間のパルス信号ＣＫＥＤを出力するパルス発生回路５６とを含む。立上がり遅延回路１３０は、クロックイネーブル信号ｅｘｔＣＫＥを受けて遅延させる遅延回路１４０と、遅延回路１４０の出力とクロックイネーブル信号ｅｘｔＣＫＥとを受けて信号ＣＫＥ２を出力するＡＮＤ回路１３８とを含む。
【００９２】
パルス発生回路５６の構成は、図４で説明したものと同様であるので説明は繰返さない。
【００９３】
ゲート回路１３７は、図４で説明したゲート回路５９の構成においてＡＮＤ回路６０に代えて制御信号ＵＰ，ＣＫＥ２およびＯＲ回路５８の出力を受けて制御信号ＵＰ＿Ｄを出力する３入力のＡＮＤ回路１３９を含み、ＡＮＤ回路６４に代えて制御信号ＤＯＷＮ，ＣＫＥＤおよびＯＲ回路６２の出力を受けて制御信号ＤＯＷＮ＿Ｄを出力する３入力のＡＮＤ回路１４１を含む。
【００９４】
図６は、図５に示した伝達部２３Ｂの動作を説明するための動作波形図である。
【００９５】
図５、図６を参照して、時刻ｔ３までは通常動作が行なわれる。この通常動作については、図４で説明した場合と同様である。
【００９６】
時刻ｔ３〜ｔ４においてクロックイネーブル信号ｅｘｔＣＫＥがＬレベルに設定されパワーダウンモードにＳＤＲＡＭが設定される。
【００９７】
時刻ｔ４においてクロックイネーブル信号ｅｘｔＣＫＥがＬレベルからＨレベルに立上げられると、パワーダウンモードが解除される。時刻ｔ４〜ｔ５の間は、信号ＣＫＥ２がＬレベルであるので、ＡＮＤ回路１３９，１４１の働きによって制御信号ＵＰ＿Ｄ，ＤＯＷＮ＿ＤはともにＬレベルに固定される。
【００９８】
時刻ｔ５において信号ＣＫＥがＬレベルからＨレベルに立上がり、同時にパルス信号ＣＫＥＤが活性化される。すると、時刻ｔ５以降、図５の遅延回路１３２の遅延時間で定まる一定時間は、ＯＲ回路５８，６２およびＡＮＤ回路１３９，１４１の働きによって制御信号ＵＰ，ＤＯＷＮがそのまま制御信号ＵＰ＿Ｄ，ＤＯＷＮ＿Ｄとしてゲート回路１３７から出力される。
【００９９】
すなわち、この一定期間はパルス信号ＣＫＥＤが一定時間活性化されその間フィルタ処理を介さず遅延ラインの遅延量の更新が頻繁に実施される。そのため、外部周波数の変動に対して急速に追随することが可能となり、アクセスタイムのゆらぎを抑えることができる。
【０１００】
時刻ｔ６においてパルス信号ＣＫＥＤがＬレベルに非活性化されると、通常動作となり、伝達部２３Ｂはフィルタ処理部５１によってフィルタ処理を行ない時刻ｔ３までと同様な動作を行なうようになる。
【０１０１】
以上説明したように、実施の形態３の半導体装置は、パワーダウンモードから復帰した後の第１の期間において電源電位が安定するまで遅延ラインの遅延量の更新を停止し、引続く第２の期間においてシステムの温度変化が一定となるまでの間頻繁に遅延ラインの更新を行なうことにより内部クロックを外部クロックに追随させる性能を高める。そして、第２の期間が経過した後には、システムは安定状態となるため、デジタルフィルタの効果によって消費電力を抑えつつチャタリングも抑えた最適な動作を行なう。
【０１０２】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１０３】
【発明の効果】
請求項１に記載の半導体装置は、パワーダウンモードから復帰後の第１の一定期間に遅延ラインの遅延量の制御を停止するので、モード切換に起因する内部クロック信号のゆらぎを小さくすることができる。
【０１０４】
請求項１に記載の半導体装置は、また、第１の期間で位相比較器の出力を伝達しないようにして電圧変動時に遅延ラインの遅延量の更新を行なわないので、内部電源電位が安定してからロック動作が開始され、内部クロック信号のゆらぎを小さく抑えることができる。
【０１０５】
請求項１に記載の半導体装置は、また、第２の一定期間でフィルタ処理を素通りさせて遅延ラインの遅延量の更新を頻繁に行なうので、温度等が定常状態に落ち着くまでのあいだは外部クロックに迅速に応答して内部クロックが発生される。
【０１０６】
請求項２に記載の半導体装置は、パワーダウンモードから復帰した後の第１の一定期間において電源電位が安定するまで遅延ラインの遅延量の更新を停止し、引続く第２の一定期間においてシステムの温度変化が一定となるまでの間頻繁に遅延ラインの更新を行なうことにより内部クロックを外部クロックに追随させる性能を高める。そして、第２の一定期間が経過した後には、システムは安定状態となるため、デジタルフィルタの効果によって消費電力を抑えつつチャタリングも抑えた最適な動作を行なう。このような動作により、内部クロック信号のゆらぎを小さく抑えることができる。
【０１０７】
請求項３に記載の半導体装置は、請求項１または２に記載の半導体装置の奏する効果に加えて、ゆらぎを小さく抑えた内部クロック信号に同期して外部にデータ出力を行なうことができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１の半導体装置１の概略的な構成を示すブロック図である。
【図２】 図１におけるＤＬＬ回路１０の構成を示した回路図である。
【図３】 ＤＬＬ回路１０の動作を説明するための動作波形図である。
【図４】 実施の形態２で用いられるデジタルフィルタ２６Ａの構成を示した回路図である。
【図５】 実施の形態３に用いられる伝達部２３Ｂの構成を示した回路図である。
【図６】 図５に示した伝達部２３Ｂの動作を説明するための動作波形図である。
【図７】 従来のＤＤＲ ＳＤＲＡＭの標準的な動作の入出力波形を説明するための動作波形図である。
【図８】 レギュレータとＤＬＬ回路の接続の第１例を説明するための回路図である。
【図９】 レギュレータとＤＬＬ回路との接続の第２例を示した回路図である。
【図１０】 図８、図９におけるＤＬＬ回路５１０の構成を示したブロック図である。
【図１１】 図１０におけるデジタルフィルタ５２６の構成を示した回路図である。
【図１２】 電源電位の変動について説明するための動作波形図である。
【符号の説明】
１ 半導体装置、２ クロックバッファ、４ アドレスバッファ、６ コントロール信号バッファ、８ コントロール回路、１０ ＤＬＬ回路、１２ 入出力バッファ、１４ メモリアレイ、１６ 入出力バッファ、２２ 位相比較器、２３，２３Ｂ 伝達部、２４ 信号切換部、２６，２６Ａ，２６Ｂ デジタルフィルタ、２８ カウンタ＆デコーダ、２９ 遅延時間制御回路、３０ 遅延ライン、３２，４２，１３２，１４０ 遅延回路、４３ ゲート回路、４４〜４８，６０，６４，１３９，１３６，１３８，１４１ ＡＮＤ回路、５１ フィルタ処理部、５２，５４ シフトレジスタ、５６ パルス発生回路、５８，６２ ＯＲ回路、５９，１３７ ゲート回路、７２，７４，８０，８６，８８，９４，１０２，１０４，１１０，１１６，１１８，１２４ トランジスタ、７６，７８，８２，８４，９０，９２，９６，９８，１０６，１０８，１１２，１１４，１２０，１２２，１２６，１２８，１３４ インバータ、１３０ 立上がり遅延回路、１３５ 制御信号発生部。
Claims (3)
- 動作モードとして通常モードと省電力モードとを有する半導体装置であって、
入力クロック信号を遅延させて出力クロック信号を出力する可変遅延回路と、
前記出力クロック信号の位相と前記入力クロック信号の位相とを比較して前記可変遅延回路に対して制御信号を与えて遅延時間を指示する遅延時間制御回路とを備え、
前記遅延時間制御回路は、前記省電力モードから前記通常モードに遷移してから第１の一定期間は前記可変遅延回路に対する遅延時間制御を停止し、
前記遅延時間制御回路は、
前記入力クロック信号と前記出力クロック信号の位相を比較する位相比較回路と、
前記位相比較回路の出力を前記第１の一定期間非活性状態に設定する伝達部と、
前記伝達部の出力に応じて前記制御信号を変化させる制御信号出力部とを含み、
前記伝達部は、
前記動作モードの切換を示す切換信号を受ける遅延回路を有し、前記切換信号と前記遅延回路の出力に応じて前記第１の期間において前記位相比較回路の出力の通過を阻止する信号切換部と、
前記信号切換部の出力を受けて位相比較結果が所定回数同じ結果であるときに前記位相比較結果を伝達するフィルタ処理部と、
前記フィルタ処理部の出力と前記信号切換部の出力とを受けて、前記第１の一定期間に続く第２の一定期間において前記信号切換部の出力を伝達し、前記第２の一定期間後において前記フィルタ処理部の出力を伝達する第１のゲート回路とを含み、
前記制御信号出力部は、
前記伝達部の出力を計数するカウンタを有する、半導体装置。 - 動作モードとして通常モードと省電力モードとを有する半導体装置であって、
入力クロック信号を遅延させて出力クロック信号を出力する可変遅延回路と、
前記出力クロック信号の位相と前記入力クロック信号の位相とを比較して前記可変遅延回路に対して制御信号を与えて遅延時間を指示する遅延時間制御回路とを備え、
前記遅延時間制御回路は、前記省電力モードから前記通常モードに遷移してから第１の一定期間は前記可変遅延回路に対する遅延時間制御を停止し、
前記遅延時間制御回路は、
前記入力クロック信号と前記出力クロック信号の位相を比較する位相比較回路と、
前記位相比較回路の出力を前記第１の一定期間非活性状態に設定する伝達部と、
前記伝達部の出力に応じて前記制御信号を変化させる制御信号出力部とを含み、
前記伝達部は、
前記動作モードの切換を示す切換信号に応じて、前記第１の一定期間から前記第１の一定期間に続く第２の一定期間への第１の遷移時刻と前記第２の一定期間から前記第２の一定期間に続く第３の期間への第２の遷移時刻とを示す遷移制御信号を出力する制御信号発生部と、
前記位相比較回路の出力の連続入力回数に応じて前記位相比較回路の出力を伝達するか否かを決めるフィルタ処理部と、
前記遷移制御信号に応じて、非活性状態を表す固定信号と前記位相比較回路の出力と前記フィルタ処理部の出力のうちの一つを選択して出力する第２のゲート回路とを有する、半導体装置。 - 前記入力クロック信号に応じてデータ授受を行なうメモリアレイと、
前記メモリアレイから前記データを受けて前記出力クロック信号に同期して外部にデータ出力を行なう出力バッファとをさらに備える、請求項１または２に記載の半導体装置。
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