JP2003272380A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 パワーダウンモードから復帰した後のデータ
出力タイミングのゆらぎが少ない半導体装置を提供す
る。 【解決手段】 ＤＬＬ回路１０の構成において位相比較
器２２とデジタルフィルタ２６の間にクロックイネーブ
ル信号ｅｘｔＣＫＥの活性化タイミングから所定期間制
御信号ＵＰ，ＤＯＷＮの伝達を阻止する信号切換部２４
を設ける。これによりパワーダウンモードから復帰後の
所定の期間において遅延ライン３０の遅延量の更新が停
止される。これにより内部電源電位が安定するまでの間
遅延ライン３０の遅延量が変化せず、結果としてデータ
出力タイミングのゆらぎが少ない半導体装置が実現でき
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置に関
し、特に、外部からの周期的に与えられるクロック信号
に同期して外部信号の取込みを行なう同期型半導体装置
に関する。より特定的には、省電力モードから復帰直後
のアクセスタイムのゆらぎを抑える機能を備えた同期型
ダイナミックランダムアクセスメモリ（以下ＳＤＲＡＭ
と称する）に関する。

【０００２】

【従来の技術】主記憶として用いられるダイナミックラ
ンダムアクセスメモリ（ＤＲＡＭ）は、高速化されてき
ているが、その動作速度は依然としてマイクロプロセッ
サ（ＭＰＵ）の動作速度に追随することができない。こ
のため、ＤＲＡＭのアクセスタイムおよびサイクルタイ
ムがボトルネックとなり、システム全体の性能が低下す
るということがよく言われる。近年、高速ＭＰＵのため
の主記憶としてクロック信号に同期して動作するダブル
データレートＳＤＲＡＭ（ＤＤＲ ＳＤＲＡＭ）が提案
されている。

【０００３】ＤＤＲ ＳＤＲＡＭにおいては、高速でア
クセスするために双方のクロック信号（ｅｘｔＣＬＫ，
ｅｘｔ／ＣＬＫ）に同期して、連続したたとえば４ビッ
トの連続ビットに対して高速にアクセスする仕様が提案
されている。

【０００４】図７は、従来のＤＤＲ ＳＤＲＡＭの標準
的な動作の入出力波形を説明するための動作波形図であ
る。

【０００５】図７においては、データ入出力端子ＤＱ０
〜ＤＱ７の８ビットのデータ（バイトデータ）の入力お
よび出力が可能なＤＤＲ ＳＤＲＡＭにおいて、連続し
て４データ（８×４の合計３２ビット）を書込みまたは
読出す動作を示す。連続して読出されるデータのビット
数はバースト長と呼ばれ、ＤＤＲ ＳＤＲＡＭでは、通
常、モードレジスタの設定によって変更することが可能
である。

【０００６】図７を参照して、時刻ｔ１において、外部
からのクロック信号ｅｘｔＣＬＫの立上がりエッジで外
部からの制御信号（ロウアドレスストローブ信号／ＲＡ
Ｓ、コラムアドレスストローブ信号／ＣＡＳ、アドレス
信号Ａｄｄ．など）が取込まれる。ロウアドレスストロ
ーブ信号／ＲＡＳが活性状態のＬレベルにあるため、こ
のときのアドレス信号Ａｄｄ．は行アドレスＸａとして
取込まれる。なお、アドレス信号Ａｄｄ．は、アドレス
信号Ａ０〜Ａ１０、バンクアドレス信号ＢＡを含む。

【０００７】時刻ｔ２において、コラムアドレスストロ
ーブ信号／ＣＡＳが活性状態のＬレベルとなり、クロッ
ク信号ｅｘｔＣＬＫの立上がりに同期して内部に取込ま
れる。このときのアドレス信号Ａｄｄ．は列アドレスＹ
ｂとして取込まれる。この取込まれた行アドレスＸａお
よび列アドレスＹｂに従ってＤＤＲ ＳＤＲＡＭ内にお
いて行および列の選択動作が実施される。

【０００８】Ｄ／Ｑは、入出力端子から入出力されるデ
ータ信号ＤＱ０〜ＤＱｉを示す。行アドレスストローブ
信号／ＲＡＳがＬレベルに立下がってから所定のクロッ
ク周期（図７においては３．５クロックサイクル）が経
過した後、時刻ｔ４において最初のデータｑ０が出力さ
れ、データｑ０に引き続きデータｑ１〜ｑ３が連続して
出力される。

【０００９】このデータの出力は、クロック信号ｅｘｔ
ＣＬＫとクロック信号ｅｘｔ／ＣＬＫとのクロスポイン
トに応答して行なわれる。データ転送を高速に行なうこ
とを可能とするために、データストローブ信号ＤＱＳが
出力データと同位相で出力される。

【００１０】なお、時刻ｔ３においてクロック信号ｅｘ
ｔＣＬＫの立上がりエッジにおいて、制御信号／ＲＡ
Ｓ，／ＷＥがＬレベルに設定され、メモリセルへの再書
込（プリチャージ）が行なわれる。

【００１１】時刻ｔ５以降は書込動作を示す。時刻ｔ５
において、行アドレスＸｃが取込まれる。時刻ｔ６にお
いて、コラムアドレスストローブ信号／ＣＡＳおよびラ
イトイネーブル信号／ＷＥがともに活性状態のＬレベル
に設定されると、そのときのクロック信号ｅｘｔＣＬＫ
の立上がりエッジにおいて列アドレスＹｄが取込まれ
る。そして、そのときに与えられていたデータｄ０が最
初の書込データとして取込まれる。ロウアドレスストロ
ーブ信号／ＲＡＳおよびコラムアドレスストローブ信号
／ＣＡＳの立下がりに応答して、ＤＤＲ ＳＤＲＡＭ内
部においては行および列選択動作が実施される。以降、
データストローブ信号ＤＱＳに同期して順次入力データ
ｄ１〜ｄ３が取込まれ、対応するメモリセルに書込まれ
る。

【００１２】高いデータ転送率を実現するために、高周
波数のクロック信号に同期してデータの読み書きが実施
される。高周波で安定したシステム動作を実現するため
には、ＤＤＲ ＳＤＲＡＭの内部のタイミング規定が厳
しくなる。

【００１３】読出時のデータアクセス時間のゆらぎを少
なくするためには、通常はディレイロックドループ回路
（ＤＬＬ回路）が用いられる。しかし、ＤＬＬ回路は、
電源電位に生ずるノイズによって遅延量が変化してしま
う。このためＤＬＬ回路はレギュレータによって安定化
された内部電源電位を動作電源電位として受ける。

【００１４】図８は、レギュレータとＤＬＬ回路の接続
の第１例を説明するための回路図である。

【００１５】図８を参照して、レギュレータ５００は、
外部電源電位ＥＸＴＶＤＤを受けてクロック入力バッフ
ァ５０９，インバータ５０７およびＤＬＬ回路５１０に
内部電源電位ＩＮＴＶＤＤを供給する。クロック入力バ
ッファ５０９は、外部から相補なクロック信号ｅｘｔＣ
ＬＫ，ｅｘｔ／ＣＬＫを受けてこれらのクロスポイント
を検出する。インバータ５０７は、クロック入力バッフ
ァ５０９の出力を受けて反転しクロック信号ＥＣＬＫを
出力する。ＤＬＬ回路５１０は、クロック信号ＥＣＬＫ
に応じて図示しない内部クロック信号ＩＮＴＣＬＫを出
力する。このクロック信号ＩＮＴＣＬＫはデータ出力バ
ッファからデータを外部に出力するための基準タイミン
グを与える。

【００１６】クロック入力バッファ５０９は、ソースが
接地ノードに接続されゲートにクロックイネーブル信号
ｅｘｔＣＫＥを受けるＮチャネルＭＯＳトランジスタ５
０６と、ＮチャネルＭＯＳトランジスタ５０６のドレイ
ンにソースが接続されゲートにクロック信号ｅｘｔ／Ｃ
ＬＫを受けるＮチャネルＭＯＳトランジスタ５０３と、
ゲートおよびドレインがＮチャネルＭＯＳトランジスタ
５０３のドレインに接続されソースにレギュレータ５０
０からの内部電源電位を受けるＰチャネルＭＯＳトラン
ジスタ５０１とを含む。

【００１７】クロック入力バッファ５０９は、さらに、
ＮチャネルＭＯＳトランジスタ５０６のドレインにソー
スが接続されゲートにクロック信号ｅｘｔＣＬＫを受け
るＮチャネルＭＯＳトランジスタ５０４と、Ｎチャネル
ＭＯＳトランジスタ５０４のドレインが接続されゲート
がＮチャネルＭＯＳトランジスタ５０３のドレインに接
続されソースにレギュレータ５００からの内部電源電位
を受けるＰチャネルＭＯＳトランジスタ５０２とを含
む。

【００１８】ＮチャネルＭＯＳトランジスタ５０４のド
レインはインバータ５０７の入力に接続される。

【００１９】図９は、レギュレータとＤＬＬ回路との接
続の第２例を示した回路図である。図９を参照して、レ
ギュレータ５００は外部電源電位ＥＸＴＶＤＤを受けて
内部電源電位ＩＮＴＶＤＤをＤＬＬ回路５１０に与え
る。クロック入力バッファ５０９およびインバータ５０
７には、動作電源電位として外部電源電位ＥＸＴＶＤＤ
が直接与えられる。

【００２０】クロック入力バッファ５０９の構成および
クロック入力バッファ５０９，インバータ５０７および
ＤＬＬ回路５１０の接続については図８の場合と同様で
あるので説明は繰返さない。

【００２１】図１０は、図８、図９におけるＤＬＬ回路
５１０の構成を示したブロック図である。

【００２２】図１０を参照して、ＤＬＬ回路５１０は、
クロック信号ＥＣＬＫを遅延させ内部クロック信号ＩＮ
ＴＣＬＫを出力する遅延ライン５３０と、遅延ライン５
３０の出力する内部クロック信号ＩＮＴＣＬＫを遅延さ
せてクロック信号ＲＣＬＫを出力する遅延回路５３２
と、クロック信号ＥＣＬＫ，ＲＣＬＫの位相を比較し制
御信号ＵＰ，ＤＯＷＮを出力する位相比較器５２２と、
位相比較器５２２の出力を受けてフィルタ処理を行ない
制御信号ＵＰ＿Ｄ，ＤＯＷＮ＿Ｄを出力するデジタルフ
ィルタ５２６と、デジタルフィルタ５２６の出力に応じ
て内部のカウント値を変化させて遅延ライン５３０に対
して遅延時間を決定するための制御信号を出力するカウ
ンタ＆デコーダ５２８とを含む。

【００２３】図１１は、図１０におけるデジタルフィル
タ５２６の構成を示した回路図である。

【００２４】図１１を参照して、デジタルフィルタ５２
６は、制御信号ＵＰが２回パルス状に活性化された場合
に出力にＨレベルがセットされるシフトレジスタ５２
と、シフトレジスタ５２と制御信号ＵＰとを受けて制御
信号ＵＰ＿Ｄを出力するＡＮＤ回路５６０と、制御信号
ＤＯＷＮが２回パルス状に活性化されると出力にＨレベ
ルがセットされるシフトレジスタ５４と、シフトレジス
タ５４の出力と制御信号ＤＯＷＮとを受けて制御信号Ｄ
ＯＷＮ＿Ｄを出力するＡＮＤ回路５６４とを含む。制御
信号ＵＰ＿Ｄ，ＤＯＷＮ＿Ｄはカウンタ＆デコーダ５２
８に与えられる。

【００２５】シフトレジスタ５２の内部データは、制御
信号ＤＯＷＮがパルス状に活性化されるとリセットされ
る。したがって、制御信号ＵＰが１度だけしか活性化さ
れないまま、続いて制御信号ＤＯＷＮがパルス状に活性
化されると出力にＨレベルが伝達されない。

【００２６】また、シフトレジスタ５４のデータも、制
御信号ＵＰがパルス状に活性化されるとリセットされ
る。したがって、制御信号ＤＯＷＮが１度活性化された
だけでは出力がＨレベルにならない。そしてＡＮＤ回路
５６０，５６４において制御信号ＵＰ，ＤＯＷＮがそれ
ぞれＨレベルになった場合にシフトレジスタの出力がカ
ウンタ＆デコーダ５２８に伝達される。したがって、３
度続けて制御信号ＵＰが活性化されないと制御信号ＵＰ
＿Ｄは活性化されない。同様に制御信号ＤＯＷＮが３度
続けて活性化されないと制御信号ＤＯＷＮ＿Ｄは活性化
されない。

【００２７】

【発明が解決しようとする課題】図８、図９に示すよう
なレギュレータは、一定電流を消費している場合には安
定した内部電源電位を発生することができる。しかしな
がら、たとえば外部からのクロックイネーブル信号の活
性化，非活性化に応じてＳＤＲＡＭ内部での消費される
電流値が急激に変化した場合には、追随するスピードが
遅いので内部電源電位がふらつく。

【００２８】クロックイネーブル信号が非活性化される
と、外部クロック信号が内部に伝達されなくなり、ＳＤ
ＲＡＭは省電力モード（パワーダウンモード）に設定さ
れる。パワーダウンモードでは、外部からの書込動作お
よび外部への読出動作は停止されＳＤＲＡＭは消費電力
が低減された状態となる。ただし、内部データはオート
リフレッシュ等が行なわれることにより保持される。

【００２９】図１２は、電源電位の変動について説明す
るための動作波形図である。図１２を参照して、たとえ
ば時刻ｔ１においてクロックイネーブル信号ｅｘｔＣＫ
ＥがＨレベルからＬレベルになると、ＳＤＲＡＭ内部で
消費される電流値が急激に減るので、内部電源電位ＩＮ
ＴＶＤＤが一時的に上昇してしまう。

【００３０】逆に時刻ｔ２〜ｔ３のようにクロックイネ
ーブル信号ｅｘｔＣＫＥがＬレベルからＨレベルに変化
した場合には、ＳＤＲＡＭの内部で動作が開始され消費
される電流値が急激に増加する。このため内部電源電位
が一旦低下してしまう。

【００３１】このような内部電源電位ＩＮＴＶＤＤの変
化により、ＤＬＬ回路の遅延量が変化して内部クロック
ＩＮＴＣＬＫにゆらぎが生じ、その結果データ出力信号
にもゆらぎが発生してしまうという問題点があった。

【００３２】また、ＤＬＬ回路は、パワーダウンモード
において消費電流値を減少させるために動作が停止され
る。一般的には、図８、図９において示したようにクロ
ック入力バッファ５０９の動作電流をＮチャネルＭＯＳ
トランジスタ５０６で遮断することによりクロック信号
ＥＣＬＫを停止させる。そのためＤＬＬ回路５１０も停
止して外部クロック信号の周波数変動に追随できなくな
る。

【００３３】この発明の目的は、パワーダウン後のデー
タ出力のゆらぎが少ない半導体装置を提供することであ
る。

【００３４】

【課題を解決するための手段】請求項１に記載の半導体
装置は、動作モードとして通常モードと省電力モードと
を有する半導体装置であって、入力クロック信号を遅延
させて出力クロック信号を出力する可変遅延回路と、出
力クロック信号の位相と入力クロック信号の位相とを比
較して可変遅延回路に対して制御信号を与えて遅延時間
を指示する遅延時間制御回路とを備え、遅延時間制御回
路は、省電力モードから通常モードに遷移してから第１
の一定期間は可変遅延回路に対する遅延時間制御を停止
する。

【００３５】請求項２に記載の半導体装置は、請求項１
に記載の半導体装置の構成に加えて、遅延時間制御回路
は、入力クロック信号と出力クロック信号の位相を比較
する位相比較回路と、位相比較回路の出力を第１の一定
期間非活性状態に設定する伝達部と、伝達部の出力に応
じて制御信号を変化させる制御信号出力部とを含む。

【００３６】請求項３に記載の半導体装置は、請求項２
に記載の半導体装置の構成に加えて、伝達部は、動作モ
ードの切換を示す切換信号を受ける遅延回路を有し、切
換信号と遅延回路の出力に応じて第１の期間において位
相比較回路の出力の通過を阻止する信号切換部と、信号
切換部の出力を受けて位相比較結果が所定回数同じ結果
であるときに位相比較結果を伝達するフィルタ処理部と
を含む。

【００３７】請求項４に記載の半導体装置は、請求項３
に記載の半導体装置の構成に加えて、伝達部は、フィル
タ処理部の出力と信号切換部の出力とを受けて、第１の
一定期間に続く第２の一定期間において信号切換部の出
力を伝達し、第２の一定期間後においてフィルタ処理部
の出力を伝達する第１のゲート回路をさらに含み、制御
信号出力部は、伝達部の出力を計数するカウンタを有す
る。

【００３８】請求項５に記載の半導体装置は、請求項２
に記載の半導体装置の構成に加えて、伝達部は、動作モ
ードの切換を示す切換信号に応じて、第１の一定期間か
ら第１の一定期間に続く第２の一定期間への第１の遷移
時刻と第２の一定期間から第２の一定期間に続く第３の
期間への第２の遷移時刻とを示す遷移制御信号を出力す
る制御信号発生部と、位相比較回路の出力の連続入力回
数に応じて位相比較回路の出力を伝達するか否かを決め
るフィルタ処理部と、遷移制御信号に応じて、非活性状
態を表す固定信号と位相比較回路の出力とフィルタ処理
部の出力のうちの一つを選択して出力する第２のゲート
回路とを有する。

【００３９】請求項６に記載の半導体装置は、請求項３
または５に記載の半導体装置の構成に加えて、入力クロ
ック信号に応じてデータ授受を行なうメモリアレイと、
メモリアレイからデータを受けて出力クロック信号に同
期して外部にデータ出力を行なう出力バッファとをさら
に備える。

【００４０】

【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。なお、図中
同一符号は同一または相当部分を示す。

【００４１】［実施の形態１］図１は、本発明の実施の
形態１の半導体装置１の概略的な構成を示すブロック図
である。

【００４２】図１を参照して、半導体装置１としては、
クロック信号に同期してデータのやり取りを行なうダブ
ルデータレートシンクロナスダイナミックランダムアク
セスメモリ（ＤＤＲ ＳＤＲＡＭ）が一例として示され
ている。

【００４３】半導体装置１は、外部クロック信号ＣＬ
Ｋ，／ＣＬＫ、クロックイネーブル信号ＣＫＥを受ける
クロックバッファ２と、アドレス信号Ａ０〜Ａ１０およ
びバンクアドレス信号ＢＡを受けるアドレスバッファ４
と、コントロール信号／ＣＳ，／ＲＡＳ，／ＣＡＳ，／
ＷＥ，ＤＱＭを受けるコントロール信号バッファ６とを
含む。アドレスバッファ４およびコントロール信号バッ
ファ６は、クロックバッファ２の出力に同期して、アド
レス信号やコントロール信号を取込む。

【００４４】半導体装置１は、さらに、データ授受のタ
イミングの基準となるデータストローブ信号ＤＱＳ，／
ＤＱＳを入出力する入出力バッファ１６と、クロックバ
ッファ２の出力に応じて内部クロック信号を発生するデ
ィレイロックドループ（ＤＬＬ）回路１０とを含む。

【００４５】半導体装置内部の信号伝搬遅延のため、外
部からのクロック信号ＣＬＫに応じて入出力バッファ１
２がデータ出力を行なったのでは外部クロックに対して
データ出力タイミングが遅れてしまう。これを防止する
ため、ＤＬＬ回路１０は、外部クロックＣＬＫ、／ＣＬ
Ｋにもとづいてこれより内部の信号伝搬遅延に相当する
時間だけ位相の早い内部クロック信号ＩＮＴＣＬＫを生
成して入出力バッファ１２に供給する。

【００４６】半導体装置１は、さらに、クロックバッフ
ァ２の出力に同期して、アドレスバッファ４、コントロ
ール信号バッファ６の出力を受けるコントロール回路８
と、コントロール回路８の制御の下に内部データ信号Ｉ
ＤＱ０〜ＩＤＱｉを授受するメモリアレイ１４と、外部
とメモリアレイ１４との間でデータの授受を行なう入出
力バッファ１２とを含む。

【００４７】入出力バッファ１２は、ＤＬＬ回路１０の
出力に同期してメモリアレイのデータを外部に出力す
る。一方、入出力バッファ１２は、入出力バッファ１６
から与えられる信号ＤＱＳに同期して外部から入力され
るデータを取込む。

【００４８】コントロール回路８は、図示しないがモー
ドレジスタを含んでいる。モードレジスタは、制御信号
の組合せによって与えられるモードレジスタセットコマ
ンドに応じて、その時に与えられているアドレス信号に
よって指定される動作モードを保持する。

【００４９】図２は、図１におけるＤＬＬ回路１０の構
成を示した回路図である。図２を参照して、ＤＬＬ回路
１０は、クロック信号ＥＣＬＫを受けて遅延させ内部ク
ロック信号ＩＮＴＣＬＫを出力する遅延ライン３０と、
内部クロック信号ＩＮＴＣＬＫの位相とクロック信号Ｅ
ＣＬＫの位相とを比較して遅延ライン３０に対して制御
信号を与えて遅延時間を指示する遅延時間制御回路２９
とを含む。

【００５０】クロック信号ＥＣＬＫは、外部クロック信
号ＣＬＫ，／ＣＬＫを受けて図１のクロックバッファ２
から出力されるクロック信号である。

【００５１】遅延時間制御回路２９は、内部クロック信
号ＩＮＴＣＬＫを受けて遅延させクロック信号ＲＣＬＫ
を出力する遅延回路３２と、クロック信号ＥＣＬＫ，Ｒ
ＣＬＫの位相を比較して制御信号ＵＰ，ＤＯＷＮを出力
する位相比較器２２と、クロックイネーブル信号ｅｘｔ
ＣＫＥの活性化に応じて制御信号ＵＰ，ＤＯＷＮを受け
て制御信号ＵＰ＿Ｄ，ＤＯＷＮ＿Ｄとして伝達する伝達
部２３と、制御信号ＵＰ＿Ｄ，ＤＯＷＮ＿Ｄに応じて制
御信号Ｃ０〜Ｃｎを遅延ライン３０に出力するカウンタ
＆デコーダ２８とを含む。

【００５２】伝達部２３は、クロックイネーブル信号ｅ
ｘｔＣＫＥの活性化から所定時間が経過するまでは位相
比較器２２の出力を伝達せず、所定時間が経過した後に
位相比較器２２の出力を伝達する信号切換部２４と、信
号切換部２４の出力をフィルタ処理するデジタルフィル
タ２６とを含む。なお、デジタルフィルタ２６は、たと
えば、後に図４で説明するフィルタ処理部５１と同様な
回路で構成が可能である。

【００５３】信号切換部２４は、クロックイネーブル信
号ｅｘｔＣＫＥを受ける遅延回路４２と、クロックイネ
ーブル信号ｅｘｔＣＫＥと遅延回路４２の出力とを受け
て信号ＣＫＥ２を出力するＡＮＤ回路４４と、ＡＮＤ回
路４４に応じてクロックイネーブル信号ｅｘｔＣＫＥが
活性化してから所定の期間だけ制御信号ＵＰ，ＤＯＷＮ
の通過を阻止するゲート回路４３とを含む。

【００５４】ゲート回路４３は、ＡＮＤ回路４４の出力
と制御信号ＵＰを受けて信号ＵＰ２を出力するＡＮＤ回
路４６と、ＡＮＤ回路４４の出力と制御信号ＤＯＷＮと
を受け受けて信号ＤＯＷＮ２を出力するＡＮＤ回路４８
とを含む。

【００５５】次に図２のＤＬＬ回路１０の動作を簡単に
説明する。位相比較器２２は、クロック信号ＥＣＬＫの
位相とクロック信号ＲＣＬＫの位相とを比較する。クロ
ック信号ＥＣＬＫは、外部からのクロック信号ＣＬＫ，
／ＣＬＫを受けるクロックバッファ２によって出力され
る。クロック信号ＲＣＬＫは、ＤＬＬ回路１０の出力す
る内部クロック信号ＩＮＴＣＬＫが入出力バッファ１２
までの伝搬遅延に相当する時間だけ遅延回路３２で遅延
されて発生される。

【００５６】クロック信号ＥＣＬＫ，ＲＣＬＫの位相差
がなくなるように、制御信号ＵＰ，ＤＯＷＮを位相比較
器２２が発生する。この制御信号がカウンタ＆デコーダ
２８でカウントされ、カウント値に応じて遅延ラインの
遅延時間を制御する制御信号Ｃ０〜Ｃｎが出力され、遅
延ライン３０の遅延量が調整される。

【００５７】図３は、ＤＬＬ回路１０の動作を説明する
ための動作波形図である。図２、図３を参照して、時刻
ｔ３までは伝達部２３は通常の動作を行なう。すなわ
ち、時刻ｔ１において制御信号ＵＰが３度連続して入力
されることに応じて制御信号ＵＰ＿Ｄが出力される。

【００５８】同様に、時刻ｔ２において制御信号ＤＯＷ
Ｎが３度連続して入力されることによって制御信号ＤＯ
ＷＮ＿Ｄが出力される。時刻ｔ２〜ｔ３では、制御信号
ＵＰ，ＤＯＷＮはいずれも２度ずつしか連続して活性化
されていないので制御信号ＵＰ＿Ｄ，ＤＯＷＮ＿Ｄは出
力されない。したがってこの間は遅延ラインの遅延量は
更新されない。

【００５９】以上のような通常動作においては、信号切
換部２４は制御信号ＵＰ，ＤＯＷＮをデジタルフィルタ
２６に伝達する。デジタルフィルタ２６では、位相比較
器２２の出力が間引かれる。これは、遅延ライン３０の
遅延量の変動がチャタリングしないようにすることと、
全体の消費電流を減少させるためである。

【００６０】続いて、時刻ｔ３〜ｔ４においてはクロッ
クイネーブル信号ｅｘｔＣＫＥがＬレベルに設定されパ
ワーダウンモードに設定される。

【００６１】時刻ｔ４において、クロックイネーブル信
号ｅｘｔＣＫＥがＬレベルからＨレベルに活性化され、
パワーダウンモードから通常の動作モードにＳＤＲＡＭ
は復帰する。

【００６２】時刻ｔ４〜ｔ５におけるパワーダウンモー
ドから復帰直後は、図１２に示したように、ＤＬＬ回路
用の内部電源電位が不安定になる。そのときに位相比較
を行ない、遅延ラインの遅延量を更新すると、内部電源
電位が不安定であるにも拘らず位相比較器２２はクロッ
ク信号ＥＣＬＫとクロック信号ＲＣＬＫの位相差をなく
すように動作する。そのため、さらに一定時間経過後に
内部電源電位が安定したときに、再度遅延ライン３０の
遅延量を更新することが必要となる。そのため、パワー
ダウンモード後にＤＬＬ回路１０の出力がゆらいでしま
う。

【００６３】この問題点を解決するために、図２の信号
切換部２４において、クロックイネーブル信号ｅｘｔＣ
ＫＥがＬレベルからＨレベルに変化したときに一定時間
制御信号ＵＰ２，ＤＯＷＮ２を活性化することを停止し
て遅延ライン３０の遅延量の更新を行なわない。クロッ
クイネーブル信号ｅｘｔＣＫＥがＬレベルからＨレベル
に変化してから一定時間経過して内部電源電位が安定し
た後に、位相比較結果をデジタルフィルタ２６に伝達す
ることにより遅延ライン３０の遅延量の更新が開始され
内部クロック信号ＩＮＴＣＬＫのゆらぎが小さく抑えさ
れる。このようにして、ＳＤＲＡＭから出力されるデー
タのゆらぎの問題が解決できる。

【００６４】時刻ｔ５以降は、ＵＰ２，ＤＯＷＮ２の非
活性化が解除され、時刻ｔ３までと同様の通常動作が行
なわれる。

【００６５】以上説明したように、実施の形態１の半導
体装置は、パワーダウンモードから復帰後の第１の期間
と第２の期間とで遅延ラインの遅延量の更新頻度を変更
する。特に、第１の期間で位相比較器の出力を伝達しな
いようにして電圧変動時に遅延ラインの遅延量の更新を
行なわないので、内部電源電位が安定してからロック動
作が開始され、内部クロック信号のゆらぎを小さく抑え
ることができる。

【００６６】［実施の形態２］実施の形態１でも説明し
たように、一般的なＤＬＬ回路では、位相比較器の結果
をそのまま遅延ラインに反映させずにデジタルフィルタ
を入れる。

【００６７】電源立上げ時にできるだけ早く位相をロッ
クさせたいときは、フィルタをかけずにデータをスルー
させたりフィルタの効果を小さくして、遅延ラインの遅
延時間を更新する頻度を増やす。

【００６８】その後クロックがロックした場合には、チ
ャタリングの発生を少なくすることと消費電流の点から
デジタルフィルタにより遅延ラインの遅延時間を更新す
る頻度を少なくする。

【００６９】しかしながら、ＳＤＲＡＭが用いられるシ
ステムのうちのあるシステムでは、パワーダウン動作前
後で外部クロック自身の周波数が変動する。この現象
は、パワーダウン動作によってシステム全体の温度が変
化することなどによって発生する。ＤＬＬ回路はこのよ
うな場合にすぐに周波数変動に追随できず、アクセス時
間がゆらぐことになる。

【００７０】このような問題を解決するためにはパワー
ダウンモードから復帰した後には内部電源電位が落ち着
くまで遅延ラインの遅延時間の更新制御を一旦停止し、
その後の一定時間は遅延ラインの遅延時間の更新を頻繁
に行なってから通常動作を行なわせるとよい。

【００７１】図４は、実施の形態２で用いられるデジタ
ルフィルタ２６Ａの構成を示した回路図である。

【００７２】図４を参照して、デジタルフィルタ２６Ａ
は、制御信号ＵＰ２，ＤＯＷＮ２がそれぞれ連続して入
力される回数に応じて伝達するか否かを決定するフィル
タリング処理を行なうフィルタ処理部５１と、図２のＡ
ＮＤ回路４４が出力する信号ＣＫＥ２の活性化に応じて
所定の期間活性化されるパルス信号ＣＫＥＤを出力する
パルス発生回路５６と、パルス発生回路５６の出力に応
じて制御信号ＵＰ２，ＤＯＷＮ２をそのまま通過させる
かフィルタリング処理されたフィルタ処理部５１の出力
を通過させるかを決定するゲート回路５９とを含む。

【００７３】フィルタ処理部５１は、制御信号ＵＰ２の
連続入力回数をチェックするために制御信号ＵＰ２の活
性化に応じてＨレベルをシフトし制御信号ＤＯＷＮ２が
活性化されると伝達したＨレベルのデータをリセットす
るシフトレジスタ５２と、制御信号ＤＯＷＮ２の連続入
力回数をチェックするために制御信号ＤＯＷＮ２の活性
化に応じてＨレベルをシフトし制御信号ＵＰ２が活性化
されると伝達したＨレベルのデータをリセットするシフ
トレジスタ５４とを含む。

【００７４】シフトレジスタ５２は、電源ノードに一方
端が結合されゲートに制御信号ＵＰ２を受けるＮチャネ
ルＭＯＳトランジスタ７２と、ＮチャネルＭＯＳトラン
ジスタ７２の他方端と接地ノードとの間に接続されゲー
トに制御信号ＤＯＷＮ２を受けるＮチャネルＭＯＳトラ
ンジスタ７４と、ＮチャネルＭＯＳトランジスタ７２の
他方端に入力が接続されるインバータ７６と、インバー
タ７６の出力を受けて反転しインバータ７６の入力に帰
還させるインバータ７８とを含む。

【００７５】シフトレジスタ５２は、さらに、インバー
タ７６の出力に一方端が接続されゲートに制御信号ＵＰ
２の反転信号である信号／ＵＰ２を受けるＮチャネルＭ
ＯＳトランジスタ８０と、ＮチャネルＭＯＳトランジス
タ８０の他方端に入力が接続されるインバータ８２と、
インバータ８２の出力を受けて反転しインバータ８２の
入力に帰還させるインバータ８４とを含む。

【００７６】シフトレジスタ５２は、さらに、インバー
タ８２の出力に一方端が結合されゲートに制御信号ＵＰ
２を受けるＮチャネルＭＯＳトランジスタ８６と、Ｎチ
ャネルＭＯＳトランジスタ８６の他方端と接地ノードと
の間に接続されゲートに制御信号ＤＯＷＮ２を受けるＮ
チャネルＭＯＳトランジスタ８８と、ＮチャネルＭＯＳ
トランジスタ８６の他方端に入力が接続されるインバー
タ９０と、インバータ９０の出力を受けて反転しインバ
ータ９０の入力に帰還させるインバータ９２とを含む。

【００７７】シフトレジスタ５２は、さらに、インバー
タ９０の出力に一方端が接続されゲートに信号／ＵＰ２
を受けるＮチャネルＭＯＳトランジスタ９４と、Ｎチャ
ネルＭＯＳトランジスタ９４の他方端に入力が接続され
るインバータ９６と、インバータ９６の出力を受けて反
転しインバータ９６の入力に帰還させるインバータ９８
とを含む。

【００７８】シフトレジスタ５４は、電源ノードに一方
端が結合されゲートに制御信号ＤＯＷＮ２を受けるＮチ
ャネルＭＯＳトランジスタ１０２と、ＮチャネルＭＯＳ
トランジスタ１０２の他方端と接地ノードとの間に接続
されゲートに制御信号ＵＰ２を受けるＮチャネルＭＯＳ
トランジスタ１０４と、ＮチャネルＭＯＳトランジスタ
１０２の他方端に入力が接続されるインバータ１０６
と、インバータ１０６の出力を受けて反転しインバータ
１０６の入力に帰還させるインバータ１０８とを含む。

【００７９】シフトレジスタ５４は、さらに、インバー
タ１０６の出力に一方端が接続されゲートに制御信号Ｄ
ＯＷＮ２の反転信号である信号／ＤＯＷＮ２を受けるＮ
チャネルＭＯＳトランジスタ１１０と、ＮチャネルＭＯ
Ｓトランジスタ１１０の他方端に入力が接続されるイン
バータ１１２と、インバータ１１２の出力を受けて反転
しインバータ１１２の入力に帰還させるインバータ１１
４とを含む。

【００８０】シフトレジスタ５４は、さらに、インバー
タ１１２の出力に一方端が結合されゲートに制御信号Ｄ
ＯＷＮ２を受けるＮチャネルＭＯＳトランジスタ１１６
と、ＮチャネルＭＯＳトランジスタ１１６の他方端と接
地ノードとの間に接続されゲートに制御信号ＵＰ２を受
けるＮチャネルＭＯＳトランジスタ１１８と、Ｎチャネ
ルＭＯＳトランジスタ１１６の他方端に入力が接続され
るインバータ１２０と、インバータ１２０の出力を受け
て反転しインバータ１２０の入力に帰還させるインバー
タ１２２とを含む。

【００８１】シフトレジスタ５４は、さらに、インバー
タ１２０の出力に一方端が接続されゲートに信号／ＤＯ
ＷＮ２を受けるＮチャネルＭＯＳトランジスタ１２４
と、ＮチャネルＭＯＳトランジスタ１２４の他方端に入
力が接続されるインバータ１２６と、インバータ１２６
の出力を受けて反転しインバータ１２６の入力に帰還さ
せるインバータ１２８とを含む。

【００８２】パルス発生回路５６は、クロックイネーブ
ル信号ｅｘｔＣＫＥを遅延させる遅延回路１３２と、遅
延回路１３２の出力を受けて反転するインバータ１３４
と、インバータ１３４の出力とクロックイネーブル信号
ｅｘｔＣＫＥとを受けてパルス信号ＣＫＥＤを出力する
ＡＮＤ回路１３６とを含む。

【００８３】ゲート回路５９は、インバータ９６の出力
とＡＮＤ回路１３６の出力とを受けるＯＲ回路５８と、
ＯＲ回路５８の出力と制御信号ＵＰ２とを受けて制御信
号ＵＰ＿Ｄを出力するＡＮＤ回路６０とを含む。

【００８４】ゲート回路５９は、さらに、ＡＮＤ回路１
３６の出力とインバータ１２６の出力とを受けるＯＲ回
路６２と、ＯＲ回路６２の出力と制御信号ＤＯＷＮ２と
を受けて制御信号ＤＯＷＮ＿Ｄを出力するＡＮＤ回路６
４とを含む。

【００８５】なお、実施の形態２の発明の動作波形につ
いては、次に説明する変形例である実施の形態３の動作
波形と同じであるので、実施の形態３においてまとめて
説明する。

【００８６】実施の形態２の半導体装置は、パワーダウ
ンモードから復帰後の第１の期間で位相比較結果が伝達
されないようにされ、続く第２の期間でデジタルフィル
タを素通りさせて遅延ラインの遅延量の更新を頻繁に行
なうので、温度等が定常状態に落ち着くまでのあいだは
外部クロックに迅速に応答して内部クロックが発生され
る。さらにその後第３の期間でデジタルフィルタによる
フィルタ効果によって、遅延ラインの遅延量の更新頻度
が制限されるので、内部クロック位相のチャタリングを
防止できる。

【００８７】［実施の形態３］実施の形態２と同様な制
御を行なえる他の構成例を説明する。

【００８８】図５は、実施の形態３に用いられる伝達部
２３Ｂの構成を示した回路図である。

【００８９】図５を参照して、伝達部２３Ｂは、制御信
号ＵＰ，ＤＯＷＮがそれぞれ連続して入力された回数に
応じてフィルタ処理を行なうフィルタ処理部５１と、ク
ロックイネーブル信号ｅｘｔＣＫＥに応じて制御信号Ｃ
ＫＥ２，およびパルス信号ＣＫＥＤを出力する制御信号
発生部１３５と、制御信号発生部１３５の出力に応じて
制御信号ＵＰ，ＤＯＷＮをそのまま通過させるか、ある
いはフィルタ処理部５１によりフィルタ処理を行なった
結果を出力するかまたは制御信号ＵＰ，ＤＯＷＮの通過
を阻止するかを選択するゲート回路１３７とを含む。

【００９０】図５におけるフィルタ処理部５１は、制御
信号ＵＰ２，ＤＯＷＮ２に代えてそれぞれ制御信号Ｕ
Ｐ，ＤＯＷＮを受ける点が図４の場合と異なるが、フィ
ルタ処理部５１の構成は、図４で説明した構成と同様で
あり説明は繰返さない。

【００９１】制御信号発生部１３５は、クロックイネー
ブル信号ｅｘｔＣＫＥの立上がりエッジを遅延させる立
上がり遅延回路１３０と、立上がり遅延回路１３０の出
力する信号ＣＫＥ２を受けて所定期間のパルス信号ＣＫ
ＥＤを出力するパルス発生回路５６とを含む。立上がり
遅延回路１３０は、クロックイネーブル信号ｅｘｔＣＫ
Ｅを受けて遅延させる遅延回路１４０と、遅延回路１４
０の出力とクロックイネーブル信号ｅｘｔＣＫＥとを受
けて信号ＣＫＥ２を出力するＡＮＤ回路１３８とを含
む。

【００９２】パルス発生回路５６の構成は、図４で説明
したものと同様であるので説明は繰返さない。

【００９３】ゲート回路１３７は、図４で説明したゲー
ト回路５９の構成においてＡＮＤ回路６０に代えて制御
信号ＵＰ，ＣＫＥ２およびＯＲ回路５８の出力を受けて
制御信号ＵＰ＿Ｄを出力する３入力のＡＮＤ回路１３９
を含み、ＡＮＤ回路６４に代えて制御信号ＤＯＷＮ，Ｃ
ＫＥＤおよびＯＲ回路６２の出力を受けて制御信号ＤＯ
ＷＮ＿Ｄを出力する３入力のＡＮＤ回路１４１を含む。

【００９４】図６は、図５に示した伝達部２３Ｂの動作
を説明するための動作波形図である。

【００９５】図５、図６を参照して、時刻ｔ３までは通
常動作が行なわれる。この通常動作については、図４で
説明した場合と同様である。

【００９６】時刻ｔ３〜ｔ４においてクロックイネーブ
ル信号ｅｘｔＣＫＥがＬレベルに設定されパワーダウン
モードにＳＤＲＡＭが設定される。

【００９７】時刻ｔ４においてクロックイネーブル信号
ｅｘｔＣＫＥがＬレベルからＨレベルに立上げられる
と、パワーダウンモードが解除される。時刻ｔ４〜ｔ５
の間は、信号ＣＫＥ２がＬレベルであるので、ＡＮＤ回
路１３９，１４１の働きによって制御信号ＵＰ＿Ｄ，Ｄ
ＯＷＮ＿ＤはともにＬレベルに固定される。

【００９８】時刻ｔ５において信号ＣＫＥがＬレベルか
らＨレベルに立上がり、同時にパルス信号ＣＫＥＤが活
性化される。すると、時刻ｔ５以降、図５の遅延回路１
３２の遅延時間で定まる一定時間は、ＯＲ回路５８，６
２およびＡＮＤ回路１３９，１４１の働きによって制御
信号ＵＰ，ＤＯＷＮがそのまま制御信号ＵＰ＿Ｄ，ＤＯ
ＷＮ＿Ｄとしてゲート回路１３７から出力される。

【００９９】すなわち、この一定期間はパルス信号ＣＫ
ＥＤが一定時間活性化されその間フィルタ処理を介さず
遅延ラインの遅延量の更新が頻繁に実施される。そのた
め、外部周波数の変動に対して急速に追随することが可
能となり、アクセスタイムのゆらぎを抑えることができ
る。

【０１００】時刻ｔ６においてパルス信号ＣＫＥＤがＬ
レベルに非活性化されると、通常動作となり、伝達部２
３Ｂはフィルタ処理部５１によってフィルタ処理を行な
い時刻ｔ３までと同様な動作を行なうようになる。

【０１０１】以上説明したように、実施の形態３の半導
体装置は、パワーダウンモードから復帰した後の第１の
期間において電源電位が安定するまで遅延ラインの遅延
量の更新を停止し、引続く第２の期間においてシステム
の温度変化が一定となるまでの間頻繁に遅延ラインの更
新を行なうことにより内部クロックを外部クロックに追
随させる性能を高める。そして、第２の期間が経過した
後には、システムは安定状態となるため、デジタルフィ
ルタの効果によって消費電力を抑えつつチャタリングも
抑えた最適な動作を行なう。

【０１０２】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【０１０３】

【発明の効果】請求項１に記載の半導体装置は、パワー
ダウンモードから復帰後の第１の一定期間に遅延ライン
の遅延量の制御を停止するので、モード切換に起因する
内部クロック信号のゆらぎを小さくすることができる。

【０１０４】請求項２〜３に記載の半導体装置は、請求
項１に記載の半導体装置の奏する効果に加えて、第１の
期間で位相比較器の出力を伝達しないようにして電圧変
動時に遅延ラインの遅延量の更新を行なわないので、内
部電源電位が安定してからロック動作が開始され、内部
クロック信号のゆらぎを小さく抑えることができる。

【０１０５】請求項４に記載の半導体装置は、請求項３
に記載の半導体装置の奏する効果に加えて、第２の一定
期間でフィルタ処理を素通りさせて遅延ラインの遅延量
の更新を頻繁に行なうので、温度等が定常状態に落ち着
くまでのあいだは外部クロックに迅速に応答して内部ク
ロックが発生される。

【０１０６】請求項５に記載の半導体装置は、請求項２
に記載の半導体装置の奏する効果に加えて、パワーダウ
ンモードから復帰した後の第１の一定期間において電源
電位が安定するまで遅延ラインの遅延量の更新を停止
し、引続く第２の一定期間においてシステムの温度変化
が一定となるまでの間頻繁に遅延ラインの更新を行なう
ことにより内部クロックを外部クロックに追随させる性
能を高める。そして、第２の一定期間が経過した後に
は、システムは安定状態となるため、デジタルフィルタ
の効果によって消費電力を抑えつつチャタリングも抑え
た最適な動作を行なう。このような動作により、内部ク
ロック信号のゆらぎを小さく抑えることができる。

【０１０７】請求項６に記載の半導体記憶装置は、請求
項３または５に記載の半導体記憶装置の奏する効果に加
えて、ゆらぎを小さく抑えた内部クロック信号に同期し
て外部にデータ出力を行なうことができる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１の半導体装置１の概略
的な構成を示すブロック図である。

【図２】 図１におけるＤＬＬ回路１０の構成を示した
回路図である。

【図３】 ＤＬＬ回路１０の動作を説明するための動作
波形図である。

【図４】 実施の形態２で用いられるデジタルフィルタ
２６Ａの構成を示した回路図である。

【図５】 実施の形態３に用いられる伝達部２３Ｂの構
成を示した回路図である。

【図６】 図５に示した伝達部２３Ｂの動作を説明する
ための動作波形図である。

【図７】 従来のＤＤＲ ＳＤＲＡＭの標準的な動作の
入出力波形を説明するための動作波形図である。

【図８】 レギュレータとＤＬＬ回路の接続の第１例を
説明するための回路図である。

【図９】 レギュレータとＤＬＬ回路との接続の第２例
を示した回路図である。

【図１０】 図８、図９におけるＤＬＬ回路５１０の構
成を示したブロック図である。

【図１１】 図１０におけるデジタルフィルタ５２６の
構成を示した回路図である。

【図１２】 電源電位の変動について説明するための動
作波形図である。

【符号の説明】

１ 半導体装置、２ クロックバッファ、４ アドレス
バッファ、６ コントロール信号バッファ、８ コント
ロール回路、１０ ＤＬＬ回路、１２ 入出力バッフ
ァ、１４ メモリアレイ、１６ 入出力バッファ、２２
位相比較器、２３，２３Ｂ 伝達部、２４ 信号切換
部、２６，２６Ａ，２６Ｂ デジタルフィルタ、２８
カウンタ＆デコーダ、２９ 遅延時間制御回路、３０
遅延ライン、３２，４２，１３２，１４０ 遅延回路、
４３ ゲート回路、４４〜４８，６０，６４，１３９，
１３６，１３８，１４１ ＡＮＤ回路、５１ フィルタ
処理部、５２，５４ シフトレジスタ、５６ パルス発
生回路、５８，６２ ＯＲ回路、５９，１３７ ゲート
回路、７２，７４，８０，８６，８８，９４，１０２，
１０４，１１０，１１６，１１８，１２４ トランジス
タ、７６，７８，８２，８４，９０，９２，９６，９
８，１０６，１０８，１１２，１１４，１２０，１２
２，１２６，１２８，１３４ インバータ、１３０ 立
上がり遅延回路、１３５ 制御信号発生部。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 動作モードとして通常モードと省電力モ
   ードとを有する半導体装置であって、 入力クロック信号を遅延させて出力クロック信号を出力
   する可変遅延回路と、 前記出力クロック信号の位相と前記入力クロック信号の
   位相とを比較して前記可変遅延回路に対して制御信号を
   与えて遅延時間を指示する遅延時間制御回路とを備え、 前記遅延時間制御回路は、前記省電力モードから前記通
   常モードに遷移してから第１の一定期間は前記可変遅延
   回路に対する遅延時間制御を停止する、半導体装置。
2. 【請求項２】 前記遅延時間制御回路は、 前記入力クロック信号と前記出力クロック信号の位相を
   比較する位相比較回路と、 前記位相比較回路の出力を前記第１の一定期間非活性状
   態に設定する伝達部と、 前記伝達部の出力に応じて前記制御信号を変化させる制
   御信号出力部とを含む、請求項１に記載の半導体装置。
3. 【請求項３】 前記伝達部は、 前記動作モードの切換を示す切換信号を受ける遅延回路
   を有し、前記切換信号と前記遅延回路の出力に応じて前
   記第１の期間において前記位相比較回路の出力の通過を
   阻止する信号切換部と、 前記信号切換部の出力を受けて位相比較結果が所定回数
   同じ結果であるときに前記位相比較結果を伝達するフィ
   ルタ処理部とを含む、請求項２に記載の半導体装置。
4. 【請求項４】 前記伝達部は、 前記フィルタ処理部の出力と前記信号切換部の出力とを
   受けて、前記第１の一定期間に続く第２の一定期間にお
   いて前記信号切換部の出力を伝達し、前記第２の一定期
   間後において前記フィルタ処理部の出力を伝達する第１
   のゲート回路をさらに含み、 前記制御信号出力部は、 前記伝達部の出力を計数するカウンタを有する、請求項
   ３に記載の半導体装置。
5. 【請求項５】 前記伝達部は、 前記動作モードの切換を示す切換信号に応じて、前記第
   １の一定期間から前記第１の一定期間に続く第２の一定
   期間への第１の遷移時刻と前記第２の一定期間から前記
   第２の一定期間に続く第３の期間への第２の遷移時刻と
   を示す遷移制御信号を出力する制御信号発生部と、 前記位相比較回路の出力の連続入力回数に応じて前記位
   相比較回路の出力を伝達するか否かを決めるフィルタ処
   理部と、 前記遷移制御信号に応じて、非活性状態を表す固定信号
   と前記位相比較回路の出力と前記フィルタ処理部の出力
   のうちの一つを選択して出力する第２のゲート回路とを
   有する、請求項２に記載の半導体装置。
6. 【請求項６】 前記入力クロック信号に応じてデータ授
   受を行なうメモリアレイと、 前記メモリアレイから前記データを受けて前記出力クロ
   ック信号に同期して外部にデータ出力を行なう出力バッ
   ファとをさらに備える、請求項３または５に記載の半導
   体装置。