KR100560297B1 - 지연고정루프용 전원 공급 회로를 구비한 반도체 소자 - Google Patents

Abstract

본 발명은 지연고정루프 전원전압의 노이즈를 최소화하여 신속하게 지연고정루프 전원전압을 정상화하기 위한 회로 및 방법을 제공함에 목적이 있다.

상기의 목적을 달성하기 위한 본원의 제1 발명에 따른 지연 고정 루프 전원 전압 공급 회로는, 반도체 기억 소자 내 지연 고정 루프에 지연 고정 루프 전원 전압을 공급하기 위한 회로에 있어서, 상기 지연 고정 루프가 전류 절약 모드로부터 이탈하는 경우, 지연 고정 루프 전원전압 드라이버가 상기 지연 고정 루프에 입력되는 클럭인에이블신호를 이용하여 소정 시간 동안 충분히 큰 전류를 상기 지연 고정 루프에 공급할 수 있다.

반도체 기억 소자, 클럭 인에이블 신호, 지연 고정 루프, 전원 전압, 요동 방지

Description

지연고정루프용 전원 공급 회로를 구비한 반도체 소자{SEMICONDUCTOR DEVICE HAVING POWER SUPPLY CIRCUIT FOR DELAY LOCKED LOOP}

도 1a는 종래기술에 따른 지연고정루프 전원전압의 공급을 위한 개략도,

도 1b는 종래기술에 따른 DLL전원전압 드라이버,

도 1c는 종래기술에 따른 VDLL 출력파형도,

도 2a는 본 발명의 제1 실시예에 따른 지연고정루프 전원전압의 공급을 위한 개략도,

도 2b는 본 발명의 제1 실시예에 따른 DLL전원전압 드라이버,

도 2c는 본 발명의 제1 실시예에 따른 VDLL 출력파형도,

도 3는 본 발명에 따른 CKE_exitP 신호 발생부,

도 4a는 본 발명의 제2 실시예에 따른 DLL전원전압 드라이버,

도 4b는 본 발명의 제2 실시예에 따른 VDLL 출력파형도,

도 5a는 본 발명의 제3 실시예에 따른 지연고정루프 전원전압의 공급을 위한 개략도,

도 5b는 본 발명의 제3 실시예에 따른 인에이블신호 인가 타이밍도.

* 도면의 주요 부분에 대한 설명 *

VDLL: DLL전원전압 Vrefd: 기준전압

110: VDLL 드라이버 111: 제1 PMOS 트랜지스터

112: 제2 PMOS 트랜지스터 113: PMOS 드라이버

114: 제1 NMOS 트랜지스터 115: 제2 NMOS 트랜지스터

116: 제3 NMOS 트랜지스터 120: DLL

CKE 클럭 인에이블 신호 CKE_exitP: 클럭 인에이블 이탈 펄스

VDD: 외부전원전압 Vss: 접지전압

본 발명은 반도체 기억 소자 내 지연고정루프(DLL: Delay Locked Loop)에 사용되는 DLL전원전압의 요동을 방지하기 위한 기술에 관한 것이다.

일반적으로, 반도체 기억 소자 내 DLL(120)은, 도 1a에 개시된 바와 같이, DLL전원전압 드라이버(110)로부터 DLL전원전압(VDLL)을 공급받는다. 도 1b에 개시된 바와 같은 구성을 갖는 종래의 DLL전원전압 드라이버(110)는 다음과 같이 동작한다.

DLL전원전압(VDLL)이 기준전압(Vrefd)보다 낮으면, 제2 NMOS 트랜지스터(115)를 통과하는 전류가 제1 NMOS 트랜지스터(114)를 통과하는 전류보 다 작게 된다. 즉, 제1 NMOS 트랜지스터(114)를 통과하는 전류가 커지면, 제1 PMOS 트랜지스터(111)를 통과하는 전류는 항상 일정하므로 PMOS 드라이버(113)의 게이트에 가해지는 전류가 줄게 되어, PMOS 드라이버(113)를 통해 외부전원전압(VDD)으로부터 DLL(120)로 흘러드는 전류가 증가하게 된다. 한편, DLL전원전압(VDLL)이 기준전압(Vrefd)보다 높으면, 위와 반대로 동작한다는 것을 당업자라면 당연히 이해할 수 있을 것이다.

한편, 반도체 기억 소자에서의 읽기(Read: 리드) 동작이나 쓰기(Write: 라이트) 동작은 DLL(120)에서 출력되는 클럭에 맞춰 수행되므로 DLL를 동작시키기 위하여 공급되는 전원전압의 레벨이 다른 요인들에 의해 흔들려서는 안된다. 그런데 반도체 기억 소자가 전류 절약 모드에서 이탈하는 경우, 즉, 파워 다운 모드에서 이탈하는 경우(power down exit: 파워 다운 모드 이탈)나 셀프 리프레쉬 모드에서 이탈하는 경우(self refresh exit: 셀프 리프레쉬 모드 이탈)에 DLL(120)이 동작하게 되면, 위와 같은 동작의 수순을 거쳐 DLL(120)로 흘러드는 전류가 증가하게 되므로, 도 1c에 보이는 바와 같이, DLL전원전압(VDLL)에 일시적으로 노이즈가 발생하여 DLL(120)에서의 클럭이 정상적으로 록킹되지 못하는 경우가 발생할 수 있다.

파워 다운 모드 이탈시, 2클럭후 읽기 명령(Read Command: 리드 커맨드)이 들어올 수 있으므로 2클럭 이내에 DLL의 클럭이 록킹되어야 할 필요가 있다. 그러나, DLL전원전압(VDLL)이 노이즈의 영향으로 요동하게 되면, 클럭의 록킹 지점이 변하게 되어 DLL의 클럭이 파워 다운 모드의 이탈 후 2클럭 이내에 록킹되지 못할 가능성이 있다.

셀프 리프레쉬 모드 이탈시, 소비 전력을 줄이기 위하여 DLL전원전압 제너레이터(도시되지 않음)를 턴오프하고 있다가 인에이블시키기 때문에 DLL전원전압 드라이버의 세팅이 지연되어 노이즈를 야기한다. 이 노이즈로 인하여 DLL 클럭의 록킹에 문제가 발생할 수 있다.

즉, 종래에는 파워 다운 모드의 이탈시나 셀프 리프레쉬 모드의 이탈시, DLL전원전압(VDLL)을 기준전압(Vrefd)과 비교하여 DLL전원전압(VDLL)이 낮아지는 것을 확인한 후 , 비로소 PMOS 드라이버(113)을 통과하는 전류량을 증가시켜 DLL전원전압을 정상화시켰다. 따라서, DLL을 인에이블시키기 위하여 DLL에 입력되는 클럭인에이블신호를 "L"상태로부터 "H"상태로 쉬프트시킬 때에 DLL전원전압 드라이버의 응답속도가 늦어져 DLL클럭의 록킹에 문제가 발생하였다.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 파워 다운 모드 이탈시 또는 셀프 리프레쉬 모드 이탈시 지연고정루프용 전원전압의 파워 노이즈를 최소화할 수 있는 반도체 소자를 제공하는데 그 목적이 있다.

상기의 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 클럭인에이블신호에 제어받는 지연고정루프 회로와, 상기 지연고정루프 회로용 전원전압을 공급하기 위한 전원전압 공급 회로를 구비하며, 상기 전원전압 공급 회로는, 기준전압 - 상기 지연고정루프 회로용 전원전압의 타겟 레벨에 대응하는 레벨을 가짐 - 과 지연고정루프 회로용 전원전압단의 전압 레벨을 비교하기 위한 비교부와, 상기 비교부의 출력신호 및 클럭인에이블이탈신호 - 상기 클럭인에이블신호의 활성화 시점으로부터 일정구간 동안 활성화됨 - 에 응답하여 상기 지연고정루프 회로용 전원전압단을 풀업 구동하기 위한 구동부를 구비하는 반도체 소자가 제공된다.

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또한, 본 발명의 다른 측면에 따르면, 클럭인에이블신호를 받아 생성된 제1 인에이블 신호에 응답하여 지연고정루프 회로용 전원전압을 공급하기 위한 전원전압 공급 회로; 상기 제1 인에이블 신호의 활성화 시점으로부터 일정시간 후에 활성화되는 제2 인에이블 신호 및 상기 클럭인에이블신호를 논리조합하기 위한 논리조합부; 및 상기 논리조합부의 출력신호에 제어 받는 지연고정루프 회로를 구비하는 반도체 소자가 제공된다.

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본 발명은 DLL이 전류 절약 모드를 이탈하는 경우, DLL에서 필요로 하는 대 전류로 인한 DLL전원전압의 일시적인 레벨 강하를 인식하기 전에 DLL전원전압 드라이버가 DLL에 입력되는 클럭인에이블신호를 이용하여 DLL에 일시적으로 충분히 큰 전류를 공급함으로써 DLL전원전압의 일시적인 레벨 강하를 막을 수 있다는 데에 특징이 있다.

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기 로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.

도 2a는 본 발명에 따른 DLL전원전압의 노이즈를 최소화하기 위한 블럭구성도이고, 도 2b는 도 2a 중 DLL전원전압 드라이버(210)의 제1 실시예이다.

도 2a로부터, 본 발명에 따른 블럭구성이 종래기술과 구별되는 점은 DLL전원전압 드라이버에서 클럭 인에이블 이탈 펄스(CKE_exitP)를 이용할 수 있다는 것이다. 클럭 인에이블 이탈 펄스(CKE_exitP)를 이용한다는 것은 도 2b를 통해 좀 더 구체적으로 설명될 수 있다. 즉, DLL에 입력되는 클럭 인에이블 신호(CKE)가 "H"상태로 천이하는 시간과 동시에 클럭 인에이블 이탈 펄스(CKE_exitP)가 "H"상태로 천이된다. 클럭 인에이블 이탈 펄스(CKE_exitP)가 "H"상태로 천이되면, 제4 NMOS 트랜지스터(211)가 턴온된다. 제4 NMOS 트랜지스터(211)가 턴온되면, PMOS 드라이버(113)의 게이트에 접지전압(Vss)이 인가된다. 따라서, PMOS 드라이버(113)는 외부전원전압(VDD)으로부터 DLL(220)로 큰 전류를 통과시킬 수 있다.

여기서, 클럭 인에이블 이탈 펄스(CKE_exitP)는, 도 3의 클럭 인에이블 이탈 펄스의 발생 회로도에 보이는 바와 같이, DLL에 입력되는 클럭 인에이블 신호(CKE)가 "H"상태로 천이하는 시간과 동시에 "H"상태로 천이하였다가 소정 시간 후 다시 "L"상태로 되돌아가는 신호이다.

도 2c는 본 발명의 제1 실시예에 따른 전압파형도로서, 위와 같은 클럭 인에이블 이탈 펄스(CKE_exitP)를 인가함으로 인해 DLL전원전압에 포함되는 노이즈가 현격하게 줄어들어 안정화되는 것을 볼 수 있다.

도 4a는 본 발명에 따른 지연고정루프 전원전압의 노이즈를 최소화하기 위한 제2 실시예이고, 도 4b는 본 발명의 제2 실시예에 따른 전압파형도이다.

본 발명의 제2 실시예에 따르면, 클럭 인에이블 이탈 바아 펄스(CKE_exitbP)를 이용하여 PMOS 드라이버(113)를 통과하는 전류량을 증가시킬 수 있다. 도 4a에 개시된 바와 같이, 클럭 인에이블 신호(CKE)가 "H"상태로 천이되는 것과 거의 동시에 클럭 인에이블 이탈 바아 펄스(CKE_exitbP)가 "L"상태로 천이되면 낸드게이트(411)과 인버터(412)를 거쳐 PMOS 드라이버(113)의 게이트에 "L"상태가 인가된다. 이에 따라 PMOS 드라이버(113)가 턴온되어 외부전원전압(VDD)으로부터 DLL(220)로 큰 전류를 통과시킬 수 있다.

도 5a는 본 발명에 따른 지연고정루프 전원전압의 노이즈를 최소화하기 위한 제3 실시예이고, 도 5b는 본 발명의 제3 실시예에 따른 전압파형도이다.

본 발명의 제3 실시예에 따르면, 클럭 인에이블 이탈 펄스(CKE_exitP)를 이용하지 않는 대신 DLL전원전압 드라이버(510)로부터 출력되는 DLL전원전압(VDLL)이 안정화된 이후에 클럭 인에이블 신호(CKE)가 DLL(520)에 입력되도록 한다. 이는 제2 인에이블 신호(EN2)와 클럭 인에이블 신호(CKE)를 입력받는 논리결합소자, 예를 들어, 낸드 게이트를 사용하여 구현 가능하다. 이 정도의 회로 구현은 당업자라면 당연한 사항에 불과하여 구체적인 언급은 생략하기로 한다.

이상과 같이, 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.

상기와 같은 본 발명은 파워 다운 모드의 이탈시나 셀프 리프레쉬 모드의 이탈시 DLL전원전압의 노이즈를 개선함으로써 DLL 클럭의 록킹 타이밍이 늦어지거나 찾지 못하는 에러를 제거함으로써 반도체 메모리 소자의 신뢰성을 향상시킬 수 있 다.

Claims (16)

1. 클럭인에이블신호에 제어받는 지연고정루프 회로와,

   상기 지연고정루프 회로용 전원전압을 공급하기 위한 전원전압 공급 회로를 구비하며,

   상기 전원전압 공급 회로는,

   기준전압 - 상기 지연고정루프 회로용 전원전압의 타겟 레벨에 대응하는 레벨을 가짐 - 과 지연고정루프 회로용 전원전압단의 전압 레벨을 비교하기 위한 비교부와,

   상기 비교부의 출력신호 및 클럭인에이블이탈신호 - 상기 클럭인에이블신호의 활성화 시점으로부터 일정구간 동안 활성화됨 - 에 응답하여 상기 지연고정루프 회로용 전원전압단을 풀업 구동하기 위한 구동부

   를 구비하는 반도체 소자.
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5. 제1항에 있어서,

   상기 구동부는,

   외부 전원전압단과 상기 지연고정루프 회로용 전원전압단 사이에 접속되며, 상기 비교부의 출력신호를 게이트 입력으로 하는 풀업 PMOS 트랜지스터와,

   상기 풀업 PMOS 트랜지스터의 게이트와 접지전압단 사이에 접속되며, 상기 클럭인에이블이탈신호를 게이트 입력으로 하는 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 소자.
6. 제1항에 있어서,

   상기 구동부는,

   상기 비교부의 출력신호와 상기 클럭인에이블이탈신호를 논리조합하기 위한 논리조합부와,

   외부 전원전압단과 상기 지연고정루프 회로용 전원전압단 사이에 접속되며, 상기 논리조합부의 출력신호를 게이트 입력으로 하는 풀업 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 소자.
7. 제6항에 있어서,

   상기 논리조합부는,

   상기 비교부의 출력신호와 상기 클럭인에이블이탈신호를 입력으로 하는 낸드 게이트와,

   상기 낸드 게이트의 출력신호를 반전시키기 위한 인버터를 구비하는 것을 특징으로 하는 반도체 소자.
8. 클럭인에이블신호를 받아 생성된 제1 인에이블 신호에 응답하여 지연고정루프 회로용 전원전압을 공급하기 위한 전원전압 공급 회로;

   상기 제1 인에이블 신호의 활성화 시점으로부터 일정시간 후에 활성화되는 제2 인에이블 신호 및 상기 클럭인에이블신호를 논리조합하기 위한 논리조합부; 및

   상기 논리조합부의 출력신호에 제어 받는 지연고정루프 회로

   를 구비하는 반도체 소자.
9. 삭제
10. 제8항에 있어서,

    상기 논리조합부는 제2 인에이블 신호 및 상기 클럭인에이블신호를 입력으로 하는 낸드 게이트를 구비하는 것을 특징으로 하는 반도체 소자.
11. 삭제
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