JP4178225B2 - 集積回路装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、供給されるクロック信号と所定の位相関係を有する内部クロック信号を出力する回路を有する集積回路装置に関し、低消費電力モードから通常モードへの復帰動作を高速化することができる内部クロック出力回路を有する集積回路装置に関する。
【０００２】
【従来の技術】
クロック同期型のダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）としてシンクロナスＤＲＡＭ（ＳＤＲＡＭ）が注目されている。ＳＤＲＡＭは、システム側から与えられる外部クロック信号に同期してアドレス、データ、コマンド等の信号が供給され、その外部クロック信号に同期して読出しデータ信号を出力するものであり高速動作が可能である。
【０００３】
ＳＤＲＡＭの高速化に伴い、外部クロック信号を内部で取り込み生成させた内部クロック信号は、外部クロック信号の位相との間にずれを生じるため、入力アドレス、データ、コマンド等の信号や出力データ信号のストローブ信号として使用できない場合がある。
【０００４】
この位相ずれを補償するため、ディレー・ロックド・ループ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ、以下単にＤＬＬ）回路等により、外部クロック信号に位相同期した或いは外部クロック信号の位相から所定の位相差を有する内部クロック信号を生成し、その内部クロック信号のタイミングで入力アドレス信号等を取り込み、出力データ信号を出力させることが行われる。
【０００５】
一方、クロック信号の高速化はＳＤＲＡＭの書き込みや読み出し等の頻度を高くし、ＳＤＲＡＭの消費電力の増大を招いている。そこで、アクセスが行われない場合にＳＤＲＡＭの内部動作を停止させる低消費電力モードを設け、低消費電力モード時は、クロックイネーブル信号を非活性レベル（Ｌレベル）にすることにより、入力バッファが外部クロック信号を取り込むことを停止させ、不要な内部動作を停止させている。
【０００６】
図７は、ＳＤＲＡＭ等に設けられた従来の内部クロック出力回路の構成図である。外部クロック信号Ｅ−ＣＬＫは入力バッファ９０に入力され、波形整形されてクロック信号Ｉ−ＣＬＫとなる。クロック信号Ｉ−ＣＬＫと外部クロック信号Ｅ−ＣＬＫとの間には、入力バッファ９０の遅延時間に相当する位相ずれが生じる。
【０００７】
クロック信号Ｉ−ＣＬＫはＤＬＬ回路９１に入力される。ＤＬＬ回路９１は、外部クロック信号Ｅ−ＣＬＫと位相同期した内部クロック信号ＣＬＫを、ストローブ信号として図示しないアドレスバッファ等に供給する。また、外部クロック信号Ｅ−ＣＬＫは、スモールバッファ９２にも入力される。スモールバッファ９２は、ＣＫＥコマンドラッチ回路９４のデータ取り込み信号となるクロック信号Ｓ−ＣＬＫを出力する。
【０００８】
一方、クロックイネーブル信号ＣＫＥは、外部クロック信号Ｅ−ＣＬＫを取り込むか否かを制御する信号であり、入力バッファ９３に入力されてクロックイネーブル信号ＣＫＥ１となりＣＫＥコマンドラッチ回路９４に出力される。ＣＫＥコマンドラッチ回路９４は、クロックイネーブル信号ＣＫＥ１をクロック信号Ｓ−ＣＬＫの立ち上がりのタイミングで取り込んで、クロック出力制御信号Ｎ１を生成し入力バッファ９０に出力する。
【０００９】
入力バッファ９０は、クロック出力制御信号Ｎ１がＬレベルとなることにより非活性化され、クロック信号Ｉ−ＣＬＫの出力を停止する。ＤＬＬ回路９１は、入力であるクロック信号Ｉ−ＣＬＫが停止されると、内部クロック信号ＣＬＫの出力を停止する。これにより内部の動作が停止し、ＳＤＲＡＭを低消費電力モードに移行させていた。
【００１０】
【発明が解決しようとする課題】
しかしながら、低消費電力モード時に入力バッファ９０を非活性化し外部クロック信号Ｅ−ＣＬＫの取り込みを停止すると、ＤＬＬ回路９１のフィードバック動作が停止してしまう。このように低消費電力モードでＤＬＬ回路９１を停止させると、通常モードに復帰する時、ＤＬＬ回路９１がアンロック状態からロック状態まで移行するのに長時間を要し、その間はＳＤＲＡＭの書き込みや読み出し等の動作を行うことができなくなる。
【００１１】
また、ＳＤＲＡＭの高速化に伴い、ＤＬＬ回路９１を低消費電力モード時にも継続して動作させ、ＳＤＲＡＭ内部の一部の動作を停止するアクティブパワーダウンモードが要求されている。このアクティブパワーダウンモードでは、ＤＬＬ回路のロック状態が維持され、パワーダウンモードから復帰した時、短時間で通常動作を開始することができる。この場合は、単純に入力バッファ９０で外部クロック信号Ｅ−ＣＬＫの取り込みを停止させるとＤＬＬ回路が停止し好ましくない。
【００１２】
一方、低消費電力モードに移行させるためのクロックイネーブル信号ＣＫＥは、外部クロック信号Ｅ−ＣＬＫとは非同期に生成されて内部クロック出力回路に入力される。このため、ＣＫＥコマンドラッチ回路９４で生成されるクロック出力制御信号Ｎ１の立ち下がり及び立ち上がりのタイミングは、ＤＬＬ回路９１の出力である内部クロック信号ＣＬＫに対して非同期となる。
【００１３】
このため、通常モードから低消費電力モードに移行するパワーダウンエントリー時、及び低消費電力モードから通常モードに復帰するパワーダウンイグジット時において、クロックイネーブル信号ＣＫＥの入力タイミングによっては、予め設定されているパルス幅より狭いパルス幅の内部クロック信号ＣＬＫが出力されてしまう可能性がある。
【００１４】
このような予め設定されているパルス幅を確保できない内部クロック信号ＣＬＫをＳＤＲＡＭ等に供給すると、所定のパルス幅の内部クロック信号ＣＬＫを基準として動作するＳＤＲＡＭ等の誤動作を招き、信頼性の低下につながる。
【００１５】
そこで本発明は、低消費電力モードから通常モードに復帰する場合の動作を高速化できる内部クロック出力回路を有する集積回路装置を提供することを目的とする。
【００１６】
また本発明は、通常モードから低消費電力モードに移行するパワーダウンエントリー時、及び低消費電力モードから通常モードに復帰するパワーダウンイグジット時において、内部クロック信号のパルス欠けを生じない内部クロック出力回路を有する集積回路装置を提供することを目的とする。
【００１７】
【課題を解決するための手段】
上記の目的は、外部クロック信号とクロックイネーブル信号とが供給され、外部クロック信号と所定の位相関係を有する内部クロック信号を内部回路に供給する集積回路装置において、外部クロック信号と位相同期した遅延クロック信号を生成するＤＬＬ回路を、低消費電力モードにおいても継続して動作させ、内部回路への遅延クロックの供給を停止する。そして、低消費電力モードから通常モードに復帰する時に、継続して動作しているＤＬＬ回路の遅延クロック信号を内部クロック信号として内部回路に供給することにより達成される。
【００１８】
本発明によれば、ＤＬＬ回路は、低消費電力モードにおいても遅延クロック信号を継続して生成している。このため、低消費電力モードから通常モードに復帰する時に、ＤＬＬ回路はすでにロックオン状態にあり、外部クロック信号に位相同期した内部クロック信号を内部回路に直ちに供給することができ、集積回路装置を書き込みや読み出し等ができる状態に高速に移行させることができる。
【００１９】
また、上記の目的は、外部クロック信号とクロックイネーブル信号とが供給され、外部クロック信号と所定の位相関係を有する内部クロック信号を内部回路に供給する集積回路装置において、内部クロック信号を内部回路に供給するか否かを制御するクロック出力制御信号を、遅延クロック信号と所定の位相関係のタイミングで生成し、ゲート回路に出力することにより達成される。
【００２０】
本発明によれば、クロック出力制御信号は、遅延クロック信号と所定の位相関係、例えば立ち下がりのタイミングに同期してゲート回路に入力されるので、低消費電力モードに移行する時及び通常モードに復帰する時に、内部クロック信号のパルス欠けを生じることがなく、集積回路装置の誤動作を未然に防止し、信頼性を向上させることができる。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態の例について図面に従って説明する。しかしながら、かかる実施の形態例が本発明の技術的範囲を限定するものではない。
【００２２】
図１は、本発明の実施の形態の内部クロック出力回路を有する集積回路装置の使用状態を示す図である。ＣＰＵ１００は、バス１０４を介してメモリコントローラ１０１に接続されたメモリ０〜３にアクセスする。メモリコントローラ１０１は、各メモリ０〜３に外部クロック信号Ｅ−ＣＬＫを供給すると共に、各メモリ０〜３を低消費電力モードに移行させるためのクロックイネーブル信号ＣＫＥ０〜３を出力する。メモリ０〜３は、クロックイネーブル信号ＣＫＥ０〜３がＨレベルの時通常モードとなり、クロックイネーブル信号ＣＫＥ０〜３がＬレベルの時低消費電力モードとなる。
【００２３】
メモリ０〜３は、例えばＳＤＲＡＭ等の集積回路装置でそれぞれ同様の構成を有する。メモリ０内の内部クロック出力回路１０２は、外部クロック信号Ｅ−ＣＬＫを取り込んで、外部クロック信号Ｅ−ＣＬＫと位相同期した内部クロック信号ＣＬＫを生成し、通常モードでは内部クロック信号ＣＬＫをアドレスバッファ１０３に出力する。アドレスバッファ１０３は、供給された内部クロック信号ＣＬＫに同期してアドレスＡｄｄを取り込み、アドレス出力Ａｄｄ−ｏｕｔを外部に出力する。
【００２４】
一方、クロックイネーブル信号ＣＫＥ０も内部クロック出力回路１０２に入力される。内部クロック出力回路１０２は、クロックイネーブル信号ＣＫＥ０がＬレベルとなると内部クロック信号ＣＬＫの出力を停止し、アドレスバッファ１０２の動作を停止させてメモリ０を低消費電力モードに移行させる。
【００２５】
クロックイネーブル信号ＣＫＥ０がＨレベルとなると、内部クロック信号ＣＬＫの出力が開始され通常モードとなるが、本実施の形態では、内部クロック出力回路１０２は、通常モードに復帰する時に、外部クロック信号Ｅ−ＣＬＫに位相同期した内部クロック信号ＣＬＫを直ちに出力することができ、メモリ０の通常モードへの復帰動作を高速化することができる。
【００２６】
また、本実施の形態では、内部クロック信号ＣＬＫは、低消費電力モードに移行する時及び通常モードに復帰する時に、パルス欠けのないクロック信号を出力するので、アドレスバッファ１０３等の誤動作を未然に防止し信頼性を向上させることができる。
【００２７】
図２は、本発明の実施の形態の内部クロック出力回路１０２の構成図である。まず、クロックイネーブル信号ＣＫＥに応答して、内部クロックＣＬＫの供給を停止するアクティブパワーダウンモードについて説明する。
【００２８】
アクティブパワーダウンモードでは、上位のメモリコントローラからアクティブコマンドＡＣが供給されると共にクロックイネーブル信号ＣＫＥがＬレベルになる。その結果、パワーダウン制御回路１８は、クロックイネーブル信号ＣＫＥがＬレベルになっていても活性化信号ＰＤを活性状態にし、入力バッファ１０、１４の活性状態を維持する。
【００２９】
外部クロック信号Ｅ−ＣＬＫは入力バッファ１０に入力され、波形成形が行われてクロック信号Ｉ−ＣＬＫとなる。クロック信号Ｉ−ＣＬＫと外部クロック信号Ｅ−ＣＬＫとの間には、入力バッファ１０の遅延時間に相当する遅れが生じる。
【００３０】
クロック信号Ｉ−ＣＬＫはＤＬＬ回路１１に入力される。ＤＬＬ回路１１は、外部クロック信号Ｅ−ＣＬＫと位相同期した遅延クロック信号ＤＬＬ−ＣＬＫを生成する。遅延クロック信号ＤＬＬ−ＣＬＫは、ＮＡＮＤ回路１２に出力されると共に、ＣＫＥコマンドラッチ回路１５及びＣＫＥタイミング制御回路１６に出力される。
【００３１】
一方、クロックイネーブル信号ＣＫＥは入力バッファ１４に入力され、波形成形が行われてクロックイネーブル信号ＣＫＥ１となる。クロックイネーブル信号ＣＫＥ１とクロックイネーブル信号ＣＫＥとの間にも、入力バッファ１４の遅延時間に相当する遅れが生じる。
【００３２】
クロックイネーブル信号ＣＫＥ１はＣＫＥコマンドラッチ回路１５に入力される。ＣＫＥコマンドラッチ回路１５は、クロックイネーブル信号ＣＫＥ１を遅延クロック信号ＤＬＬ−ＣＬＫの立ち上がりのタイミングで取り込み、ラッチ信号Ｎ１を出力する。
【００３３】
ラッチ信号Ｎ１はＣＫＥタイミング制御回路１６に入力される。ＣＫＥタイミング制御回路１６は、遅延クロック信号ＤＬＬ−ＣＬＫがＨレベルの時のラッチ信号Ｎ１をラッチし、遅延クロック信号ＤＬＬ−ＣＬＫがＬレベルと時に保持してクロック出力制御信号Ｎ２を出力する。クロック出力制御信号Ｎ２はＮＡＮＤ回路１２に入力される。
【００３４】
クロック出力制御信号Ｎ２は、ＮＡＮＤ回路１２により、遅延クロック信号ＤＬＬ−ＣＬＫを内部クロック信号ＣＬＫとして出力するか否かを制御する。クロック出力制御信号Ｎ２がＨレベルの時にＮＡＮＤ回路１２を通過した遅延クロック信号ＤＬＬ−ＣＬＫは、インバータ１３で反転されて内部クロック信号ＣＬＫとなり、前述したＳＤＲＡＭのアドレスバッファ等に供給される。また、クロック出力制御信号Ｎ２がＬレベルの時は、遅延クロック信号ＤＬＬ−ＣＬＫはＮＡＮＤ回路１２を通過できず、内部クロック信号ＣＬＫはＳＤＲＡＭのアドレスバッファ等に供給されない。
【００３５】
このように本実施の形態の内部クロック出力回路１０２では、アクティブコマンドＡＣが供給されると共にクロックイネーブル信号ＣＫＥがＬレベルとなるアクティブパワーダウンモードにおいて、ＤＬＬ回路１１は、外部クロック信号Ｅ−ＣＬＫに位相同期した遅延クロック信号ＤＬＬ−ＣＬＫを継続して生成している。このためアクティブパワーダウンモードから通常モードに復帰する時に、外部クロック信号Ｅ−ＣＬＫに位相同期した内部クロック信号ＣＬＫをアドレスバッファ等に直ちに供給することができ、ＳＤＲＡＭを書き込みや読み出し等のできる状態に高速に移行させることができる。
【００３６】
また、クロック出力制御信号Ｎ２は、遅延クロック信号ＤＬＬ−ＣＬＫの立ち下がりのタイミングに同期してＮＡＮＤ回路１２に入力される。従って、アクティブパワーダウンモードに移行する時及び通常モードに復帰する時に、遅延クロック信号ＤＬＬ−ＣＬＫの次の立上がり時から内部クロック信号ＣＬＫが停止又は再開されるので、内部クロック信号ＣＬＫのパルス欠けを生じることがなく、ＳＤＲＡＭの誤動作を未然に防止し信頼性を向上させることができる。
【００３７】
このようにアクティブパワーダウンモードでは、入力バッファ１０、１４及びＤＬＬ回路１１等を動作させ、クロックイネーブル信号ＣＫＥに対応して内部クロックＣＬＫの供給を停止する。一方、消費電力を更に低減するためには、入力バッファ１０、１４及びＤＬＬ回路１１等の動作を停止させるスタンバイパワーダウンモードが設けられる。
【００３８】
スタンバイパワーダウンモードでは、上位のメモリコントローラからのアクティブコマンドＡＣがない状態で、クロックイネーブル信号ＣＫＥがＬレベルとなる。その結果、パワーダウン制御回路１８は活性化信号ＰＤを非活性状態にする。このため入力バッファ１０、１４は非活性化され、更に、クロック信号Ｉ−ＣＬＫが供給されないことからＤＬＬ回路１１の動作も停止する。従って、スタンバイパワーダウンモードでは、アクティブパワーダウンモードより更に消費電力を低減することが可能である。
【００３９】
また、スタンバイパワーダウンモードでは、入力バッファ１４が非活性状態にあるので、スモールバッファ１７によりクロックイネーブル信号ＣＫＥのＨレベルへの変化が検出される。その結果、パワーダウン制御回路１８は、活性化信号ＰＤを活性状態にもどして、入力バッファ１０、１４を活性化する。そして、ＤＬＬ回路１１の動作再開と共にＮＡＮＤ回路１２が開かれ、内部クロック信号ＣＬＫが他の入力バッファや内部回路に供給される。
【００４０】
図３は、本発明の実施の形態の内部クロック出力回路１０２に内蔵されるＤＬＬ回路１１の構成図である。ＤＬＬ回路１１は同じ遅延特性を有する可変遅延回路２０、２１を備え、可変遅延回路２０の遅延量を最適値に設定することにより、外部から供給される外部クロック信号Ｅ−ＣＬＫの位相に同期した遅延クロック信号ＤＬＬ−ＣＬＫを生成する。
【００４１】
外部から供給される外部クロック信号Ｅ−ＣＬＫは、入力バッファ１０を介してクロック信号Ｉ−ＣＬＫとなりＤＬＬ回路１１に入力される。クロック信号Ｉ−ＣＬＫは、可変遅延回路２０、２１に供給されると共に、位相比較器２３にも供給される。
【００４２】
可変遅延回路２１から出力されたクロック信号Ｂ−ＣＬＫは、ダミー入力バッファ２２を介して、位相比較器２３にクロック信号Ｃ−ＣＬＫとして供給される。位相比較器２３は、クロック信号Ｉ−ＣＬＫとクロック信号Ｃ−ＣＬＫの位相を比較し、位相比較信号Ｎ４を遅延制御回路２４に出力する。遅延制御回路２４は、可変遅延回路２１と可変遅延回路２０とにそれぞれ遅延制御信号Ｎ５を出力し、クロック信号Ｉ−ＣＬＫとクロック信号Ｃ−ＣＬＫの位相が一致するように、可変遅延回路２０、２１の遅延量を制御する。即ち、その遅延量は、外部クロック信号Ｅ−ＣＬＫの１周期の時間から入力バッファ１０の遅延時間を差し引いた時間である。
【００４３】
可変遅延回路２０、２１は、多数の遅延素子を直列に接続した構造になっており、遅延制御信号Ｎ５により信号が通過する遅延素子の数が制御される。可変遅延回路２０、２１は、遅延制御信号Ｎ５により同じ遅延量を与えるように制御されるため、可変遅延回路２０に入力されるクロック信号Ｉ−ＣＬＫは、可変遅延回路２０により遅延クロック信号ＤＬＬ−ＣＬＫが外部クロック信号Ｅ−ＣＬＫの位相と同期する遅延量を与えられてＤＬＬ回路１１から出力される。従って、ＤＬＬ回路１１は、クロック信号Ｉ−ＣＬＫが供給されていれば、その位相比較と遅延制御動作を継続する。
【００４４】
図４は、本発明の実施の形態の内部クロック出力回路１０２に内蔵されるＣＫＥタイミング制御回路１６の構成図である。図２に示したように、クロックイネーブル信号ＣＫＥは、入力バッファ１４を介してクロックイネーブル信号ＣＫＥ１となりＣＫＥコマンドラッチ回路１５に入力される。クロックイネーブル信号ＣＫＥ１は、ＣＫＥコマンドラッチ回路１５により遅延クロック信号ＤＬＬ−ＣＬＫの立ち上がりエッジで取り込まれ、ラッチ信号Ｎ１となって図４に示すスイッチＳ２に入力される。
【００４５】
スイッチＳ２は、遅延クロック信号ＤＬＬ−ＣＬＫがＨレベルの期間オンとなり、ラッチ信号Ｎ１をラッチ回路３０に出力する。従って、ラッチ回路３０は、遅延クロック信号ＤＬＬ−ＣＬＫがＬレベルからＨレベルに変化した時にラッチ信号Ｎ１を受け取り、遅延クロック信号ＤＬＬ−ＣＬＫがＨレベルからＬレベルに変化した時のラッチ信号Ｎ１を保持する。
【００４６】
ラッチ回路３０の出力信号Ｎ３はスイッチＳ１に入力される。スイッチＳ１は、遅延クロック信号ＤＬＬ−ＣＬＫをインバータ３２で反転した信号で制御され、遅延クロック信号ＤＬＬ−ＣＬＫがＬレベルの期間オンとなる。従って、ラッチ回路３１は、遅延クロック信号ＤＬＬ−ＣＬＫがＨレベルからＬレベルに変化した時に信号Ｎ３を受け取り、遅延クロック信号ＤＬＬ−ＣＬＫがＬレベルからＨレベルに変化した時の信号Ｎ３を保持する。ラッチ回路３１の出力が内部クロック出力制御信号Ｎ２となり、図２に示したＮＡＮＤ回路１２に出力される。
【００４７】
なお図４では、遅延クロック信号ＤＬＬ−ＣＬＫの立ち上がりのタイミングで信号Ｎ１を受け取り信号Ｎ３を生成しているが、図２に示したＣＫＥコマンドラッチ回路１５の遅延時間が大きい場合は、スイッチＳ２及びラッチ回路３０を省略し信号Ｎ１を直接スイッチＳ１に入力してもよい。
【００４８】
図５は、本発明の実施の形態の内部クロック出力回路１０２のタイムチャートである。内部クロック出力回路１０２の動作を図２及び図４を参照しつつ図５のタイムチャートにより説明する。
【００４９】
外部クロック信号Ｅ−ＣＬＫは、入力バッファ１０の遅延時間に相当する遅れを生じてクロック信号Ｉ−ＣＬＫとなる。一方、クロックイネーブル信号ＣＫＥは外部クロック信号Ｅ−ＣＬＫとは非同期で入力され、入力バッファ１４の遅延時間に相当する遅れを生じてクロックイネーブル信号ＣＫＥ１となる。なお、クロックイネーブル信号ＣＫＥがＨレベルの期間が通常モードであり、クロックイネーブル信号ＣＫＥがＬレベルの期間が低消費電力モードである。
【００５０】
クロック信号Ｉ−ＣＬＫはＤＬＬ回路１１に入力され、外部クロック信号Ｅ−ＣＬＫに位相同期した遅延クロック信号ＤＬＬ−ＣＬＫとなる。また、クロックイネーブル信号ＣＫＥ１はＣＫＥコマンドラッチ回路１５に入力され、遅延クロック信号ＤＬＬ−ＣＬＫの立ち上がりのタイミングで取り込まれてラッチ信号Ｎ１となる。
【００５１】
ラッチ信号Ｎ１は、ＣＫＥタイミング制御回路１６のスイッチＳ２（図４参照）に入力される。スイッチＳ２は遅延クロック信号ＤＬＬ−ＣＬＫがＨレベルの期間オンとなるので、ラッチ回路３０は遅延クロック信号ＤＬＬ−ＣＬＫがＨレベルからＬレベルに変化する時の信号Ｎ１をラッチする。ラッチ回路３０の出力が信号Ｎ３である。
【００５２】
信号Ｎ３はスイッチＳ１に入力される。スイッチＳ１は遅延クロック信号ＤＬＬ−ＣＬＫがＬレベルの期間オンとなるので、ラッチ回路３１は遅延クロック信号ＤＬＬ−ＣＬＫがＬレベルからＨレベルに変化する時の信号Ｎ３をラッチする。ラッチ回路３１の出力がクロック出力制御信号Ｎ２である。このクロック出力制御信号Ｎ２がＬレベルとなると、ＮＡＮＤ回路１２により内部クロック信号ＣＬＫの出力が停止される。
【００５３】
このように本実施の形態の内部クロック出力回路１０２は、低消費電力モードにおいても外部クロック信号Ｅ−ＣＬＫに位相同期した遅延クロック信号ＤＬＬ−ＣＬＫが生成されている。このため低消費電力モードから通常モードに復帰する時に、外部クロック信号Ｅ−ＣＬＫに位相同期した内部クロック信号ＣＬＫを直ちに出力することができる。従って、通常モードに復帰する時のＳＤＲＡＭの書き込みや読み出し等の動作を高速化することができる。
【００５４】
また、クロック出力制御信号Ｎ２は、遅延クロック信号ＤＬＬ−ＣＬＫの立ち下がりのタイミングに同期して出力されるため、低消費電力モードに移行する時及び通常モードに復帰する時に、内部クロック信号ＣＬＫのパルス欠けを生じない。このため、内部クロック信号ＣＬＫが供給されるアドレスバッファ等の誤動作を未然に防止し、ＳＤＲＡＭの信頼性を向上させることができる。
【００５５】
図６は、本発明の実施の形態のＣＫＥコマンドラッチ回路１５とＣＫＥタイミング制御回路１６の回路例を示す。ＣＫＥコマンドラッチ回路１５は、Ｐ型トランジスタ４０、４１、４５、４６、５１、Ｎ型トランジスタ４２、４３、４７、４８、４９、５２、インバータ４４、５０、５３、５４を有し、遅延クロック信号ＤＬＬ−ＣＬＫの立ち上がりタイミングのクロックイネーブル信号ＣＫＥ１をラッチし、ラッチ信号Ｎ１を出力する。
【００５６】
遅延クロック信号ＤＬＬ−ＣＬＫがＬレベルの時は、Ｎ型トランジスタ４９はオフし、Ｐ型トランジスタ４０、４６はオンとなるため、ノードＮ１０、Ｎ１１は共にＨレベルである。このためＰ型トランジスタ５１とＮ型トランジスタ５２は共にオフとなり、ノードＮ１はハイインピーダンス状態となる。なお、ノードＮ１０、Ｎ１１は共にＨレベルであるため、Ｎ型トランジスタ４２、４７は共にオンとなっている。
【００５７】
遅延クロック信号ＤＬＬ−ＣＬＫがＨレベルになるとＮ型トランジスタ４９はオンとなる。この時クロックイネーブル信号ＣＫＥ１がＬレベルの場合は、インバータ４４によりＮ型トランジスタ４８のゲートがＨレベルとなるため、Ｎ型トランジスタ４８がオンしノード１１をＬレベルとする。一方、クロックイネーブル信号ＣＫＥ１がＨレベルの場合は、Ｎ型トランジスタ４３がオンしノード１０をＬレベルとする。ノードＮ１０又はＮ１１がＬレベルとなると、Ｐ型トランジスタ４５又は４１がオンし、反対側のノードＮ１１又はＮ１０をＨレベルに確定する。
【００５８】
ノードＮ１０がＬレベルでノードＮ１１がＨレベルの場合は、Ｐ型トランジスタ５１はオン、Ｎ型トランジスタ５２はオフとなり、ノードＮ１はＨレベルとなってインバータ５３、５４によりラッチされる。一方、ノードＮ１０がＨレベルでノードＮ１１がＬレベルの場合は、Ｐ型トランジスタ５１はオフ、Ｎ型トランジスタ５２はオンとなり、ノードＮ１はＬレベルとなってインバータ５３、５４によりラッチされる。
【００５９】
ＣＫＥタイミング制御回路１６は、Ｐ型トランジスタ５５とＮ型トランジスタ５６によるトランスファーゲート６５、インバータ３２等を有する。なお、トランスファーゲート６５とインバータ５７とが図４に示したスイッチＳ２に相当し、トランスファーゲート６６とインバータ６２とがスイッチＳ１に相当する。また、インバータ５８と５９とが図４に示したラッチ回路３０に相当し、インバータ６３と６４とがラッチ回路３１に相当する。
【００６０】
ＣＫＥコマンドラッチ回路１５から出力されたラッチ信号Ｎ１はトランスファーゲート６５に入力され、遅延クロック信号ＤＬＬ−ＣＬＫのＨレベルの期間にトランスファーゲート６５を通過し、ラッチ回路３０でラッチされて信号Ｎ３となる。
【００６１】
信号Ｎ３はトランスファーゲート６６に入力され、遅延クロック信号ＤＬＬ−ＣＬＫのＬレベルの期間にトランスファーゲート６６を通過し、ラッチ回路３１でラッチされてクロック出力制御信号Ｎ２となる。このクロック出力制御信号Ｎ２が、図２に示したＮＡＮＤ回路１２により内部クロック信号ＣＬＫを出力するか否かを制御する。
【００６２】
このように本発明の実施の形態では、低消費電力モードに移行する時、入力バッファ１０を非活性化して外部クロック信号Ｅ−ＣＬＫの取り込みを停止させるのではなく、ＮＡＮＤ回路１２で内部クロック信号ＣＬＫの出力を停止させている。
【００６３】
従って、入力バッファ１０及びＤＬＬ回路１１は、外部クロック信号Ｅ−ＣＬＫが入力される限り活性状態であり、ＮＡＮＤ回路１２に遅延クロック信号ＤＬＬ−ＣＬＫを供給し続ける。このため、低消費電力モードから通常モードに復帰した際の内部クロック信号ＣＬＫの位相ズレを防止でき、ＳＤＲＡＭ等を通常動作に高速に復帰させることができる。
【００６４】
【発明の効果】
以上説明した通り、本発明によれば、低消費電力モードにおいても外部クロック信号に位相同期した内部クロック信号を継続して生成しているため、低消費電力モードから通常モードに復帰する場合に、外部クロック信号に位相同期した内部クロック信号を直ちに供給することができ、ＳＤＲＡＭ等の動作を高速化することができる。
【００６５】
また本発明によれば、通常モードから低消費電力モードに移行するパワーダウンエントリー時、及び低消費電力モードから通常モードに復帰するパワーダウンイグジット時において、内部クロック信号のパルス欠けによるＳＤＲＡＭ等の誤動作を未然に防止し、信頼性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態の内部クロック出力回路を有する集積回路装置の説明図である。
【図２】本発明の実施の形態の内部クロック出力回路の構成図である。
【図３】本発明の実施の形態のＤＬＬ回路の構成図である。
【図４】本発明の実施の形態のＣＫＥタイミング制御回路の構成図である。
【図５】本発明の実施の形態の内部クロック出力回路のタイムチャートである。
【図６】本発明の実施の形態のＣＫＥコマンドラッチ回路とＣＫＥタイミング制御回路の回路図である。
【図７】従来の内部クロック出力回路の構成図である。
【符号の説明】
１０、１４ 入力バッファ
１１ ＤＬＬ回路
１２ ＮＡＮＤ回路
１３ インバータ
１５ ＣＫＥコマンドラッチ回路
１６ ＣＫＥタイミング制御回路
３０、３１ ラッチ回路
１０２ 内部クロック出力回路
１０３ アドレスバッファ
【発明の属する技術分野】
本発明は、供給されるクロック信号と所定の位相関係を有する内部クロック信号を出力する回路を有する集積回路装置に関し、低消費電力モードから通常モードへの復帰動作を高速化することができる内部クロック出力回路を有する集積回路装置に関する。
【０００２】
【従来の技術】
クロック同期型のダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）としてシンクロナスＤＲＡＭ（ＳＤＲＡＭ）が注目されている。ＳＤＲＡＭは、システム側から与えられる外部クロック信号に同期してアドレス、データ、コマンド等の信号が供給され、その外部クロック信号に同期して読出しデータ信号を出力するものであり高速動作が可能である。
【０００３】
ＳＤＲＡＭの高速化に伴い、外部クロック信号を内部で取り込み生成させた内部クロック信号は、外部クロック信号の位相との間にずれを生じるため、入力アドレス、データ、コマンド等の信号や出力データ信号のストローブ信号として使用できない場合がある。
【０００４】
この位相ずれを補償するため、ディレー・ロックド・ループ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ、以下単にＤＬＬ）回路等により、外部クロック信号に位相同期した或いは外部クロック信号の位相から所定の位相差を有する内部クロック信号を生成し、その内部クロック信号のタイミングで入力アドレス信号等を取り込み、出力データ信号を出力させることが行われる。
【０００５】
一方、クロック信号の高速化はＳＤＲＡＭの書き込みや読み出し等の頻度を高くし、ＳＤＲＡＭの消費電力の増大を招いている。そこで、アクセスが行われない場合にＳＤＲＡＭの内部動作を停止させる低消費電力モードを設け、低消費電力モード時は、クロックイネーブル信号を非活性レベル（Ｌレベル）にすることにより、入力バッファが外部クロック信号を取り込むことを停止させ、不要な内部動作を停止させている。
【０００６】
図７は、ＳＤＲＡＭ等に設けられた従来の内部クロック出力回路の構成図である。外部クロック信号Ｅ−ＣＬＫは入力バッファ９０に入力され、波形整形されてクロック信号Ｉ−ＣＬＫとなる。クロック信号Ｉ−ＣＬＫと外部クロック信号Ｅ−ＣＬＫとの間には、入力バッファ９０の遅延時間に相当する位相ずれが生じる。
【０００７】
クロック信号Ｉ−ＣＬＫはＤＬＬ回路９１に入力される。ＤＬＬ回路９１は、外部クロック信号Ｅ−ＣＬＫと位相同期した内部クロック信号ＣＬＫを、ストローブ信号として図示しないアドレスバッファ等に供給する。また、外部クロック信号Ｅ−ＣＬＫは、スモールバッファ９２にも入力される。スモールバッファ９２は、ＣＫＥコマンドラッチ回路９４のデータ取り込み信号となるクロック信号Ｓ−ＣＬＫを出力する。
【０００８】
一方、クロックイネーブル信号ＣＫＥは、外部クロック信号Ｅ−ＣＬＫを取り込むか否かを制御する信号であり、入力バッファ９３に入力されてクロックイネーブル信号ＣＫＥ１となりＣＫＥコマンドラッチ回路９４に出力される。ＣＫＥコマンドラッチ回路９４は、クロックイネーブル信号ＣＫＥ１をクロック信号Ｓ−ＣＬＫの立ち上がりのタイミングで取り込んで、クロック出力制御信号Ｎ１を生成し入力バッファ９０に出力する。
【０００９】
入力バッファ９０は、クロック出力制御信号Ｎ１がＬレベルとなることにより非活性化され、クロック信号Ｉ−ＣＬＫの出力を停止する。ＤＬＬ回路９１は、入力であるクロック信号Ｉ−ＣＬＫが停止されると、内部クロック信号ＣＬＫの出力を停止する。これにより内部の動作が停止し、ＳＤＲＡＭを低消費電力モードに移行させていた。
【００１０】
【発明が解決しようとする課題】
しかしながら、低消費電力モード時に入力バッファ９０を非活性化し外部クロック信号Ｅ−ＣＬＫの取り込みを停止すると、ＤＬＬ回路９１のフィードバック動作が停止してしまう。このように低消費電力モードでＤＬＬ回路９１を停止させると、通常モードに復帰する時、ＤＬＬ回路９１がアンロック状態からロック状態まで移行するのに長時間を要し、その間はＳＤＲＡＭの書き込みや読み出し等の動作を行うことができなくなる。
【００１１】
また、ＳＤＲＡＭの高速化に伴い、ＤＬＬ回路９１を低消費電力モード時にも継続して動作させ、ＳＤＲＡＭ内部の一部の動作を停止するアクティブパワーダウンモードが要求されている。このアクティブパワーダウンモードでは、ＤＬＬ回路のロック状態が維持され、パワーダウンモードから復帰した時、短時間で通常動作を開始することができる。この場合は、単純に入力バッファ９０で外部クロック信号Ｅ−ＣＬＫの取り込みを停止させるとＤＬＬ回路が停止し好ましくない。
【００１２】
一方、低消費電力モードに移行させるためのクロックイネーブル信号ＣＫＥは、外部クロック信号Ｅ−ＣＬＫとは非同期に生成されて内部クロック出力回路に入力される。このため、ＣＫＥコマンドラッチ回路９４で生成されるクロック出力制御信号Ｎ１の立ち下がり及び立ち上がりのタイミングは、ＤＬＬ回路９１の出力である内部クロック信号ＣＬＫに対して非同期となる。
【００１３】
このため、通常モードから低消費電力モードに移行するパワーダウンエントリー時、及び低消費電力モードから通常モードに復帰するパワーダウンイグジット時において、クロックイネーブル信号ＣＫＥの入力タイミングによっては、予め設定されているパルス幅より狭いパルス幅の内部クロック信号ＣＬＫが出力されてしまう可能性がある。
【００１４】
このような予め設定されているパルス幅を確保できない内部クロック信号ＣＬＫをＳＤＲＡＭ等に供給すると、所定のパルス幅の内部クロック信号ＣＬＫを基準として動作するＳＤＲＡＭ等の誤動作を招き、信頼性の低下につながる。
【００１５】
そこで本発明は、低消費電力モードから通常モードに復帰する場合の動作を高速化できる内部クロック出力回路を有する集積回路装置を提供することを目的とする。
【００１６】
また本発明は、通常モードから低消費電力モードに移行するパワーダウンエントリー時、及び低消費電力モードから通常モードに復帰するパワーダウンイグジット時において、内部クロック信号のパルス欠けを生じない内部クロック出力回路を有する集積回路装置を提供することを目的とする。
【００１７】
【課題を解決するための手段】
上記の目的は、外部クロック信号とクロックイネーブル信号とが供給され、外部クロック信号と所定の位相関係を有する内部クロック信号を内部回路に供給する集積回路装置において、外部クロック信号と位相同期した遅延クロック信号を生成するＤＬＬ回路を、低消費電力モードにおいても継続して動作させ、内部回路への遅延クロックの供給を停止する。そして、低消費電力モードから通常モードに復帰する時に、継続して動作しているＤＬＬ回路の遅延クロック信号を内部クロック信号として内部回路に供給することにより達成される。
【００１８】
本発明によれば、ＤＬＬ回路は、低消費電力モードにおいても遅延クロック信号を継続して生成している。このため、低消費電力モードから通常モードに復帰する時に、ＤＬＬ回路はすでにロックオン状態にあり、外部クロック信号に位相同期した内部クロック信号を内部回路に直ちに供給することができ、集積回路装置を書き込みや読み出し等ができる状態に高速に移行させることができる。
【００１９】
また、上記の目的は、外部クロック信号とクロックイネーブル信号とが供給され、外部クロック信号と所定の位相関係を有する内部クロック信号を内部回路に供給する集積回路装置において、内部クロック信号を内部回路に供給するか否かを制御するクロック出力制御信号を、遅延クロック信号と所定の位相関係のタイミングで生成し、ゲート回路に出力することにより達成される。
【００２０】
本発明によれば、クロック出力制御信号は、遅延クロック信号と所定の位相関係、例えば立ち下がりのタイミングに同期してゲート回路に入力されるので、低消費電力モードに移行する時及び通常モードに復帰する時に、内部クロック信号のパルス欠けを生じることがなく、集積回路装置の誤動作を未然に防止し、信頼性を向上させることができる。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態の例について図面に従って説明する。しかしながら、かかる実施の形態例が本発明の技術的範囲を限定するものではない。
【００２２】
図１は、本発明の実施の形態の内部クロック出力回路を有する集積回路装置の使用状態を示す図である。ＣＰＵ１００は、バス１０４を介してメモリコントローラ１０１に接続されたメモリ０〜３にアクセスする。メモリコントローラ１０１は、各メモリ０〜３に外部クロック信号Ｅ−ＣＬＫを供給すると共に、各メモリ０〜３を低消費電力モードに移行させるためのクロックイネーブル信号ＣＫＥ０〜３を出力する。メモリ０〜３は、クロックイネーブル信号ＣＫＥ０〜３がＨレベルの時通常モードとなり、クロックイネーブル信号ＣＫＥ０〜３がＬレベルの時低消費電力モードとなる。
【００２３】
メモリ０〜３は、例えばＳＤＲＡＭ等の集積回路装置でそれぞれ同様の構成を有する。メモリ０内の内部クロック出力回路１０２は、外部クロック信号Ｅ−ＣＬＫを取り込んで、外部クロック信号Ｅ−ＣＬＫと位相同期した内部クロック信号ＣＬＫを生成し、通常モードでは内部クロック信号ＣＬＫをアドレスバッファ１０３に出力する。アドレスバッファ１０３は、供給された内部クロック信号ＣＬＫに同期してアドレスＡｄｄを取り込み、アドレス出力Ａｄｄ−ｏｕｔを外部に出力する。
【００２４】
一方、クロックイネーブル信号ＣＫＥ０も内部クロック出力回路１０２に入力される。内部クロック出力回路１０２は、クロックイネーブル信号ＣＫＥ０がＬレベルとなると内部クロック信号ＣＬＫの出力を停止し、アドレスバッファ１０２の動作を停止させてメモリ０を低消費電力モードに移行させる。
【００２５】
クロックイネーブル信号ＣＫＥ０がＨレベルとなると、内部クロック信号ＣＬＫの出力が開始され通常モードとなるが、本実施の形態では、内部クロック出力回路１０２は、通常モードに復帰する時に、外部クロック信号Ｅ−ＣＬＫに位相同期した内部クロック信号ＣＬＫを直ちに出力することができ、メモリ０の通常モードへの復帰動作を高速化することができる。
【００２６】
また、本実施の形態では、内部クロック信号ＣＬＫは、低消費電力モードに移行する時及び通常モードに復帰する時に、パルス欠けのないクロック信号を出力するので、アドレスバッファ１０３等の誤動作を未然に防止し信頼性を向上させることができる。
【００２７】
図２は、本発明の実施の形態の内部クロック出力回路１０２の構成図である。まず、クロックイネーブル信号ＣＫＥに応答して、内部クロックＣＬＫの供給を停止するアクティブパワーダウンモードについて説明する。
【００２８】
アクティブパワーダウンモードでは、上位のメモリコントローラからアクティブコマンドＡＣが供給されると共にクロックイネーブル信号ＣＫＥがＬレベルになる。その結果、パワーダウン制御回路１８は、クロックイネーブル信号ＣＫＥがＬレベルになっていても活性化信号ＰＤを活性状態にし、入力バッファ１０、１４の活性状態を維持する。
【００２９】
外部クロック信号Ｅ−ＣＬＫは入力バッファ１０に入力され、波形成形が行われてクロック信号Ｉ−ＣＬＫとなる。クロック信号Ｉ−ＣＬＫと外部クロック信号Ｅ−ＣＬＫとの間には、入力バッファ１０の遅延時間に相当する遅れが生じる。
【００３０】
クロック信号Ｉ−ＣＬＫはＤＬＬ回路１１に入力される。ＤＬＬ回路１１は、外部クロック信号Ｅ−ＣＬＫと位相同期した遅延クロック信号ＤＬＬ−ＣＬＫを生成する。遅延クロック信号ＤＬＬ−ＣＬＫは、ＮＡＮＤ回路１２に出力されると共に、ＣＫＥコマンドラッチ回路１５及びＣＫＥタイミング制御回路１６に出力される。
【００３１】
一方、クロックイネーブル信号ＣＫＥは入力バッファ１４に入力され、波形成形が行われてクロックイネーブル信号ＣＫＥ１となる。クロックイネーブル信号ＣＫＥ１とクロックイネーブル信号ＣＫＥとの間にも、入力バッファ１４の遅延時間に相当する遅れが生じる。
【００３２】
クロックイネーブル信号ＣＫＥ１はＣＫＥコマンドラッチ回路１５に入力される。ＣＫＥコマンドラッチ回路１５は、クロックイネーブル信号ＣＫＥ１を遅延クロック信号ＤＬＬ−ＣＬＫの立ち上がりのタイミングで取り込み、ラッチ信号Ｎ１を出力する。
【００３３】
ラッチ信号Ｎ１はＣＫＥタイミング制御回路１６に入力される。ＣＫＥタイミング制御回路１６は、遅延クロック信号ＤＬＬ−ＣＬＫがＨレベルの時のラッチ信号Ｎ１をラッチし、遅延クロック信号ＤＬＬ−ＣＬＫがＬレベルと時に保持してクロック出力制御信号Ｎ２を出力する。クロック出力制御信号Ｎ２はＮＡＮＤ回路１２に入力される。
【００３４】
クロック出力制御信号Ｎ２は、ＮＡＮＤ回路１２により、遅延クロック信号ＤＬＬ−ＣＬＫを内部クロック信号ＣＬＫとして出力するか否かを制御する。クロック出力制御信号Ｎ２がＨレベルの時にＮＡＮＤ回路１２を通過した遅延クロック信号ＤＬＬ−ＣＬＫは、インバータ１３で反転されて内部クロック信号ＣＬＫとなり、前述したＳＤＲＡＭのアドレスバッファ等に供給される。また、クロック出力制御信号Ｎ２がＬレベルの時は、遅延クロック信号ＤＬＬ−ＣＬＫはＮＡＮＤ回路１２を通過できず、内部クロック信号ＣＬＫはＳＤＲＡＭのアドレスバッファ等に供給されない。
【００３５】
このように本実施の形態の内部クロック出力回路１０２では、アクティブコマンドＡＣが供給されると共にクロックイネーブル信号ＣＫＥがＬレベルとなるアクティブパワーダウンモードにおいて、ＤＬＬ回路１１は、外部クロック信号Ｅ−ＣＬＫに位相同期した遅延クロック信号ＤＬＬ−ＣＬＫを継続して生成している。このためアクティブパワーダウンモードから通常モードに復帰する時に、外部クロック信号Ｅ−ＣＬＫに位相同期した内部クロック信号ＣＬＫをアドレスバッファ等に直ちに供給することができ、ＳＤＲＡＭを書き込みや読み出し等のできる状態に高速に移行させることができる。
【００３６】
また、クロック出力制御信号Ｎ２は、遅延クロック信号ＤＬＬ−ＣＬＫの立ち下がりのタイミングに同期してＮＡＮＤ回路１２に入力される。従って、アクティブパワーダウンモードに移行する時及び通常モードに復帰する時に、遅延クロック信号ＤＬＬ−ＣＬＫの次の立上がり時から内部クロック信号ＣＬＫが停止又は再開されるので、内部クロック信号ＣＬＫのパルス欠けを生じることがなく、ＳＤＲＡＭの誤動作を未然に防止し信頼性を向上させることができる。
【００３７】
このようにアクティブパワーダウンモードでは、入力バッファ１０、１４及びＤＬＬ回路１１等を動作させ、クロックイネーブル信号ＣＫＥに対応して内部クロックＣＬＫの供給を停止する。一方、消費電力を更に低減するためには、入力バッファ１０、１４及びＤＬＬ回路１１等の動作を停止させるスタンバイパワーダウンモードが設けられる。
【００３８】
スタンバイパワーダウンモードでは、上位のメモリコントローラからのアクティブコマンドＡＣがない状態で、クロックイネーブル信号ＣＫＥがＬレベルとなる。その結果、パワーダウン制御回路１８は活性化信号ＰＤを非活性状態にする。このため入力バッファ１０、１４は非活性化され、更に、クロック信号Ｉ−ＣＬＫが供給されないことからＤＬＬ回路１１の動作も停止する。従って、スタンバイパワーダウンモードでは、アクティブパワーダウンモードより更に消費電力を低減することが可能である。
【００３９】
また、スタンバイパワーダウンモードでは、入力バッファ１４が非活性状態にあるので、スモールバッファ１７によりクロックイネーブル信号ＣＫＥのＨレベルへの変化が検出される。その結果、パワーダウン制御回路１８は、活性化信号ＰＤを活性状態にもどして、入力バッファ１０、１４を活性化する。そして、ＤＬＬ回路１１の動作再開と共にＮＡＮＤ回路１２が開かれ、内部クロック信号ＣＬＫが他の入力バッファや内部回路に供給される。
【００４０】
図３は、本発明の実施の形態の内部クロック出力回路１０２に内蔵されるＤＬＬ回路１１の構成図である。ＤＬＬ回路１１は同じ遅延特性を有する可変遅延回路２０、２１を備え、可変遅延回路２０の遅延量を最適値に設定することにより、外部から供給される外部クロック信号Ｅ−ＣＬＫの位相に同期した遅延クロック信号ＤＬＬ−ＣＬＫを生成する。
【００４１】
外部から供給される外部クロック信号Ｅ−ＣＬＫは、入力バッファ１０を介してクロック信号Ｉ−ＣＬＫとなりＤＬＬ回路１１に入力される。クロック信号Ｉ−ＣＬＫは、可変遅延回路２０、２１に供給されると共に、位相比較器２３にも供給される。
【００４２】
可変遅延回路２１から出力されたクロック信号Ｂ−ＣＬＫは、ダミー入力バッファ２２を介して、位相比較器２３にクロック信号Ｃ−ＣＬＫとして供給される。位相比較器２３は、クロック信号Ｉ−ＣＬＫとクロック信号Ｃ−ＣＬＫの位相を比較し、位相比較信号Ｎ４を遅延制御回路２４に出力する。遅延制御回路２４は、可変遅延回路２１と可変遅延回路２０とにそれぞれ遅延制御信号Ｎ５を出力し、クロック信号Ｉ−ＣＬＫとクロック信号Ｃ−ＣＬＫの位相が一致するように、可変遅延回路２０、２１の遅延量を制御する。即ち、その遅延量は、外部クロック信号Ｅ−ＣＬＫの１周期の時間から入力バッファ１０の遅延時間を差し引いた時間である。
【００４３】
可変遅延回路２０、２１は、多数の遅延素子を直列に接続した構造になっており、遅延制御信号Ｎ５により信号が通過する遅延素子の数が制御される。可変遅延回路２０、２１は、遅延制御信号Ｎ５により同じ遅延量を与えるように制御されるため、可変遅延回路２０に入力されるクロック信号Ｉ−ＣＬＫは、可変遅延回路２０により遅延クロック信号ＤＬＬ−ＣＬＫが外部クロック信号Ｅ−ＣＬＫの位相と同期する遅延量を与えられてＤＬＬ回路１１から出力される。従って、ＤＬＬ回路１１は、クロック信号Ｉ−ＣＬＫが供給されていれば、その位相比較と遅延制御動作を継続する。
【００４４】
図４は、本発明の実施の形態の内部クロック出力回路１０２に内蔵されるＣＫＥタイミング制御回路１６の構成図である。図２に示したように、クロックイネーブル信号ＣＫＥは、入力バッファ１４を介してクロックイネーブル信号ＣＫＥ１となりＣＫＥコマンドラッチ回路１５に入力される。クロックイネーブル信号ＣＫＥ１は、ＣＫＥコマンドラッチ回路１５により遅延クロック信号ＤＬＬ−ＣＬＫの立ち上がりエッジで取り込まれ、ラッチ信号Ｎ１となって図４に示すスイッチＳ２に入力される。
【００４５】
スイッチＳ２は、遅延クロック信号ＤＬＬ−ＣＬＫがＨレベルの期間オンとなり、ラッチ信号Ｎ１をラッチ回路３０に出力する。従って、ラッチ回路３０は、遅延クロック信号ＤＬＬ−ＣＬＫがＬレベルからＨレベルに変化した時にラッチ信号Ｎ１を受け取り、遅延クロック信号ＤＬＬ−ＣＬＫがＨレベルからＬレベルに変化した時のラッチ信号Ｎ１を保持する。
【００４６】
ラッチ回路３０の出力信号Ｎ３はスイッチＳ１に入力される。スイッチＳ１は、遅延クロック信号ＤＬＬ−ＣＬＫをインバータ３２で反転した信号で制御され、遅延クロック信号ＤＬＬ−ＣＬＫがＬレベルの期間オンとなる。従って、ラッチ回路３１は、遅延クロック信号ＤＬＬ−ＣＬＫがＨレベルからＬレベルに変化した時に信号Ｎ３を受け取り、遅延クロック信号ＤＬＬ−ＣＬＫがＬレベルからＨレベルに変化した時の信号Ｎ３を保持する。ラッチ回路３１の出力が内部クロック出力制御信号Ｎ２となり、図２に示したＮＡＮＤ回路１２に出力される。
【００４７】
なお図４では、遅延クロック信号ＤＬＬ−ＣＬＫの立ち上がりのタイミングで信号Ｎ１を受け取り信号Ｎ３を生成しているが、図２に示したＣＫＥコマンドラッチ回路１５の遅延時間が大きい場合は、スイッチＳ２及びラッチ回路３０を省略し信号Ｎ１を直接スイッチＳ１に入力してもよい。
【００４８】
図５は、本発明の実施の形態の内部クロック出力回路１０２のタイムチャートである。内部クロック出力回路１０２の動作を図２及び図４を参照しつつ図５のタイムチャートにより説明する。
【００４９】
外部クロック信号Ｅ−ＣＬＫは、入力バッファ１０の遅延時間に相当する遅れを生じてクロック信号Ｉ−ＣＬＫとなる。一方、クロックイネーブル信号ＣＫＥは外部クロック信号Ｅ−ＣＬＫとは非同期で入力され、入力バッファ１４の遅延時間に相当する遅れを生じてクロックイネーブル信号ＣＫＥ１となる。なお、クロックイネーブル信号ＣＫＥがＨレベルの期間が通常モードであり、クロックイネーブル信号ＣＫＥがＬレベルの期間が低消費電力モードである。
【００５０】
クロック信号Ｉ−ＣＬＫはＤＬＬ回路１１に入力され、外部クロック信号Ｅ−ＣＬＫに位相同期した遅延クロック信号ＤＬＬ−ＣＬＫとなる。また、クロックイネーブル信号ＣＫＥ１はＣＫＥコマンドラッチ回路１５に入力され、遅延クロック信号ＤＬＬ−ＣＬＫの立ち上がりのタイミングで取り込まれてラッチ信号Ｎ１となる。
【００５１】
ラッチ信号Ｎ１は、ＣＫＥタイミング制御回路１６のスイッチＳ２（図４参照）に入力される。スイッチＳ２は遅延クロック信号ＤＬＬ−ＣＬＫがＨレベルの期間オンとなるので、ラッチ回路３０は遅延クロック信号ＤＬＬ−ＣＬＫがＨレベルからＬレベルに変化する時の信号Ｎ１をラッチする。ラッチ回路３０の出力が信号Ｎ３である。
【００５２】
信号Ｎ３はスイッチＳ１に入力される。スイッチＳ１は遅延クロック信号ＤＬＬ−ＣＬＫがＬレベルの期間オンとなるので、ラッチ回路３１は遅延クロック信号ＤＬＬ−ＣＬＫがＬレベルからＨレベルに変化する時の信号Ｎ３をラッチする。ラッチ回路３１の出力がクロック出力制御信号Ｎ２である。このクロック出力制御信号Ｎ２がＬレベルとなると、ＮＡＮＤ回路１２により内部クロック信号ＣＬＫの出力が停止される。
【００５３】
このように本実施の形態の内部クロック出力回路１０２は、低消費電力モードにおいても外部クロック信号Ｅ−ＣＬＫに位相同期した遅延クロック信号ＤＬＬ−ＣＬＫが生成されている。このため低消費電力モードから通常モードに復帰する時に、外部クロック信号Ｅ−ＣＬＫに位相同期した内部クロック信号ＣＬＫを直ちに出力することができる。従って、通常モードに復帰する時のＳＤＲＡＭの書き込みや読み出し等の動作を高速化することができる。
【００５４】
また、クロック出力制御信号Ｎ２は、遅延クロック信号ＤＬＬ−ＣＬＫの立ち下がりのタイミングに同期して出力されるため、低消費電力モードに移行する時及び通常モードに復帰する時に、内部クロック信号ＣＬＫのパルス欠けを生じない。このため、内部クロック信号ＣＬＫが供給されるアドレスバッファ等の誤動作を未然に防止し、ＳＤＲＡＭの信頼性を向上させることができる。
【００５５】
図６は、本発明の実施の形態のＣＫＥコマンドラッチ回路１５とＣＫＥタイミング制御回路１６の回路例を示す。ＣＫＥコマンドラッチ回路１５は、Ｐ型トランジスタ４０、４１、４５、４６、５１、Ｎ型トランジスタ４２、４３、４７、４８、４９、５２、インバータ４４、５０、５３、５４を有し、遅延クロック信号ＤＬＬ−ＣＬＫの立ち上がりタイミングのクロックイネーブル信号ＣＫＥ１をラッチし、ラッチ信号Ｎ１を出力する。
【００５６】
遅延クロック信号ＤＬＬ−ＣＬＫがＬレベルの時は、Ｎ型トランジスタ４９はオフし、Ｐ型トランジスタ４０、４６はオンとなるため、ノードＮ１０、Ｎ１１は共にＨレベルである。このためＰ型トランジスタ５１とＮ型トランジスタ５２は共にオフとなり、ノードＮ１はハイインピーダンス状態となる。なお、ノードＮ１０、Ｎ１１は共にＨレベルであるため、Ｎ型トランジスタ４２、４７は共にオンとなっている。
【００５７】
遅延クロック信号ＤＬＬ−ＣＬＫがＨレベルになるとＮ型トランジスタ４９はオンとなる。この時クロックイネーブル信号ＣＫＥ１がＬレベルの場合は、インバータ４４によりＮ型トランジスタ４８のゲートがＨレベルとなるため、Ｎ型トランジスタ４８がオンしノード１１をＬレベルとする。一方、クロックイネーブル信号ＣＫＥ１がＨレベルの場合は、Ｎ型トランジスタ４３がオンしノード１０をＬレベルとする。ノードＮ１０又はＮ１１がＬレベルとなると、Ｐ型トランジスタ４５又は４１がオンし、反対側のノードＮ１１又はＮ１０をＨレベルに確定する。
【００５８】
ノードＮ１０がＬレベルでノードＮ１１がＨレベルの場合は、Ｐ型トランジスタ５１はオン、Ｎ型トランジスタ５２はオフとなり、ノードＮ１はＨレベルとなってインバータ５３、５４によりラッチされる。一方、ノードＮ１０がＨレベルでノードＮ１１がＬレベルの場合は、Ｐ型トランジスタ５１はオフ、Ｎ型トランジスタ５２はオンとなり、ノードＮ１はＬレベルとなってインバータ５３、５４によりラッチされる。
【００５９】
ＣＫＥタイミング制御回路１６は、Ｐ型トランジスタ５５とＮ型トランジスタ５６によるトランスファーゲート６５、インバータ３２等を有する。なお、トランスファーゲート６５とインバータ５７とが図４に示したスイッチＳ２に相当し、トランスファーゲート６６とインバータ６２とがスイッチＳ１に相当する。また、インバータ５８と５９とが図４に示したラッチ回路３０に相当し、インバータ６３と６４とがラッチ回路３１に相当する。
【００６０】
ＣＫＥコマンドラッチ回路１５から出力されたラッチ信号Ｎ１はトランスファーゲート６５に入力され、遅延クロック信号ＤＬＬ−ＣＬＫのＨレベルの期間にトランスファーゲート６５を通過し、ラッチ回路３０でラッチされて信号Ｎ３となる。
【００６１】
信号Ｎ３はトランスファーゲート６６に入力され、遅延クロック信号ＤＬＬ−ＣＬＫのＬレベルの期間にトランスファーゲート６６を通過し、ラッチ回路３１でラッチされてクロック出力制御信号Ｎ２となる。このクロック出力制御信号Ｎ２が、図２に示したＮＡＮＤ回路１２により内部クロック信号ＣＬＫを出力するか否かを制御する。
【００６２】
このように本発明の実施の形態では、低消費電力モードに移行する時、入力バッファ１０を非活性化して外部クロック信号Ｅ−ＣＬＫの取り込みを停止させるのではなく、ＮＡＮＤ回路１２で内部クロック信号ＣＬＫの出力を停止させている。
【００６３】
従って、入力バッファ１０及びＤＬＬ回路１１は、外部クロック信号Ｅ−ＣＬＫが入力される限り活性状態であり、ＮＡＮＤ回路１２に遅延クロック信号ＤＬＬ−ＣＬＫを供給し続ける。このため、低消費電力モードから通常モードに復帰した際の内部クロック信号ＣＬＫの位相ズレを防止でき、ＳＤＲＡＭ等を通常動作に高速に復帰させることができる。
【００６４】
【発明の効果】
以上説明した通り、本発明によれば、低消費電力モードにおいても外部クロック信号に位相同期した内部クロック信号を継続して生成しているため、低消費電力モードから通常モードに復帰する場合に、外部クロック信号に位相同期した内部クロック信号を直ちに供給することができ、ＳＤＲＡＭ等の動作を高速化することができる。
【００６５】
また本発明によれば、通常モードから低消費電力モードに移行するパワーダウンエントリー時、及び低消費電力モードから通常モードに復帰するパワーダウンイグジット時において、内部クロック信号のパルス欠けによるＳＤＲＡＭ等の誤動作を未然に防止し、信頼性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態の内部クロック出力回路を有する集積回路装置の説明図である。
【図２】本発明の実施の形態の内部クロック出力回路の構成図である。
【図３】本発明の実施の形態のＤＬＬ回路の構成図である。
【図４】本発明の実施の形態のＣＫＥタイミング制御回路の構成図である。
【図５】本発明の実施の形態の内部クロック出力回路のタイムチャートである。
【図６】本発明の実施の形態のＣＫＥコマンドラッチ回路とＣＫＥタイミング制御回路の回路図である。
【図７】従来の内部クロック出力回路の構成図である。
【符号の説明】
１０、１４ 入力バッファ
１１ ＤＬＬ回路
１２ ＮＡＮＤ回路
１３ インバータ
１５ ＣＫＥコマンドラッチ回路
１６ ＣＫＥタイミング制御回路
３０、３１ ラッチ回路
１０２ 内部クロック出力回路
１０３ アドレスバッファ
Claims (6)
- 外部クロック信号とクロックイネーブル信号とが供給され、前記外部クロック信号と所定の位相関係を有する内部クロック信号を内部回路に供給する集積回路装置において、
前記外部クロックを入力して入力クロック信号を出力する入力バッファと、
前記入力クロック信号と所定の位相関係を有する遅延クロック信号を生成するＤＬＬ回路と、
前記遅延クロック信号に応答して前記クロックイネーブル信号を取り込んで、クロック出力制御信号を生成するクロックイネーブルタイミング制御回路と、
前記クロック出力制御信号に応答して、前記遅延クロック信号を前記内部クロック信号として前記内部回路に供給又は停止するゲート回路と、
前記クロックイネーブル信号とアクティブコマンドとに基づいて活性化信号を生成するパワーダウン制御回路とを有し、
前記アクティブコマンドが供給され且つ前記クロックイネーブル信号が非活性状態になる第１の低消費電力モード時には、前記活性化信号に基づいて前記入力バッファの活性化状態を維持して前記ＤＬＬ回路の活性化状態を維持し、前記アクティブコマンドが供給されず且つ前記クロックイネーブル信号が非活性状態になる第２の低消費電力モード時には、前記活性化信号に基づいて前記入力バッファを非活性状態にし、
前記第１の低消費電力モードから通常モードに移行する時には前記ゲート回路は前記クロック出力制御信号に応答して前記内部回路への前記遅延クロック信号の供給を開始し、通常モードから前記第１の低消費電力モードに移行する時には、前記ゲート回路は前記クロック出力制御信号に応答して前記内部回路への前記遅延クロック信号の供給を停止することを特徴とする集積回路装置。 - 外部クロック信号とクロックイネーブル信号とが供給され、前記外部クロック信号と所定の位相関係を有する内部クロック信号を内部回路に供給する集積回路装置において、
前記外部クロックを入力して入力クロック信号を出力する入力バッファと、
前記外部クロック信号と所定の位相関係を有する遅延クロック信号を生成するＤＬＬ回路と、
前記クロックイネーブル信号を、前記遅延クロック信号に応答して取り込んで、クロック出力制御信号を生成する第１の制御回路と、
前記クロックイネーブル信号とアクティブコマンドとに基づいて前記入力バッファの活性化信号を生成する第２の制御回路と、
前記クロック出力制御信号に応答して、前記遅延クロック信号を前記内部クロック信号として前記内部回路に供給開始又は供給停止するゲート回路とを有し、
通常モード時には前記ゲート回路は前記内部回路へ前記遅延クロック信号を供給し、アクティブパワーダウンモード時には前記活性化信号に基づいて前記入力バッファの活性化状態を保つことで前記ＤＬＬ回路を活性状態に保つと共に、前記ゲート回路が前記クロック出力制御信号に基づいて前記内部回路への前記遅延クロック信号の供給を停止することを特徴とする集積回路装置。 - 請求項２において、前記第１の制御回路は、前記クロックイネーブル信号を、前記遅延クロック信号の第１のエッジのタイミングで取り込み、前記遅延クロック信号の第１とは異なる第２のエッジのタイミングで前記クロック出力制御信号を出力することを特徴とする集積回路装置。
- 請求項２において、前記第１の制御回路は、前記クロックイネーブル信号を、前記遅延クロック信号の第１のエッジのタイミングで取り込む第１のラッチ回路と、前記第１のラッチ回路の出力信号を、前記遅延クロック信号の第１とは異なる第２のエッジのタイミングで取り込み、前記クロック出力制御信号を生成する第２のラッチ回路とを有することを特徴とする集積回路装置。
- 外部クロック信号とクロックイネーブル信号とが供給され、前記外部クロック信号と所定の位相関係を有する内部クロック信号を内部回路に供給する集積回路装置において、
前記外部クロック信号を入力するクロック用入力バッファと、
前記クロック用入力バッファからのクロック信号を供給され、前記外部クロック信号と所定の位相関係を有する遅延クロック信号を生成するＤＬＬ回路と、
前記遅延クロック信号に応答して前記クロックイネーブル信号を取り込んで、クロック出力制御信号を生成するクロックイネーブルタイミング制御回路と、
前記クロックイネーブル信号とアクティブコマンドとに基づいて活性化信号を生成するパワーダウン制御回路と、
前記アクティブコマンドが供給され且つ前記クロックイネーブル信号が非活性状態になる第１のパワーダウンモードに移行する時に、前記クロック出力制御信号に応答して、前記遅延クロック信号を前記内部クロック信号として前記内部回路に供給することを停止し、前記第１のパワーダウンモードから復帰する時に前記クロック出力制御信号に応答して前記供給することを開始するゲート回路とを有し、
前記第１のパワーダウンモード時に、前記クロック入力バッファを活性状態にして前記ＤＬＬ回路を活性状態に維持し、
前記アクティブコマンドが供給されず且つ前記クロックイネーブル信号が非活性状態になる第２のパワーダウンモード時に、前記活性化信号に応答して、前記クロック用入力バッファを非活性状態にして前記ＤＬＬ回路を停止することを特徴とする集積回路装置。 - 外部クロック信号とクロックイネーブル信号とが供給され、前記外部クロック信号と所定の位相関係を有する内部クロック信号を内部回路に供給する集積回路装置において、
前記外部クロック信号を入力するクロック用入力バッファと、
前記クロック用入力バッファからのクロック信号を供給され、前記外部クロック信号と所定の位相関係を有する遅延クロック信号を生成するＤＬＬ回路と、
前記アクティブコマンドが供給され且つ前記クロックイネーブル信号が非活性状態になる第１のパワーダウンモードに移行する時に、前記クロックイネーブル信号の前記非活性状態に従い且つ前記遅延クロック信号に応答して、前記遅延クロック信号を前記内部クロック信号として前記内部回路に供給することを停止し、前記第１のパワーダウンモードから復帰する時に前記クロックイネーブル信号の前記活性化状態に従い且つ前記遅延クロック信号に応答して前記供給することを開始するゲート回路と、
前記アクティブコマンドが供給されず且つ前記クロックイネーブル信号が非活性状態になる第２のパワーダウンモード時に、前記クロックイネーブル信号の前記非活性状態に応答して、前記クロック用入力バッファを非活性状態にするパワーダウン制御回路とを有することを特徴とする集積回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18448398A JP4178225B2 (ja) | 1998-06-30 | 1998-06-30 | 集積回路装置 |
| US09/304,516 US6266294B1 (en) | 1998-06-30 | 1999-05-04 | Integrated circuit device |
| KR1019990017075A KR100329243B1 (ko) | 1998-06-30 | 1999-05-13 | 집적 회로 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18448398A JP4178225B2 (ja) | 1998-06-30 | 1998-06-30 | 集積回路装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2000021165A JP2000021165A (ja) | 2000-01-21 |
| JP2000021165A5 JP2000021165A5 (ja) | 2004-12-16 |
| JP4178225B2 true JP4178225B2 (ja) | 2008-11-12 |
Family
ID=16153974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18448398A Expired - Lifetime JP4178225B2 (ja) | 1998-06-30 | 1998-06-30 | 集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6266294B1 (ja) |
| JP (1) | JP4178225B2 (ja) |
| KR (1) | KR100329243B1 (ja) |
Families Citing this family (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4489231B2 (ja) * | 2000-02-23 | 2010-06-23 | 富士通マイクロエレクトロニクス株式会社 | 遅延時間調整方法と遅延時間調整回路 |
| JP4649081B2 (ja) * | 2000-10-02 | 2011-03-09 | キヤノン株式会社 | 周辺機器、その制御方法、プログラムおよび記憶媒体 |
| US6480439B2 (en) * | 2000-10-03 | 2002-11-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| US6898683B2 (en) * | 2000-12-19 | 2005-05-24 | Fujitsu Limited | Clock synchronized dynamic memory and clock synchronized integrated circuit |
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| KR100422572B1 (ko) * | 2001-06-30 | 2004-03-12 | 주식회사 하이닉스반도체 | 레지스터 제어 지연고정루프 및 그를 구비한 반도체 소자 |
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| US6678205B2 (en) | 2001-12-26 | 2004-01-13 | Micron Technology, Inc. | Multi-mode synchronous memory device and method of operating and testing same |
| JP2003228982A (ja) | 2002-01-29 | 2003-08-15 | Hitachi Ltd | 半導体集積回路装置 |
| KR100470995B1 (ko) * | 2002-04-23 | 2005-03-08 | 삼성전자주식회사 | 클럭수신 동기회로를 갖는 멀티클럭 도메인 데이터 입력처리장치 및 그에 따른 클럭신호 인가방법 |
| US6765433B1 (en) * | 2003-03-20 | 2004-07-20 | Atmel Corporation | Low power implementation for input signals of integrated circuits |
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| KR100540487B1 (ko) * | 2003-10-31 | 2006-01-10 | 주식회사 하이닉스반도체 | 데이터 출력제어회로 |
| KR100571651B1 (ko) * | 2003-12-29 | 2006-04-17 | 주식회사 하이닉스반도체 | 파워다운 모드의 안정적인 탈출을 위한 제어회로 |
| KR100808052B1 (ko) * | 2005-09-28 | 2008-03-07 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
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| JP4524662B2 (ja) * | 2005-10-21 | 2010-08-18 | エルピーダメモリ株式会社 | 半導体メモリチップ |
| KR100702766B1 (ko) * | 2005-12-07 | 2007-04-03 | 주식회사 하이닉스반도체 | 안정적인 ｄｌｌ용 내부 전압을 생성하는 내부 전압발생기와 이를 포함하는 내부 클록 발생기 및 그 내부 전압발생 방법 |
| KR100680975B1 (ko) * | 2006-01-13 | 2007-02-09 | 주식회사 하이닉스반도체 | 파워다운 모드 제어 회로 |
| KR100776906B1 (ko) * | 2006-02-16 | 2007-11-19 | 주식회사 하이닉스반도체 | 파워다운 모드 동안 주기적으로 락킹 동작을 실행하는기능을 가지는 ｄｌｌ 및 그 락킹 동작 방법 |
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| KR100896182B1 (ko) * | 2007-02-22 | 2009-05-12 | 삼성전자주식회사 | 지연 동기 회로의 파워 다운 모드를 제어하는 장치 및 그제어 방법 |
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| JP2009140322A (ja) * | 2007-12-07 | 2009-06-25 | Elpida Memory Inc | タイミング制御回路および半導体記憶装置 |
| KR100902058B1 (ko) * | 2008-01-07 | 2009-06-09 | 주식회사 하이닉스반도체 | 반도체 집적 회로 및 그의 제어 방법 |
| US7728638B2 (en) * | 2008-04-25 | 2010-06-01 | Qimonda North America Corp. | Electronic system that adjusts DLL lock state acquisition time |
| JP5654196B2 (ja) * | 2008-05-22 | 2015-01-14 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | Ｄｌｌ回路ユニット及び半導体メモリ |
| KR100996176B1 (ko) | 2008-12-09 | 2010-11-24 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 그에 구비되는 지연 고정 루프의 제어 방법 |
| US8824235B2 (en) | 2009-12-30 | 2014-09-02 | Micron Technology, Inc. | Controlling clock input buffers |
| KR101175244B1 (ko) | 2010-04-29 | 2012-08-22 | 에스케이하이닉스 주식회사 | 반도체장치 및 이의 동작방법, 메모리 시스템 |
| KR101136985B1 (ko) | 2010-08-18 | 2012-04-19 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치의 데이터 출력 회로 |
| WO2012164342A1 (en) * | 2011-05-27 | 2012-12-06 | Freescale Semiconductor, Inc. | Integrated circuit device and method for controlling an operating mode of an on-die memory |
| JP2015035241A (ja) * | 2013-08-09 | 2015-02-19 | マイクロン テクノロジー， インク． | 半導体装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3429977B2 (ja) * | 1997-05-16 | 2003-07-28 | 富士通株式会社 | スキュー低減回路及び半導体装置 |
| JP3832932B2 (ja) * | 1997-07-11 | 2006-10-11 | 富士通株式会社 | 半導体集積回路および半導体集積回路システム |
| JP4031859B2 (ja) * | 1998-02-03 | 2008-01-09 | 富士通株式会社 | 半導体装置 |
-
1998
- 1998-06-30 JP JP18448398A patent/JP4178225B2/ja not_active Expired - Lifetime
-
1999
- 1999-05-04 US US09/304,516 patent/US6266294B1/en not_active Expired - Lifetime
- 1999-05-13 KR KR1019990017075A patent/KR100329243B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000005652A (ko) | 2000-01-25 |
| US6266294B1 (en) | 2001-07-24 |
| KR100329243B1 (ko) | 2002-03-18 |
| JP2000021165A (ja) | 2000-01-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040116 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040116 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061005 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061017 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061218 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070925 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071126 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080729 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080731 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080731 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110905 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110905 Year of fee payment: 3 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110905 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120905 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120905 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130905 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |