JP3429977B2 - スキュー低減回路及び半導体装置 - Google Patents

スキュー低減回路及び半導体装置

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JP3429977B2 JP12758597A JP12758597A JP3429977B2 JP 3429977 B2 JP3429977 B2 JP 3429977B2 JP 12758597 A JP12758597 A JP 12758597A JP 12758597 A JP12758597 A JP 12758597A JP 3429977 B2 JP3429977 B2 JP 3429977B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は一般に半導体装置に
関し、詳しくは半導体装置の入出力インターフェースに
関する。
【０００２】
【従来の技術】半導体装置に於ては、高い周波数の信号
を用いてデータを入出力することで、高速な動作を実現
することが望まれる。しかしながら、より高速な動作を
目指してデータ入出力信号の周波数をより高くしようす
ると、信号周波数を律速する要因が顕在化してくるため
に、これらの要因を排除していく必要がある。
【０００３】
【発明が解決しようとする課題】データ入出力信号の周
波数を律速する大きな要因として、信号のスキュー即ち
信号のタイミングのずれが挙げられる。例えば同期用の
入力クロック信号と他の信号との間にスキューが存在す
ると、クロック信号のタイミングを用いて他の信号を取
り込む際に、タイミングのずれにより誤った信号の取り
込みが行われる可能性がある。この可能性は信号周波数
が高くなるほど大きくなるので、信号間にスキューが存
在する場合には、データ入出力信号の周波数を高くして
動作速度を上げることが困難になる。
【０００４】このような信号間のスキューの原因として
は、信号配線の経路の違いにより生じる信号間のタイミ
ングのずれが挙げられる。即ち各信号線の長さが異なる
と、あるチップから別のチップに複数の信号を伝送した
場合に、受信側のチップに到達するタイミングは各信号
間でずれることになる。また仮に信号線の長さが同一で
あっても経路が異なれば、配線容量や配線インダクタン
ス等の負荷条件が異なることになり、信号伝達の速度が
異なってしまう。従って受信側で受信した信号はスキュ
ーを含むことになる。
【０００５】このような信号間のスキューは、従来のＤ
ＲＡＭで使用されていた信号周波数程度では、入力デー
タを取り込むタイミングに十分な余裕があるので、それ
程問題にはならなかった。しかし信号周波数が高くなり
２００ＭＨｚを越える辺りから、入力データを取り込む
タイミングに比較して信号間のスキューが無視できなく
なり、動作速度を上げることが困難になる。
【０００６】従って本発明は、信号間のスキューを低減
可能な回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】請求項１の発明のスキュ
ー低減のための回路は、クロック信号を受け取り、第１
のモードでは該クロック信号を出力し、第２のモードで
は該クロック信号を遅延させた遅延クロック信号を出力
するクロック切り替えユニットと、入力信号を受け取
り、該第１のモードでは該クロック切り替えユニットか
らの該クロック信号に基づいて該入力信号の位相を調整
し、該第２のモードでは位相の調整された該入力信号を
該クロック切り替えユニットからの該遅延クロック信号
に基づいてラッチするスキュー低減ユニットを含むこと
を特徴とする。
【０００８】請求項２の発明に於ては、請求項１記載の
回路に於て、前記スキュー低減ユニットは、前記第１の
モードに於て前記クロック信号に基づいて前記入力信号
の位相を調整する位相調整ユニットと、前記第２のモー
ドに於て位相の調整された該入力信号を前記遅延クロッ
ク信号を同期信号としてラッチするラッチを含むことを
特徴とする。
【０００９】請求項３の発明に於ては、請求項２記載の
回路に於て、前記クロック切り替えユニットは、前記第
２のモードに於て前記ラッチのセットアップ時間分だけ
前記クロック信号を遅延させて前記遅延クロック信号を
出力することを特徴とする。請求項４の発明に於ては、
請求項１記載の回路に於て、前記クロック信号の周波数
に関する情報を格納するレジスタを更に含み、前記クロ
ック切り替えユニットは、前記第２のモードに於て該ク
ロック信号を遅延させる遅延量を該情報に基づいて設定
することを特徴とする。
【００１０】請求項５の発明に於ては、請求項２記載の
回路に於て、前記位相調整ユニットは、遅延素子列によ
り前記入力信号を遅延させて遅延入力信号を生成するデ
ィレイラインと、該遅延入力信号と前記クロック信号と
の位相を比較する位相比較器と、該位相比較器の位相比
較結果に応じて該ディレイラインの遅延量を調整する制
御回路を含むことを特徴とする。
【００１１】請求項６の発明に於ては、請求項５記載の
回路に於て、前記位相調整ユニットは、前記第１のモー
ドに於て、前記入力信号として複数のキャリブレーショ
ン・パターンを受け取り、該複数のキャリブレーション
・パターンの平均的なパターンと前記クロック信号との
位相が合うように該入力信号の位相を調整することを特
徴とする。
【００１２】請求項７の発明に於ては、請求項６記載の
回路に於て、前記位相調整ユニットは、少なくとも前記
ディレイラインの前記遅延素子列の段数に等しい数だけ
前記複数のキャリブレーション・パターンを受け取るこ
とを特徴とする。請求項８の発明に於ては、請求項６記
載の回路に於て、前記クロック切り替えユニットは、前
記第２のモードに於て前記クロック信号を略１／４サイ
クル遅延させて前記遅延クロック信号を出力することを
特徴とする。
【００１３】請求項９の発明に於ては、請求項５記載の
回路に於て、前記制御回路は前記ディレイラインの遅延
量を減らす方向にのみ該遅延量を調整可能であり、前記
遅延入力信号の位相が前記クロック信号の位相より遅れ
ていることを前記位相比較器が検出する場合に、前記デ
ィレイラインに初期状態として設定された最大の遅延量
から遅延量を減らしていくことを特徴とする。
【００１４】請求項１０の発明に於ては、請求項９記載
の回路に於て、前記位相調整ユニットは、前記第１のモ
ードに於て、前記入力信号として複数のキャリブレーシ
ョン・パターンを受け取り、該複数のキャリブレーショ
ン・パターンのうちで最もタイミングの遅いパターンと
前記クロック信号との位相が合うように該入力信号の位
相を調整することを特徴とする。
【００１５】請求項１１の発明に於ては、請求項１０記
載の回路に於て、前記位相調整ユニットは、少なくとも
前記ディレイラインの前記遅延素子列の段数に等しい数
だけ前記複数のキャリブレーション・パターンを受け取
ることを特徴とする。請求項１２の発明に於ては、請求
項２記載の回路に於て、前記位相調整ユニットは、遅延
素子列により前記入力信号を遅延させるディレイライン
と、前記クロック信号と該入力信号との位相差を測定し
て該位相差に対応する遅延量を該ディレイラインに設定
する制御回路を含むことを特徴とする。
【００１６】請求項１３の発明に於ては、請求項２記載
の回路に於て、前記位相調整ユニットは、前記クロック
信号に基づいて前記入力信号の位相を調整するために該
入力信号を遅延させるディレイラインを含み、該ディレ
イラインは、論理素子の組み合わせにより構成される遅
延素子を含むことを特徴とする。請求項１４の発明に於
ては、請求項２記載の回路に於て、前記位相調整ユニッ
トは、前記クロック信号に基づいて前記入力信号の位相
を調整するために該入力信号を遅延させるディレイライ
ンを含み、該ディレイラインは、容量及び抵抗の組み合
わせにより構成される遅延素子を含むことを特徴とす
る。
【００１７】請求項１５の発明に於ては、請求項１３記
載の回路に於て、前記ディレイラインは前記抵抗の変化
で遅延量を調整することを特徴とする。請求項１６の発
明に於ては、請求項１３記載の回路に於て、前記ディレ
イラインは前記容量の変化で遅延量を調整することを特
徴とする。請求項１７の発明に於ては、請求項１３記載
の回路に於て、前記ディレイラインは前記容量及び前記
抵抗の変化で遅延量を調整することを特徴とする。
【００１８】請求項１８の発明に於ては、請求項１記載
の回路に於て、前記スキュー低減ユニットは、前記クロ
ック信号を分周する分周器を含み、分周された該クロッ
ク信号に基づいて前記入力信号の位相を調整することを
特徴とする。請求項１９の発明に於ては、請求項２記載
の回路に於て、前記位相調整ユニットは、前記クロック
信号に基づいて前記入力信号の位相を調整するために該
入力信号を遅延させるディレイラインを含み、該ディレ
イラインは階層化されていることを特徴とする。
【００１９】請求項２０の発明に於ては、半導体記憶装
置は、クロック信号を受け取り、第１のモードでは該ク
ロック信号を出力し、第２のモードでは該クロック信号
を遅延させた遅延クロック信号を出力するクロック切り
替えユニットと、入力信号を受け取り、該第１のモード
では該クロック切り替えユニットからの該クロック信号
に基づいて該入力信号の位相を調整し、該第２のモード
では位相の調整された該入力信号を該クロック切り替え
ユニットからの該遅延クロック信号に基づいてラッチす
るスキュー低減ユニットと、該第２のモードに於て該ス
キュー低減ユニットによってラッチされた該入力信号を
受け取る内部回路を含むことを特徴とする。
【００２０】請求項２１の発明に於ては、請求項２０記
載の半導体記憶装置に於て、前記第１のモードは、電源
投入直後に設定されることを特徴とする。請求項２２の
発明に於ては、請求項２０記載の半導体記憶装置に於
て、前記第１のモードは、所定の時間間隔で定期的に設
定されることを特徴とする。請求項２３の発明に於て
は、請求項２０記載の半導体記憶装置に於て、前記第１
のモードは、セルフリフレッシュ時に設定されることを
特徴とする。
【００２１】請求項２４の発明に於ては、請求項２０記
載の半導体記憶装置に於て、前記第１のモードは、パワ
ーダウン・モードから回復した直後に設定されることを
特徴とする。請求項１乃至１９の発明に於ては、キャリ
ブレーション・モードである第１のモードに於てクロッ
ク信号と入力信号との位相を合わせ、通常動作モードで
ある第２のモードに於ては適切なセットアップ分だけ遅
延したクロック信号を用いて入力信号をラッチに読み込
むことが出来る。
【００２２】この際、キャリブレーション・パターンの
うちで最もタイミングの遅いキャリブレーション・パタ
ーンに合わせて入力信号の位相を調整する場合には、通
常動作モード時にタイミングの遅い信号が入力されても
問題なくデータ読み込みを行うことが出来る。またキャ
リブレーション・パターンのうちで平均的なタイミング
のキャリブレーション・パターンに合わせて入力信号の
位相を調整する場合には、通常動作モード時に１／４サ
イクルのセットアップ時間を設けることで、データ切り
替わりの中心でデータ読み込みを行うことが出来る。
【００２３】またクロック信号と入力信号との位相差を
測定してその位相差に対応する遅延量をディレイライン
に設定する構成とすれば、キャリブレーション・パター
ンを一回だけ入力すれば十分である。これによりクロッ
ク信号と入力信号間のスキューを低減して、信頼性のあ
る入力信号読み込みを行うことが出来る。
【００２４】請求項２０乃至２４の発明に於ては、半導
体記憶装置に於て、適切なタイミングでキャリブレーシ
ョンを実行することにより、クロック信号と入力信号間
のスキューを低減して、信頼性のある入力信号読み込み
を行うことが出来る。
【００２５】
【発明の実施の形態】以下に本発明の実施例を添付の図
面を用いて説明する。図１は、本発明によるスキュー低
減回路１０の第１の実施例を示す。図１のスキュー低減
回路１０は、クロック切り替えユニット１１とスキュー
低減ユニット１２を含む。図１のスキュー低減回路１０
は、半導体装置の入力部に用いられるものである。図１
に於て、スキュー低減ユニット１２はデータ信号ＤＱ入
力用の一つのピンに対してのみ示されているが、複数の
スキュー低減ユニット１２が複数の信号入力ピンに対し
て設けられていてよい。
【００２６】クロック切り替えユニット１１は、バッフ
ァ１３と遅延切り替えユニット１４を含み、遅延切り替
えユニット１４は、スイッチ１８及び１９と遅延ユニッ
ト２０を含む。スキュー低減のためのキャリブレーショ
ン・モードに於ては、バッファ１３に入力されたデータ
信号同期用のクロック信号ＤＣＬＫを、スイッチ１８を
介してスキュー低減ユニット１２に供給する。通常動作
モードに於ては、バッファ１３に入力されたクロック信
号ＤＣＬＫは、遅延ユニット２０で所定時間遅延され、
スイッチ１９を介してスキュー低減ユニット１２に供給
される。キャリブレーション・モードと通常動作モード
との間のモード切り替えは、遅延切り替えユニット１４
に供給される制御信号ＣＴによって、スイッチ１８及び
１９の開閉を制御することで行う。即ち、キャリブレー
ション・モードに於ては、スイッチ１８及び１９はオン
及びオフとなり、通常動作モードに於ては、スイッチ１
８及び１９はオフ及びオンとなる。
【００２７】スキュー低減ユニット１２は、バッファ１
５、位相調整ユニット１６、及びラッチ１７を含む。位
相調整ユニット１６は、シフトレジスタ２１、位相比較
器２２、及びディレイライン２３を含む。キャリブレー
ション・モードに於ては、スキュー低減ユニット１２
は、クロック切り替えユニット１１からクロック信号Ｄ
ＣＬＫを受け取り、更にデータ信号ＤＱを外部から受け
取る。スキュー低減ユニット１２の位相調整ユニット１
６は、クロック信号ＤＣＬＫとデータ信号ＤＱとの位相
を比較して、両信号の位相が等しくなるように、データ
信号ＤＱの位相を調整する。この際データ信号ＤＱとし
ては、複数のキャリブレーション・パターンを与え、最
もタイミングの遅いデータ信号ＤＱとクロック信号ＤＣ
ＬＫとの位相が合うように、データ信号ＤＱの位相を調
整する。
【００２８】即ち、Ｐ１乃至Ｐｎの異なるキャリブレー
ション・パターンをデータ信号ＤＱとして与える。この
複数のキャリブレーション・パターンＰ１乃至Ｐｎのう
ちで最もタイミングの遅いパターンをＰｍとする。位相
調整ユニット１６に於て、ディレイライン２３はキャリ
ブレーション・パターンＰ１乃至Ｐｎを遅延させ、位相
比較器２２がキャリブレーション・パターンＰ１乃至Ｐ
ｎとクロック信号ＤＣＬＫとの位相を比較する。シフト
レジスタ２１はディレイライン２３の遅延量を調整する
ための回路であり、位相比較器２２による位相比較結果
に応じて、ディレイライン２３の遅延量を調整する。こ
の調整によって、キャリブレーション・パターンＰｍと
クロック信号ＤＣＬＫとの位相が合うように、ディレイ
ライン２３の遅延量が決定される。
【００２９】図２は、位相調整ユニット１６による位相
調整を説明するためのタイミングチャートである。キャ
リブレーション・パターンＰ１乃至Ｐ３が示され、この
うちでキャリブレーション・パターンＰ２が最もタイミ
ングが遅れている。位相調整ユニット１６による位相調
整に於ては、図２の点線で示されるように、最もタイミ
ングの遅れているキャリブレーション・パターンＰ２に
クロック信号ＤＣＬＫの位相が合うように、ディレイラ
イン２３の遅延量が調整される。
【００３０】なおここで複数のキャリブレーション・パ
ターンＰ１乃至Ｐｎは、異なった信号パターンであり、
信号パターンが異なると、隣接する信号入力ピン間の容
量結合の影響や信号出力側の信号駆動能力等の影響で、
受信した信号の切り替わりのタイミングが信号毎に若干
異なることになる。第１の実施例に於ては、キャリブレ
ーション・モードに於て最もタイミングの遅いキャリブ
レーション・パターンＰｍに位相を合わせることで、通
常動作モード時にタイミングの遅い信号が入力されて
も、クロック信号ＤＣＬＫで問題なくデータ読み込みが
出来る。
【００３１】図１を参照して、通常動作モードでは、ス
キュー低減ユニット１２は、遅延されたクロック信号Ｄ
ＣＬＫをクロック切り替えユニット１１から受け取る。
スキュー低減ユニット１２のラッチ１７は、バッファ１
５及びディレイライン２３を介して供給されるデータ信
号ＤＱを、セットアップ分だけ遅延されたクロック信号
ＤＣＬＫを同期信号として用いてラッチする。ここでデ
ィレイライン２３から供給されるデータ信号ＤＱは、遅
延の無いクロック信号ＤＣＬＫと位相が合うようにキャ
リブレーション・モードで調整されている。従って、セ
ットアップ分の遅延を有するクロック信号ＤＣＬＫの例
えば立ち上がりエッジをデータ読み込みタイミングとし
て用いることで、通常動作モードに於てデータ信号ＤＱ
の読み込みを行うことが出来る。ラッチ１７に読み込ま
れたデータは、内部回路へ供給される。
【００３２】上述のように、図１の第１の実施例のスキ
ュー低減回路１０を用いれば、キャリブレーション・モ
ードに於てクロック信号ＤＣＬＫとデータ信号ＤＱとの
位相を合わせ、通常動作モードに於てはセットアップ分
だけ遅延したクロック信号ＤＣＬＫを用いてデータ信号
ＤＱを読み込むことが出来る。この際、キャリブレーシ
ョン・パターンのうちで最もタイミングの遅いキャリブ
レーション・パターンに合わせてデータ信号ＤＱの位相
を調整するので、通常動作モード時にタイミングの遅い
信号が入力されても問題なくデータ読み込みを行うこと
が出来る。なお図１のスキュー低減回路１０は、例えば
半導体記憶装置に於て、データ信号だけでなくアドレス
信号等の他の信号のスキュー低減に用いてよいことは明
らかである。
【００３３】図１の位相調整ユニット１６は、半導体装
置でクロック信号の位相調整に用いられるＤＬＬ回路と
同様の構成である。このようなＤＬＬ回路に於ては、Ｄ
ＬＬ回路内のディレイラインの遅延量を、進む方向と遅
らせる方向との両方向に調節可能である。それに対して
図１の位相調整ユニット１６は、遅延を初期状態の遅延
量から小さくしていく機能のみを有している。
【００３４】図３は、図１の位相調整ユニット１６のシ
フトレジスタ２１の回路構成を示す回路図である。シフ
トレジスタ２１は、ＮＯＲ回路３１−０乃至３１−ｎ、
インバータ３２−１乃至３２−ｎ、ＮＡＮＤ回路３３−
１乃至３３−ｎ、及びＮＭＯＳトランジスタ３４−１乃
至３４−ｎを含む。リセット信号ＲＴがＬＯＷにされる
と、シフトレジスタ２１はリセットされる。即ち、リセ
ット信号ＲＴがＬＯＷになると、ＮＡＮＤ回路３３−１
乃至３３−ｎの出力がＨＩＧＨになり、インバータ３２
−１乃至３２−ｎの出力がＬＯＷになる。ＮＡＮＤ回路
３３−１乃至３３−ｎとインバータ３２−１乃至３２−
ｎとの各ペアは、互いの出力を互いの入力とすることで
ラッチを形成する。従って、上記リセット信号ＲＴで設
定された初期状態は、リセット信号ＲＴがＨＩＧＨに戻
っても保持される。
【００３５】この初期状態では、図３に示されるよう
に、ＮＯＲ回路３１−ｎの出力ＱｎはＨＩＧＨであり、
ＮＯＲ回路３１−０乃至３１−ｎ−１の出力Ｑ０乃至Ｑ
ｎ−１はＬＯＷである。即ち出力Ｑ０だけがＨＩＧＨで
ある。遅延量を小さくする必要がある場合には、信号線
Ａ及びＢに交互にＨＩＧＨパルスを供給する。まず信号
線ＡにＨＩＧＨパルスが供給されると、ＮＭＯＳトラン
ジスタ３４−ｎがオンになる。ＮＡＮＤ回路３３−ｎの
出力がグランドに接続されて、強制的にＨＩＧＨからＬ
ＯＷに変化させられる。従ってインバータ３２−ｎの出
力はＨＩＧＨになり、この状態がＮＡＮＤ回路３３−ｎ
とインバータ３２−ｎからなるラッチに保持される。ま
たこの時出力ＱｎはＨＩＧＨからＬＯＷに変化し、出力
Ｑｎ−１はＬＯＷからＨＩＧＨに変化する。従ってこの
状態では、出力Ｑｎ−１のみがＨＩＧＨになる。
【００３６】次に信号線ＢにＨＩＧＨパルスが供給され
ると、ＮＭＯＳトランジスタ３４−ｎ−１がオンにな
る。ＮＡＮＤ回路３３−ｎ−１の出力がグランドに接続
されて、強制的にＨＩＧＨからＬＯＷに変化させられ
る。従ってインバータ３２−ｎ−１の出力はＨＩＧＨに
なり、この状態がＮＡＮＤ回路３３−ｎ−１とインバー
タ３２−ｎ−１からなるラッチに保持される。またこの
時出力Ｑｎ−１はＨＩＧＨからＬＯＷに変化し、出力Ｑ
ｎ−２はＬＯＷからＨＩＧＨに変化する。従ってこの状
態では、出力Ｑｎ−２だけがＨＩＧＨになる。
【００３７】このように信号線Ａ及びＢに交互にＨＩＧ
Ｈパルスを供給することで、出力Ｑ０乃至Ｑｎのうちで
一つだけＨＩＧＨである出力Ｑｘを一つずつ左にずらし
ていくことが出来る。これらの出力信号Ｑ１乃至Ｑｎを
ディレイライン２３に供給することで、信号の遅延量を
調整する。なお信号線Ａ及びＢに交互にＨＩＧＨパルス
を供給するのは位相比較器２２である。位相比較器２２
は、クロック信号ＤＣＬＫとディレイライン２３の出力
とを比較して、クロック信号ＤＣＬＫの方が位相が進ん
でいると判断する場合に、ディレイライン２３に於ける
遅延量を小さくするように信号線Ａ及びＢに交互にパル
スを供給する。以下に、位相比較器２２の構成について
説明する。
【００３８】図４は、図１の位相調整ユニット１６の位
相比較器２２の回路構成を示す回路図である。位相比較
器２２は、ＮＡＮＤ回路４１乃至４５と、インバータ４
６乃至４９と、ＮＡＮＤ回路５０及び５１と、インバー
タ５２及び５３と、バイナリカウンタ５４を含む。ＮＡ
ＮＤ回路４４及び４５はラッチを構成し、図４に示され
るように初期状態では２つの入力がＬＯＷであり、２つ
の出力はＨＩＧＨである。クロック信号ＤＣＬＫの立ち
上がりエッジが、ディレイライン２３からのデータ信号
ＤＱの立ち上がりエッジより早い場合、ＮＡＮＤ回路４
３の出力の方がＮＡＮＤ回路４２の出力よりも先にＨＩ
ＧＨになる。従って、ＮＡＮＤ回路４５の出力がＬＯＷ
になり、ＮＡＮＤ回路４４の出力はＨＩＧＨのままであ
る。この状態はラッチされるので、その後データ信号Ｄ
Ｑの立ち上がりエッジによってＮＡＮＤ回路４２の出力
がＨＩＧＨになっても状態は変化しない。従って、クロ
ック信号ＤＣＬＫの方が位相が進んでいる場合には、イ
ンバータ４９の出力はＨＩＧＨになる。逆にデータ信号
ＤＱの方が位相が進んでいる場合には、インバータ４９
の出力はＬＯＷのままである。
【００３９】ここでインバータ４８からの信号は、適切
なタイミングでＮＡＮＤ回路４２及び４３の出力を同時
にＬＯＷにすることで、ラッチの状態を初期状態に戻す
役目を果たす。このような構成にしないと、データ信号
ＤＱの方が位相が進んでいる場合に、ＮＡＮＤ回路４２
の出力がＨＩＧＨになり続いてＮＡＮＤ回路４３の出力
がＨＩＧＨになった後、データ信号ＤＱがクロック信号
ＤＣＬＫより先にＬＯＷに戻ることでラッチの状態が逆
転され、ＮＡＮＤ回路４５の出力がＬＯＷになってしま
う。これを避けるために、ＮＡＮＤ回路４２及び４３の
出力を同時にＬＯＷにすることが行われる。
【００４０】インバータ４８の出力信号は、バイナリカ
ウンタ５４に供給される。バイナリカウンタ５４の２つ
の出力は、クロック信号ＤＣＬＫの１サイクル毎に交互
にＨＩＧＨになる信号である。バイナリカウンタ５４
は、ＮＡＮＤ回路６１乃至６８と、インバータ６９乃至
７１を含む。その動作は従来技術の範囲内であるので、
説明を省略する。バイナリカウンタ５４の２つの出力
は、ＮＡＮＤ回路５０及び５１の一方の入力に供給され
る。
【００４１】ＮＡＮＤ回路５０及び５１のもう一方の入
力には、インバータ４９からの出力が供給される。従っ
て、クロック信号ＤＣＬＫの方がデータ信号ＤＱより位
相が進んでいる場合には、ＮＡＮＤ回路５０及び５１の
出力を反転するインバータ５２及び５３からは、ＨＩＧ
Ｈパルスが交互に出力されることになる。逆にデータ信
号ＤＱの方が位相が進んでいる場合には、インバータ５
２及び５３の出力は常にＬＯＷである。
【００４２】インバータ５２及び５３からの出力が、図
３のシフトレジスタ２１の信号線Ａ及びＢに供給され
て、出力Ｑ１乃至Ｑｎのうちで一つだけＨＩＧＨである
出力Ｑｘを一つずつ左にずらしていく。これらの出力信
号Ｑ１乃至Ｑｎをディレイライン２３に供給すること
で、信号の遅延量を調整する。図５は、ディレイライン
２３の回路構成を示す回路図である。
【００４３】ディレイライン２３は、インバータ８０、
ＮＡＮＤ回路８１−１乃至８１−ｎ、ＮＡＮＤ回路８２
−１乃至８２−ｎ、及びインバータ８３−１乃至８３−
ｎを含む。ここでＮＡＮＤ回路８２−１乃至８２−ｎ及
びインバータ８３−１乃至８３−ｎが、遅延素子列を構
成する。ＮＡＮＤ回路８１−１乃至８１−ｎの一方の入
力には、データ信号ＤＱの反転信号がインバータ８０か
ら供給され、もう一方の入力には信号Ｑ１乃至Ｑｎが供
給される。信号Ｑ１乃至Ｑｎのうちで、一つだけＨＩＧ
Ｈである信号をＱｘとする。
【００４４】ＮＡＮＤ回路８１−１乃至８１−ｎうちで
ＮＡＮＤ回路８１−ｘ以外のものは、一方の入力がＬＯ
Ｗであるから、出力はＨＩＧＨレベルになる。このＨＩ
ＧＨレベルを一方の入力に受け取るＮＡＮＤ回路８２−
１乃至８２−ｎのうちでＮＡＮＤ回路８２−ｘ以外のも
のは、他方の入力に対するインバータとして機能する。
【００４５】従って、ＮＡＮＤ回路８２−ｎからインバ
−タ８３−ｘ＋１までの遅延素子列は、ＮＡＮＤ回路８
２−ｎの一方の入力に与えられる固定のＨＩＧＨレベル
を伝達する。従って、ＮＡＮＤ回路８２−ｘの一方の入
力はＨＩＧＨである。ＮＡＮＤ回路８２−ｘのもう一方
の入力には、インバータ８０及びＮＡＮＤ回路８１−ｘ
を介して、データ信号ＤＱが供給される。従って、ＮＡ
ＮＤ回路８２−ｘからインバータ８３−１までの遅延素
子列は、データ信号ＤＱを遅延させながら伝播させ、遅
延された信号が出力信号として得られる。この場合の出
力信号は、入力信号に対して、遅延素子ｘ段分の遅延時
間だけ遅れることになる。
【００４６】図３のシフトレジスタ２１の説明で述べた
ように、信号Ｑ１乃至Ｑｎのうちで唯一ＨＩＧＨである
信号Ｑｘは、１≦ｘ≦ｎの間で位置をシフトすることが
出来る。従って、図５のディレイライン２３を用いれ
ば、データ信号ＤＱの遅延時間を調整することが出来
る。以上説明されたシフトレジスタ２１、位相比較器２
２、及びディレイライン２３を用いれば、図１のスキュ
ー低減回路１０に於て、キャリブレーション・パターン
Ｐ１乃至Ｐｎが入力されたときに、ディレイライン２３
の遅延量を最大遅延量から順次小さくしていくことによ
って、最もタイミングの遅いキャリブレーション・パタ
ーンＰｍに対して、クロック信号ＤＣＬＫの位相を合わ
せることが出来る。なおこの際、最もタイミングの遅い
キャリブレーション・パターンＰｍに対してクロック信
号ＤＣＬＫの位相が合っていることを確実にするために
は、キャリブレーション・パターンＰ１乃至Ｐｎを繰り
返して何回も入力する必要がある。例えば、適切な遅延
量が図５の遅延素子段の一段分の遅延量に等しいとする
と、キャリブレーション・パターンを最低でも遅延素子
の段数に等しい回数だけ供給して、信号Ｑ１乃至Ｑｎの
うちで唯一ＨＩＧＨである信号を、初期状態に於ける信
号Ｑｎから信号Ｑ１まで順次シフトさせる必要がある。
【００４７】図６は、本発明によるスキュー低減回路の
第２の実施例を示す構成図である。図６に於て、図１と
同一の構成要素は同一の番号で参照され、その説明は省
略する。図６のスキュー低減回路１０Ａは、クロック切
り替えユニット１１Ａとスキュー低減ユニット１２を含
む。
【００４８】クロック切り替えユニット１１Ａは、バッ
ファ１３と遅延切り替えユニット１４Ａを含み、遅延切
り替えユニット１４Ａは、スイッチ１８及び１９と遅延
ユニット２０に加えて、遅延ユニット２４、２６、及び
２８と、スイッチ２５、２７、及び２９を含む。スキュ
ー低減のためのキャリブレーション・モードに於ては、
バッファ１３に入力されたデータ信号同期用のクロック
信号ＤＣＬＫを、スイッチ１８を介してスキュー低減ユ
ニット１２に供給する。通常動作モードに於ては、バッ
ファ１３に入力されたクロック信号ＤＣＬＫは、遅延ユ
ニット２０、２４、２６、及び２８の何れか一つ選択さ
れた遅延ユニットで所定時間遅延され、スイッチ１９、
２５、２７、及び２９の対応するスイッチを介してスキ
ュー低減ユニット１２に供給される。キャリブレーショ
ン・モードと通常動作モードとの間のモード切り替え、
及び通常動作モードでの遅延ユニット及びスイッチ選択
は、遅延切り替えユニット１４Ａに供給される制御信号
ＣＴによって行う。
【００４９】図６のスキュー低減回路１０Ａに於ては、
通常動作モードで用いるクロック信号ＤＣＬＫの遅延量
であるセットアップ量を、複数の遅延ユニット２０、２
４、２６、及び２８の何れか一つを選択して設定でき
る。従って、入力されるクロック信号ＤＣＬＫ及びデー
タ信号ＤＱの周波数等の条件に応じて、適切なセットア
ップ量を選択して用いることが出来る。
【００５０】図７は、本発明によるスキュー低減回路の
第３の実施例を示す。図７に於て図１と同一の構成要素
は同一の番号で参照され、その説明は省略する。図７の
スキュー低減回路１０Ｂは、クロック切り替えユニット
１１Ｂとスキュー低減ユニット１２Ｂを含む。クロック
切り替えユニット１１Ｂは、バッファ１３と遅延切り替
えユニット１４Ｂを含み、遅延切り替えユニット１４Ｂ
は、スイッチ１８及び１９と１／４ＤＬＬユニット１０
１を含む。スキュー低減のためのキャリブレーション・
モードに於ては、バッファ１３に入力されたデータ信号
同期用のクロック信号ＤＣＬＫを、スイッチ１８を介し
てスキュー低減ユニット１２に供給する。通常動作モー
ドに於ては、バッファ１３に入力されたクロック信号Ｄ
ＣＬＫは、１／４ＤＬＬユニット９０で１／４サイクル
（位相にして９０度）分だけ遅延され、スイッチ１９を
介してスキュー低減ユニット１２に供給される。キャリ
ブレーション・モードと通常動作モードとの間のモード
切り替えは、遅延切り替えユニット１４に供給される制
御信号ＣＴによって、スイッチ１８及び１９の開閉を制
御することで行う。
【００５１】スキュー低減ユニット１２は、バッファ１
５、位相調整ユニット１６Ｂ、及びラッチ１７を含む。
位相調整ユニット１６Ｂは、シフトレジスタ２１Ｂ、位
相比較器２２Ｂ、及びディレイライン２３を含む。位相
調整ユニット１６Ｂは、後程説明するように、ディレイ
ライン２３の遅延量を進む方向と遅らせる方向との両方
向に調節可能なＤＬＬ回路である。
【００５２】キャリブレーション・モードに於ては、ス
キュー低減ユニット１２の位相調整ユニット１６Ｂは、
クロック信号ＤＣＬＫとデータ信号ＤＱとの位相を比較
して、両信号の位相が等しくなるように、データ信号Ｄ
Ｑの位相を調整する。この際データ信号ＤＱとしては、
複数のキャリブレーション・パターンを与え、平均的な
タイミングのデータ信号ＤＱとクロック信号ＤＣＬＫと
の位相が合うように、データ信号ＤＱの位相を調整す
る。
【００５３】即ち、Ｐ１乃至Ｐｎの異なるキャリブレー
ション・パターンをデータ信号ＤＱとして与える。この
複数のキャリブレーション・パターンＰ１乃至Ｐｎのう
ちで平均的なタイミングのパターンをＰａとする。位相
調整ユニット１６Ｂに於て、ディレイライン２３はキャ
リブレーション・パターンＰ１乃至Ｐｎを遅延させ、位
相比較器２２Ｂがキャリブレーション・パターンＰ１乃
至Ｐｎとクロック信号ＤＣＬＫとの位相を比較する。シ
フトレジスタ２１Ｂは、位相比較器２２Ｂによる位相比
較結果に応じて、ディレイライン２３の遅延量を調整す
る。この調整によって、平均的なタイミングのキャリブ
レーション・パターンＰａとクロック信号ＤＣＬＫとの
位相が合うように、ディレイライン２３の遅延量を決定
する。
【００５４】位相調整ユニット１６Ｂは、位相が進む方
向と遅れる方向との両方向にディレイライン２３の遅延
量を調整可能である。従って複数のキャリブレーション
・パターンＰ１乃至Ｐｎを与えて各キャリブレーション
・パターンに対して遅延量調整を行えば、調整が終了し
た時には、ディレイライン２３の遅延量は、複数のキャ
リブレーション・パターンＰ１乃至Ｐｎに対する遅延量
の平均に近い量となっているはずである。従って、複数
のキャリブレーション・パターンＰ１乃至Ｐｎを用いた
調整が終了した時点で、平均的なタイミングのキャリブ
レーション・パターンＰａに対して、クロック信号ＤＣ
ＬＫの位相がある程度合っている確率が高い。
【００５５】平均的なタイミングのキャリブレーション
・パターンＰａに対してクロック信号ＤＣＬＫの位相が
合っている確率を高めるためには、複数のキャリブレー
ション・パターンＰ１乃至Ｐｎをランダムな順序で供給
する必要がある。また例えば、適切な遅延量がディレイ
ライン２３の遅延素子段の一段分の遅延量に等しいとす
ると、キャリブレーション・パターンを最低でも遅延素
子の段数に等しい回数だけ供給して、初期状態に於ける
全段遅延から一段遅延まで順次遅延量を少なくする必要
がある。
【００５６】図７を参照して、通常動作モードでは、ス
キュー低減ユニット１２Ｂは、１／４サイクル遅延され
たクロック信号ＤＣＬＫをクロック切り替えユニット１
１Ｂから受け取る。スキュー低減ユニット１２Ｂのラッ
チ１７は、バッファ１５及びディレイライン２３を介し
て供給されるデータ信号ＤＱを、１／４サイクルのセッ
トアップ分だけ遅延されたクロック信号ＤＣＬＫを同期
信号として用いてラッチする。
【００５７】ここで１／４サイクルの遅延は、ディレイ
ライン２３から供給されるデータ信号ＤＱの平均的なタ
イミングと遅延の無いクロック信号ＤＣＬＫとで位相が
合うように調整されている条件の基では、適切なセット
アップ時間を提供する。特にクロック信号ＤＣＬＫの立
ち上がりエッジと立ち下がりエッジとの両方のエッジで
同期のタイミングを取るシステムに於ては、１／４サイ
クル分の遅延は、データ切り替わりの中心にデータ読み
込みのタイミングを位置させることになり、都合がよ
い。
【００５８】上述のように、図７の第３の実施例のスキ
ュー低減回路１０Ｂを用いれば、キャリブレーション・
モードに於てクロック信号ＤＣＬＫとデータ信号ＤＱと
の位相を合わせ、通常動作モードに於ては１／４サイク
ルのセットアップ分だけ遅延したクロック信号ＤＣＬＫ
を用いてデータ信号ＤＱを読み込むことが出来る。この
際、キャリブレーション・パターンのうちで平均的なタ
イミングのキャリブレーション・パターンに合わせてデ
ータ信号ＤＱの位相を調整するので、通常動作モード時
に１／４サイクルのセットアップ時間を設けることで、
適切なデータ読み込みを行うことが出来る。
【００５９】図８は、図７のクロック切り替えユニット
１１Ｂの１／４ＤＬＬユニット９０の構成を示す構成図
である。図８の１／４ＤＬＬユニット９０は、分周器９
１、位相比較器９２、シフトレジスタ９３、及び同一の
ディレイライン９４乃至９８を含む。クロック信号ＤＣ
ＬＫは、分周器９１に入力され分周される。分周された
信号は、位相比較器９２に直接供給されると共に、ディ
レイライン９５乃至９８を介して位相比較器９２に供給
される。ディレイライン９５乃至９８の各々は同一の遅
延時間Ｔの遅延を与え、合計の遅延時間は４Ｔとなる。
位相比較器９２は、遅延時間４Ｔの分周信号と無遅延の
分周信号とを位相比較して、両信号の位相が等しくなる
ようにシフトレジスタ９３を制御する。位相調整が完了
した状態では、遅延時間４Ｔの分周信号は、無遅延の分
周信号と３６０度位相がずれていることになる。
【００６０】クロック信号ＤＣＬＫは、シフトレジスタ
９３によってディレイライン９５乃至９８と同一の遅延
量を持つように制御されるディレイライン９４に供給さ
れる。ディレイライン９４の遅延時間はＴであり、遅延
時間４Ｔが３６０度に対応するので、ディレイライン９
４を通過したクロック信号ＤＣＬＫは、９０度即ち１／
４サイクル分だけ位相が遅れることになる。
【００６１】図９は、図７のシフトレジスタ２１Ｂの回
路図を示す。図９のシフトレジスタ２１Ｂは、ＮＯＲ回
路１０１−０乃至１０１−ｎ、インバータ１０２−１乃
至１０２−ｎ、ＮＡＮＤ回路１０３−１乃至１０３−
ｎ、ＮＭＯＳトランジスタ１０４−１乃至１０４−ｎ、
ＮＭＯＳトランジスタ１０５−１乃至１０５−ｎ、ＮＭ
ＯＳトランジスタ１０６−１乃至１０６−ｎ、及びＮＭ
ＯＳトランジスタ１０７−１乃至１０７−ｎを含む。リ
セット信号ＲＴがＬＯＷにされると、シフトレジスタ２
１Ｂはリセットされる。即ち、リセット信号ＲＴがＬＯ
Ｗになると、ＮＡＮＤ回路１０３−１乃至１０３−ｎの
出力がＨＩＧＨになり、インバータ１０２−１乃至１０
２−ｎの出力がＬＯＷになる。ＮＡＮＤ回路１０３−１
乃至１０３−ｎとインバータ１０２−１乃至１０２−ｎ
との各ペアは、互いの出力を互いの入力とすることでラ
ッチを形成する。従って、上記リセット信号ＲＴで設定
された初期状態は、リセット信号ＲＴがＨＩＧＨに戻っ
ても保持される。
【００６２】この初期状態では、図９に示されるよう
に、ＮＯＲ回路１０１−ｎの出力ＱｎはＨＩＧＨであ
り、ＮＯＲ回路１０１−０乃至１０１−ｎ−１の出力Ｑ
０乃至Ｑｎ−１はＬＯＷである。即ち出力ＱｎだけがＨ
ＩＧＨである。遅延量を小さくする必要がある場合に
は、信号線Ａ及びＢに交互にＨＩＧＨパルスを供給す
る。まず信号線ＢにＨＩＧＨパルスが供給されると、Ｎ
ＭＯＳトランジスタ１０５−ｎがオンになる。このとき
ＮＭＯＳトランジスタ１０７−ｎがオンであるので、Ｎ
ＡＮＤ回路１０３−ｎの出力がグランドに接続されて、
強制的にＨＩＧＨからＬＯＷに変化させられる。従って
インバータ１０２−ｎの出力はＨＩＧＨになり、この状
態がＮＡＮＤ回路１０３−ｎとインバータ１０２−ｎか
らなるラッチに保持される。またこの時出力ＱｎはＨＩ
ＧＨからＬＯＷに変化し、出力Ｑｎ−１はＬＯＷからＨ
ＩＧＨに変化する。従ってこの状態では、出力Ｑｎ−１
のみがＨＩＧＨになる。
【００６３】次に信号線ＡにＨＩＧＨパルスが供給され
ると、ＮＭＯＳトランジスタ１０５−ｎ−１がオンにな
る。このときＮＭＯＳトランジスタ１０７−ｎ−１がオ
ンになっているので、ＮＡＮＤ回路１０３−ｎ−１の出
力がグランドに接続されて、強制的にＨＩＧＨからＬＯ
Ｗに変化させられる。従ってインバータ１０２−ｎ−１
の出力はＨＩＧＨになり、この状態がＮＡＮＤ回路１０
３−ｎ−１とインバータ１０２−ｎ−１からなるラッチ
に保持される。またこの時出力Ｑｎ−１はＨＩＧＨから
ＬＯＷに変化し、出力Ｑｎ−２はＬＯＷからＨＩＧＨに
変化する。従ってこの状態では、出力Ｑｎ−２だけがＨ
ＩＧＨになる。
【００６４】このように信号線Ａ及びＢに交互にＨＩＧ
Ｈパルスを供給することで、出力Ｑ０乃至Ｑｎのうちで
一つだけＨＩＧＨである出力Ｑｘを一つずつ左にずらし
ていくことが出来る。遅延量を大きくする必要がある場
合には、信号線Ｃ及びＤに交互にＨＩＧＨパルスを供給
する。この場合の動作は、上述の動作と逆であるので、
詳細な説明は省略する。
【００６５】これらの出力信号Ｑ１乃至Ｑｎを図５に示
したディレイライン２３に供給することで、信号の遅延
量を大きくする方向及び小さくする方向に自由に調整す
ることが出来る。なお信号線Ａ乃至ＤにＨＩＧＨパルス
を供給するのは位相比較器２２Ｂである。位相比較器２
２Ｂは、クロック信号ＤＣＬＫとディレイライン２３の
出力とを比較して、クロック信号ＤＣＬＫの方が位相が
進んでいると判断する場合に、ディレイライン２３に於
ける遅延量を小さくするように信号線Ａ及びＢに交互に
パルスを供給する。逆にクロック信号ＤＣＬＫの方が位
相が遅れていると判断する場合には、ディレイライン２
３に於ける遅延量を大きくするように信号線Ｃ及びＤに
交互にパルスを供給する。以下に、位相比較器２２Ｂの
構成について説明する。
【００６６】図１０は、位相比較器２２Ｂの回路構成を
示す回路図である。図１０に於て図４と同一の構成要素
は同一の番号で参照され、その説明は省略する。位相比
較器２２Ｂは、図４の位相比較器２２に加えて、インバ
ータ５５、ＮＡＮＤ回路５６及び５７、及びインバータ
５８及び５９を含む。図４の場合と同様に、クロック信
号ＤＣＬＫの方がデータ信号ＤＱより位相が進んでいる
場合には、インバータ５２及び５３からＨＩＧＨパルス
が交互に出力される。逆にデータ信号ＤＱの方が位相が
進んでいる場合には、インバータ５８及び５９からＨＩ
ＧＨパルスが交互に出力されることになる。
【００６７】インバータ５２及び５３からの出力が、図
９のシフトレジスタ２１Ｂの信号線Ａ及びＢに供給され
て、出力Ｑ１乃至Ｑｎのうちで一つだけＨＩＧＨである
出力Ｑｘを一つずつ左にずらしていく。またインバータ
５８及び５９からの出力が、信号線Ｃ及びＤに供給され
て、出力Ｑ１乃至Ｑｎのうちで一つだけＨＩＧＨである
出力Ｑｘを一つずつ右にずらしていく。これらの出力信
号Ｑ１乃至Ｑｎをディレイライン２３に供給すること
で、信号の遅延量を調整する。
【００６８】以上説明されたシフトレジスタ２１Ｂ、位
相比較器２２Ｂ、及びディレイライン２３を用いれば、
図７のスキュー低減回路１０Ｂに於て、キャリブレーシ
ョン・パターンＰ１乃至Ｐｎが入力されたときに、平均
的なタイミングのキャリブレーション・パターンＰａに
対して、クロック信号ＤＣＬＫの位相を合わせることが
出来る。
【００６９】図１１は、本発明によるスキュー低減回路
の第４の実施例を示す構成図である。図１１に於て、図
６と同一の構成要素は同一の番号で参照され、その説明
は省略する。図１１のスキュー低減回路１０Ｃは、クロ
ック切り替えユニット１１Ａとスキュー低減ユニット１
２Ｃを含む。クロック切り替えユニット１１Ａは、図６
の第２の実施例のクロック切り替えユニット１１Ａと同
一である。スキュー低減ユニット１２Ｃは、第１及び第
２の実施例のスキュー低減ユニット１２と、位相調整ユ
ニット１６Ｃのみが異なる。
【００７０】位相調整ユニット１６Ｃは、シフトレジス
タ２１Ｃとディレイライン２３Ｃを含む。シフトレジス
タ２１Ｃは、キャリブレーション・モードに於て、クロ
ック切り替えユニット１１Ａから供給されるクロック信
号ＤＣＬＫとバッファ１５から供給されるデータ信号Ｄ
Ｑとを比較して、ディレイライン２３Ｃの遅延量を決定
する。この際、入力するキャリブレーション・パターン
は一種類であり、しかも図６の位相調整ユニット１６の
ようにフィードバックループによる制御で位相調節する
のではなく、一回の位相比較によってディレイライン２
３Ｃの遅延量を決定する。
【００７１】図１２は、図１１のシフトレジスタ２１Ｃ
の回路構成を示す回路図である。図１２のシフトレジス
タ２１Ｃは、ＮＯＲ回路１１０−０乃至１１０−ｎ、Ｎ
ＡＮＤ回路１１１−１乃至１１１−ｎ、ＮＡＮＤ回路１
１２−１乃至１１２−ｎ、複数のＮＡＮＤ回路１１３、
ＮＡＮＤ回路１１４−１乃至１１４−ｎ、ＮＡＮＤ回路
１１５−１乃至１１５−ｎ、ＮＡＮＤ回路１１６−１乃
至１１６−ｎ、インバータ１１７−１乃至１１７−ｎ−
１、ＮＡＮＤ回路１１８、ＮＯＲ回路１１９、及びイン
バータ１２０乃至１２２を含む。
【００７２】クロック信号ＤＣＬＫは、信号線Ｓ１を伝
播する。データ信号ＤＱは、信号線Ｓ２を、ＮＡＮＤ回
路１１６−１乃至１１６−ｎとインバータ１１７−１乃
至１１７−ｎ−１が構成する遅延素子列により遅延され
ながら伝播する。クロック信号ＤＣＬＫの方が位相が遅
れているので、ＮＡＮＤ回路１１４−１及び１１５−１
が構成するラッチは、データ信号ＤＱの立ち上がりをラ
ッチして、ＮＡＮＤ回路１１３へ図１２に示すようにＬ
ＯＷ及びＨＩＧＨを供給する。データ信号ＤＱの立ち上
がりをラッチするＮＡＮＤ回路１１４−ｘ及び１１５−
ｘは全て、同様のデータをＮＡＮＤ回路１１３へ供給す
る。
【００７３】データ信号ＤＱは、信号線Ｓ２を遅延素子
列により遅延されながら伝播する。従って、ＮＡＮＤ回
路１１４−ｘ及び１１５−ｘが構成するラッチは、デー
タ信号ＤＱとクロック信号ＤＣＬＫとの時間差に対応す
る段より大きいｘに対しては、クロック信号ＤＣＬＫの
立ち上がりエッジをラッチする。図１２に於ては、ＮＡ
ＮＤ回路１１４−ｎ−１及び１１５−ｎ−１が構成する
ラッチと、ＮＡＮＤ回路１１４−ｎ及び１１５−ｎが構
成するラッチとが、クロック信号ＤＣＬＫの立ち上がり
をラッチして、ＮＡＮＤ回路１１３へ図１２に示すよう
にＨＩＧＨ及びＬＯＷを供給する。
【００７４】ＮＡＮＤ回路１１８、ＮＯＲ回路１１９、
及びインバータ１２０乃至１２２からなる回路部分は、
クロック信号ＤＣＬＫとデータ信号ＤＱとが両方ともＨ
ＩＧＨになると、所定の時間後にＨＩＧＨパルスを生成
する。このＨＩＧＨパルスがゲートとして働く複数のＮ
ＡＮＤ回路１１３へ供給されて、ＮＡＮＤ回路１１４−
１乃至１１４−ｎとＮＡＮＤ回路１１５−１乃至１１５
−ｎとが構成するラッチ列のデータを、ＮＡＮＤ回路１
１１−１乃至１１１−ｎ及びＮＡＮＤ回路１１２−１乃
至１１２−ｎが構成するラッチ列に供給する。
【００７５】この結果、ＮＯＲ回路１１０−ｎ−２の出
力信号Ｑｎ−２のみがＨＩＧＨとなり、その他の出力信
号Ｑ０乃至Ｑｎ−３、Ｑｎ−１、及びＱｎは全てＬＯＷ
となる。データ信号ＤＱとクロック信号ＤＣＬＫとの時
間差に応じて、ＮＡＮＤ回路１１４−１乃至１１４−ｎ
とＮＡＮＤ回路１１５−１乃至１１５−ｎとが構成する
ラッチ列に於て、保持するデータの切り替わり点は変化
する。切り替わり点は、この時間差が小さいほど左に位
置され、時間差が大きいほど右に位置される。従って、
データ信号ＤＱとクロック信号ＤＣＬＫとの時間差に応
じて、出力信号Ｑ０乃至Ｑｎに於て唯一ＨＩＧＨである
信号の位置が変化する。
【００７６】この信号Ｑ１乃至Ｑｎを、ディレイライン
２３Ｃに供給してディレイライン２３Ｃの遅延量を設定
する。図１３は、ディレイライン２３Ｃの回路図であ
る。図１３のディレイライン２３Ｃは、インバータ１３
０、ＮＡＮＤ回路１３１−１乃至１３１−ｎ、インバー
タ１３２−１乃至１３２−ｎ、ＮＡＮＤ回路１３３−１
乃至１３３−ｎ、及びインバータ１３４−１乃至１３４
−ｎ−１を含む。ここでインバータ１３４−１乃至１３
４−ｎ−１以外は、図５のディレイライン２３と同一の
構成であるので、その動作の詳細については説明を省略
する。
【００７７】図１３のディレイライン２３Ｃに於ては、
入力される信号Ｑ１乃至Ｑｎのうちで一つだけＨＩＧＨ
であり、このＨＩＧＨである信号の位置に応じて、ディ
レイライン２３を通過するデータ信号ＤＱの遅延量が決
定される。ここでインバータ１３４−１乃至１３４−ｎ
−１は、図１３のディレイライン２３Ｃの遅延素子列
を、図１２のシフトレジスタ２１Ｃの遅延素子列と同一
の特性にするためのダミー素子である。このダミー素子
によって、図１２の遅延素子列で測定されたクロック信
号ＤＣＬＫとデータ信号ＤＱとの時間差に等しい遅延時
間を、図１３の遅延素子列で実現することが出来る。
【００７８】上述のシフトレジスタ２１Ｃとディレイラ
イン２３Ｃとを用いることで、シフトレジスタ２１Ｃに
よりクロック信号ＤＣＬＫとデータ信号ＤＱとの時間差
を測定し、この時間差に等しい遅延時間をディレイライ
ン２３Ｃに設定することが出来る。これによって、ディ
レイライン２３Ｃを通過した後のデータ信号ＤＱが、遅
延のないクロック信号ＤＣＬＫと位相が合うように、デ
ータ信号ＤＱの位相を調整することが出来る。
【００７９】図１４は、本発明によるスキュー低減回路
の第５の実施例を示す構成図である。図１４に於て、図
１と同一の構成要素は同一の番号で参照され、その説明
は省略する。図１４のスキュー低減回路１０Ｄは、クロ
ック切り替えユニット１１Ｄとスキュー低減ユニット１
２Ｄを含む。
【００８０】クロック切り替えユニット１１Ｄは、バッ
ファ１３と遅延切り替えユニット１４Ｄを含み、遅延切
り替えユニット１４Ｄは、スイッチ１８及び１９と可変
遅延ユニット２０Ｄを含む。スキュー低減のためのキャ
リブレーション・モードに於ては、バッファ１３に入力
されたデータ信号同期用のクロック信号ＤＣＬＫを、ス
イッチ１８を介してスキュー低減ユニット１２Ｄに供給
する。通常動作モードに於ては、バッファ１３に入力さ
れたクロック信号ＤＣＬＫは、可変遅延ユニット２０Ｄ
で可変設定可能な時間だけ遅延され、スイッチ１９を介
してスキュー低減ユニット１２Ｄに供給される。キャリ
ブレーション・モードと通常動作モードとの間のモード
切り替え、及び通常動作モード時の遅延ユニット２０Ｄ
の遅延量は、制御信号ＣＴによって制御される。
【００８１】可変遅延ユニット２０Ｄの働きは、図６の
第２の実施例に於ける複数の遅延ユニット２０、２４、
２６、及び２８と同一であり、クロック信号ＤＣＬＫの
周波数等の条件に応じて適切なセットアップ時間を設定
する。スキュー低減ユニット１２Ｄは、バッファ１５、
位相調整ユニット１６Ｄ、及びラッチ１７を含む。位相
調整ユニット１６Ｄは、シフトレジスタ２１、位相比較
器２２Ｄ、ディレイライン２３、及びＦＤＡユニット１
４０を含む。図１４の第５の実施例に於ては、ディレイ
ライン２３より更に高い精度で遅延時間を制御可能な高
精度遅延調整回路（fine delay adjustor ）であるＦＤ
Ａユニット１４０を用いる。
【００８２】上述の実施例のスキュー低減回路の精度
は、ディレイラインの遅延素子一段当りの遅延量とな
り、約200ps である。デバイスの動作周波数が速くなる
と、更に高い精度が必要となってくるので、遅延時間の
異なる素子を使ってより高い精度で遅延時間を制御する
必要がある。第５の実施例に於ては、ＦＤＡユニット１
４０を用いることによって約100ps の調整を行う。
【００８３】図１５は、図１４の位相比較器２２Ｄ及び
ＦＤＡユニット１４０の回路構成を示す回路図である。
図１５の位相比較器２２Ｄは、図４の位相比較器２２の
出力部分にＮＯＲ回路７５を付加した以外は、図４の位
相比較器２２と同一であるのでその説明は省略する。Ｆ
ＤＡユニット１４０は、高精度ディレイライン１４１と
高精度位相比較部１４２を含む。
【００８４】高精度ディレイライン１４１は、遅延素子
１４５及び１４６、インバータ１５１乃至１５３、ＮＯ
Ｒ回路１５４、及びＮＡＮＤ回路１５５乃至１５９を含
む。遅延素子１４５は、ＮＡＮＤ回路１６０及びインバ
ータ１６１を含み、遅延素子１４６は、ＮＡＮＤ回路１
６２及び１６３を含む。高精度位相比較部１４２からの
信号ａ及びｂの何れかがＨＩＧＨで他方がＬＯＷとなる
ことによって、データ信号ＤＱは遅延素子１４５或いは
１４６を通り、その経路によって約100ps の遅延を調整
することが出来る。
【００８５】高精度位相比較部１４２は、ＮＡＮＤ回路
１７０、位相比較部１４３、ラッチ１４４、及び遅延素
子１４７及び１４８を含む。位相比較部１４３は、ＮＡ
ＮＤ回路１７１乃至１７５、及びインバータ１７６を含
む。ラッチ１４４は、ＮＡＮＤ回路１７７及び１７８を
含む。遅延素子１４７は、ＮＡＮＤ回路１７９及び１８
０を含み、遅延素子１４８は、インバータ１８１とＮＡ
ＮＤ回路１８２を含む。
【００８６】入力データ信号ＤＱ側に遅延素子１４６と
同一の素子で同一の遅延時間の遅延素子１４７を設け、
クロック信号ＤＣＬＫ側に遅延素子１４５と同一の素子
で同一の遅延時間の遅延素子１４８を設ける。これらの
遅延素子１４７及び１４８からの出力を位相比較部１４
３で位相比較して、位相比較結果を信号ｃとしてラッチ
１４４に供給する。このラッチ１４４は、シフトレジス
タ２１を介してディレイライン２３を制御するために位
相比較器２２ＤがＨＩＧＨパルスを出力すると、信号ｄ
によってリセットされる。
【００８７】ラッチ１４４は、上述のように、一方がＨ
ＩＧＨであり他方がＬＯＷである信号ａ及びｂを高精度
ディレイライン１４１に供給して、約100ps の高精度な
遅延量調整を行う。以上の動作によって、ディレイライ
ン２３よりも高精度な遅延量調整を行うことが出来る。
また本実施例は高精度遅延調整回路を２段にしたが、同
様の原理で遅延素子１４５及び１４６の差を少なくし
て、段数を増やすことによって更に高い精度を実現する
ことも可能である。
【００８８】図１６は、本発明によるスキュー低減回路
を半導体記憶装置に適用した場合の概略構成を示す構成
図である。図１６の半導体記憶装置２００は、コマンド
バッファ／デコーダ２０１、モードレジスタ２０２、ク
ロックバッファ２０３、アドレスバッファ２０４、デー
タバッファ２０５、ワードデコーダ２０６、コラムデコ
ーダ２０７、及びメモリコア回路２０８を含む。
【００８９】コマンド信号を受け取るコマンドバッファ
／デコーダ２０１は、コマンドをデコードして、デコー
ド結果に応じて半導体記憶装置２００内の各要素を制御
する。アドレスバッファ２０４に入力されるアドレス
は、ワードデコーダ２０６及びコラムデコーダ２０７で
デコードされ、メモリコア回路２０８の指定されたアド
レスがアクセスされる。アクセスされたアドレスに対し
て、データバッファ２０５を介してデータ入出力が行わ
れる。
【００９０】モードレジスタ２０２は、モード書き込み
コマンドに対応して、アドレスバッファ２０４からの信
号をモード指定データとして格納する。モードレジスタ
２０２が格納するデータに応じて、例えば、メモリコア
回路２０８のセルフリフレッシュ動作を行うセルフリフ
レッシュ・モード、各要素がパワーダウン状態にあるパ
ワーダウン・モード等を指定してよい。
【００９１】クロックバッファ２０３は、本発明による
スキュー低減回路１０のクロック切り替えユニット１１
を含む。クロックバッファ２０３は、モードレジスタ２
０２がキャリブレーション動作を指定するときには、コ
マンドバッファ／デコーダ２０１、アドレスバッファ２
０４、及びデータバッファ２０５にクロック信号ＣＬＫ
を供給する。モードレジスタ２０２が通常動作を指定す
るときには、クロックバッファ２０３は、セットアップ
分だけ遅延されたクロック信号ＣＬＫを、コマンドバッ
ファ／デコーダ２０１、アドレスバッファ２０４、及び
データバッファ２０５に供給する。またモードレジスタ
２０２に格納される動作周波数の情報に基づいて、セッ
トアップ分の遅延量を設定するようにしてもよい。
【００９２】コマンドバッファ／デコーダ２０１、アド
レスバッファ２０４、及びデータバッファ２０５は、本
発明によるスキュー低減回路１０のスキュー低減ユニッ
ト１２を含む。キャリブレーション動作時には、供給さ
れたクロック信号ＣＬＫと位相が合うように、入力信号
の位相を調整する。通常動作時には、調整された位相の
入力信号を、セットアップ分だけ遅延されたクロック信
号ＣＬＫを同期信号として読み込む。
【００９３】ここでキャリブレーション動作は、キャリ
ブレーション・モードを設定して行ってもよい。ここで
キャリブレーション・モードは、例えば、所定の期間毎
に定期的に設定するように構成してよい。或いは、キャ
リブレーション動作は、電源投入直後に行ってもよい。
或いは、セルフリフレッシュ・モード時に行ってもよ
い。或いは、パワーダウン・モードから回復した直後に
行うように設定してもよい。当たり前であるが、キャリ
ブレーション動作のタイミングは設計時に於ける設計者
の選択事項或いは使用時に於ける使用者の選択事項であ
って、半導体記憶装置の他の動作との関連を考慮して自
由に設定すればよい。
【００９４】以上、本発明は実施例に基づいて説明され
たが、本発明は上記実施例に限定されるものではなく、
特許請求の範囲に記載の範囲内で変形可能なものであ
る。
【００９５】
【発明の効果】請求項１乃至１９の発明に於ては、キャ
リブレーション・モードである第１のモードに於てクロ
ック信号と入力信号との位相を合わせ、通常動作モード
である第２のモードに於ては適切なセットアップ分だけ
遅延したクロック信号を用いて入力信号をラッチに読み
込むことが出来る。
【００９６】この際、キャリブレーション・パターンの
うちで最もタイミングの遅いキャリブレーション・パタ
ーンに合わせて入力信号の位相を調整する場合には、通
常動作モード時にタイミングの遅い信号が入力されても
問題なくデータ読み込みを行うことが出来る。またキャ
リブレーション・パターンのうちで平均的なタイミング
のキャリブレーション・パターンに合わせて入力信号の
位相を調整する場合には、通常動作モード時に１／４サ
イクルのセットアップ時間を設けることで、データ切り
替わりの中心でデータ読み込みを行うことが出来る。
【００９７】またクロック信号と入力信号との位相差を
測定してその位相差に対応する遅延量をディレイライン
に設定する構成とすれば、キャリブレーション・パター
ンを一回だけ入力すれば十分である。これによりクロッ
ク信号と入力信号間のスキューを低減して、信頼性のあ
る入力信号読み込みを行うことが出来る。
【００９８】請求項２０乃至２４の発明に於ては、半導
体記憶装置に於て、適切なタイミングでキャリブレーシ
ョンを実行することにより、クロック信号と入力信号間
のスキューを低減して、信頼性のある入力信号読み込み
を行うことが出来る。
【図面の簡単な説明】
【図１】本発明によるスキュー低減回路の第１の実施例
の構成図である。
【図２】図１の位相調整ユニットによる位相調整を説明
するためのタイミングチャートである。
【図３】図１の位相調整ユニットのシフトレジスタの回
路構成を示す回路図である。
【図４】図１の位相調整ユニットの位相比較器の回路構
成を示す回路図である。
【図５】図１の位相調整ユニットのディレイラインの回
路構成を示す回路図である。
【図６】本発明によるスキュー低減回路の第２の実施例
の構成図である。
【図７】本発明によるスキュー低減回路の第３の実施例
の構成図である。
【図８】図７のクロック切り替えユニットの１／４ＤＬ
Ｌユニットの構成を示す構成図である。
【図９】図７のシフトレジスタの回路図である。
【図１０】図７の位相比較器の回路構成を示す回路図で
ある。
【図１１】本発明によるスキュー低減回路の第４の実施
例の構成図である。
【図１２】図１１のシフトレジスタの回路構成を示す回
路図である。
【図１３】図１１のディレイラインの回路図である。
【図１４】本発明によるスキュー低減回路の第５の実施
例の構成図である。
【図１５】図１４の位相比較器及びＦＤＡユニットの回
路構成を示す回路図である。
【図１６】本発明によるスキュー低減回路を半導体記憶
装置に適用した場合の概略構成を示す構成図である。
【符号の説明】
１０、１０Ａ、１０Ｂ、１０Ｃ、１０Ｄ スキュー低減
回路 １１、１１Ａ、１１Ｂ、１１Ｄ クロック切り替えユニ
ット １２、１２Ｂ、１２Ｃ、１２Ｄ スキュー低減ユニット １３ バッファ １４、１４Ａ、１４Ｄ 遅延切り替えユニット １５ バッファ １６、１６Ｂ、１６Ｃ、１６Ｄ 位相調整ユニット １７ ラッチ １８、１９、２５、２７、２９ スイッチ ２０、２０Ｄ、２４、２６、２８ 遅延ユニット ２１、２１Ｂ、２１Ｃ シフトレジスタ ２２、２２Ｂ、２２Ｄ 位相比較器 ２３、２３Ｃ ディレイライン ９０ １／４ＤＬＬユニット ９１ 分周器 ９２ 位相比較器 ９３ シフトレジスタ ９４、９５、９６、９７、９８ ディレイライン １４０ ＦＤＡユニット １４１ 高精度ディレイライン １４２ 高精度位相比較部 ２００ 半導体記憶装置 ２０１ コマンドバッファ／デコーダ ２０２ モードレジスタ ２０３ クロックバッファ ２０４ アドレスバッファ ２０５ データバッファ ２０６ ワードデコーダ ２０７ コラムデコーダ ２０８ メモリコア回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 1/10 H03K 5/13 H03K 19/0175 H04L 7/00

Claims (24)

    (57)【特許請求の範囲】
  1. 【請求項１】クロック信号を受け取り、第１のモードで
    は該クロック信号を出力し、第２のモードでは該クロッ
    ク信号を遅延させた遅延クロック信号を出力するクロッ
    ク切り替えユニットと、 入力信号を受け取り、該第１のモードでは該クロック切
    り替えユニットからの該クロック信号に基づいて該入力
    信号の位相を調整し、該第２のモードでは位相の調整さ
    れた該入力信号を該クロック切り替えユニットからの該
    遅延クロック信号に基づいてラッチするスキュー低減ユ
    ニットを含むことを特徴とするスキュー低減のための回
    路。
  2. 【請求項２】前記スキュー低減ユニットは、 前記第１のモードに於て前記クロック信号に基づいて前
    記入力信号の位相を調整する位相調整ユニットと、 前記第２のモードに於て位相の調整された該入力信号を
    前記遅延クロック信号を同期信号としてラッチするラッ
    チを含むことを特徴とする請求項１記載の回路。
  3. 【請求項３】前記クロック切り替えユニットは、前記第
    ２のモードに於て前記ラッチのセットアップ時間分だけ
    前記クロック信号を遅延させて前記遅延クロック信号を
    出力することを特徴とする請求項２記載の回路。
  4. 【請求項４】前記クロック信号の周波数に関する情報を
    格納するレジスタを更に含み、前記クロック切り替えユ
    ニットは、前記第２のモードに於て該クロック信号を遅
    延させる遅延量を該情報に基づいて設定することを特徴
    とする請求項１記載の回路。
  5. 【請求項５】前記位相調整ユニットは、 遅延素子列により前記入力信号を遅延させて遅延入力信
    号を生成するディレイラインと、 該遅延入力信号と前記クロック信号との位相を比較する
    位相比較器と、 該位相比較器の位相比較結果に応じて該ディレイライン
    の遅延量を調整する制御回路を含むことを特徴とする請
    求項２記載の回路。
  6. 【請求項６】前記位相調整ユニットは、前記第１のモー
    ドに於て、前記入力信号として複数のキャリブレーショ
    ン・パターンを受け取り、該複数のキャリブレーション
    ・パターンの平均的なパターンと前記クロック信号との
    位相が合うように該入力信号の位相を調整することを特
    徴とする請求項５記載の回路。
  7. 【請求項７】前記位相調整ユニットは、少なくとも前記
    ディレイラインの前記遅延素子列の段数に等しい数だけ
    前記複数のキャリブレーション・パターンを受け取るこ
    とを特徴とする請求項６記載の回路。
  8. 【請求項８】前記クロック切り替えユニットは、前記第
    ２のモードに於て前記クロック信号を略１／４サイクル
    遅延させて前記遅延クロック信号を出力することを特徴
    とする請求項６記載の回路。
  9. 【請求項９】前記制御回路は前記ディレイラインの遅延
    量を減らす方向にのみ該遅延量を調整可能であり、前記
    遅延入力信号の位相が前記クロック信号の位相より遅れ
    ていることを前記位相比較器が検出する場合に、前記デ
    ィレイラインに初期状態として設定された最大の遅延量
    から遅延量を減らしていくことを特徴とする請求項５記
    載の回路。
  10. 【請求項１０】前記位相調整ユニットは、前記第１のモ
    ードに於て、前記入力信号として複数のキャリブレーシ
    ョン・パターンを受け取り、該複数のキャリブレーショ
    ン・パターンのうちで最もタイミングの遅いパターンと
    前記クロック信号との位相が合うように該入力信号の位
    相を調整することを特徴とする請求項９記載の回路。
  11. 【請求項１１】前記位相調整ユニットは、少なくとも前
    記ディレイラインの前記遅延素子列の段数に等しい数だ
    け前記複数のキャリブレーション・パターンを受け取る
    ことを特徴とする請求項１０記載の回路。
  12. 【請求項１２】前記位相調整ユニットは、 遅延素子列により前記入力信号を遅延させるディレイラ
    インと、 前記クロック信号と該入力信号との位相差を測定して該
    位相差に対応する遅延量を該ディレイラインに設定する
    制御回路を含むことを特徴とする請求項２記載の回路。
  13. 【請求項１３】前記位相調整ユニットは、前記クロック
    信号に基づいて前記入力信号の位相を調整するために該
    入力信号を遅延させるディレイラインを含み、該ディレ
    イラインは、論理素子の組み合わせにより構成される遅
    延素子を含むことを特徴とする請求項２記載の回路。
  14. 【請求項１４】前記位相調整ユニットは、前記クロック
    信号に基づいて前記入力信号の位相を調整するために該
    入力信号を遅延させるディレイラインを含み、該ディレ
    イラインは、容量及び抵抗の組み合わせにより構成され
    る遅延素子を含むことを特徴とする請求項２記載の回
    路。
  15. 【請求項１５】前記ディレイラインは前記抵抗の変化で
    遅延量を調整することを特徴とする請求項１３記載の回
    路。
  16. 【請求項１６】前記ディレイラインは前記容量の変化で
    遅延量を調整することを特徴とする請求項１３記載の回
    路。
  17. 【請求項１７】前記ディレイラインは前記容量及び前記
    抵抗の変化で遅延量を調整することを特徴とする請求項
    １３記載の回路。
  18. 【請求項１８】前記スキュー低減ユニットは、前記クロ
    ック信号を分周する分周器を含み、分周された該クロッ
    ク信号に基づいて前記入力信号の位相を調整することを
    特徴とする請求項１記載の回路。
  19. 【請求項１９】前記位相調整ユニットは、前記クロック
    信号に基づいて前記入力信号の位相を調整するために該
    入力信号を遅延させるディレイラインを含み、該ディレ
    イラインは階層化されていることを特徴とする請求項２
    記載の回路。
  20. 【請求項２０】クロック信号を受け取り、第１のモード
    では該クロック信号を出力し、第２のモードでは該クロ
    ック信号を遅延させた遅延クロック信号を出力するクロ
    ック切り替えユニットと、入力信号を受け取り、該第１
    のモードでは該クロック切り替えユニットからの該クロ
    ック信号に基づいて該入力信号の位相を調整し、該第２
    のモードでは位相の調整された該入力信号を該クロック
    切り替えユニットからの該遅延クロック信号に基づいて
    ラッチするスキュー低減ユニットと、 該第２のモードに於て該スキュー低減ユニットによって
    ラッチされた該入力信号を受け取る内部回路を含むこと
    を特徴とする入力信号のスキューを低減した半導体記憶
    装置。
  21. 【請求項２１】前記第１のモードは、電源投入直後に設
    定されることを特徴とする請求項２０記載の半導体記憶
    装置。
  22. 【請求項２２】前記第１のモードは、所定の時間間隔で
    定期的に設定されることを特徴とする請求項２０記載の
    半導体記憶装置。
  23. 【請求項２３】前記第１のモードは、セルフリフレッシ
    ュ時に設定されることを特徴とする請求項２０記載の半
    導体記憶装置。
  24. 【請求項２４】前記第１のモードは、パワーダウン・モ
    ードから回復した直後に設定されることを特徴とする請
    求項２０記載の半導体記憶装置。
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