KR20050041613A - 데이터 출력제어회로 - Google Patents

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Abstract

본 발명은 디디알 동기식 메모리 장치에서 회로면적을 최소화하고 소비전력을 줄이면서도, 클럭신호의 라이징에지와 폴링에지에 출력되는 데이터를 각각 제어하기 위한 라이징 데이터출력 인에이블신호와 폴링 데이터출력 인에이블신호를 안정적으로 출력할 수 있는 데이터 출력 제어회로를 제공하기 위한 것으로, 이를 위해 본 발명은 리드명령어에 응답하여 내부신호를 출력하는 내부신호생성부; 상기 내부신호를 라이징 데이터용 DLL클럭에 동기시켜, 셋팅된 카스레이턴시 모드에 대응하는 클럭주기만큼 쉬프팅시킨 라이징 데이터출력 인에이블신호로 출력하는 라이징데이터 출력제어부; 및 상기 라이징 데이터출력 인에이블신호를 폴링 데이터용 DLL클럭에 동기시켜 폴링 데이터출력 인에이블신호로 출력하는 폴링데이터 출력제어부를 구비하는 데이터 출력제어회로를 제공한다.

Description

데이터 출력제어회로{DATA OUTPUT CONTROL CIRCUIT}
본 발명은 반도체 집적회로중의 하나인 동기식 메모리 장치에 관한 것으로, 특히 동기식 메모리 장치에서 데이터를 출력하기 위해 구비되는 데이터 출력 제어회로에 관한 것이다.
반도체 메모리장치는 집적도의 증가와 더불어 그 동작 속도의 향상을 위하여 계속적으로 개선되어 왔다. 동작 속도를 향상시키기 위하여 메모리칩 외부에서 주어지는 클록과 동기되어 동작할 수 있는 소위 동기식(Synchronous) 메모리 장치가 등장되었다.
처음 제안된 것은 메모리 장치의 외부로부터의 클록의 상승 에지(rising edge)에 동기되어 하나의 데이터 핀에서 클록의 한 주기에 걸쳐 하나의 데이터를 입출력하는 이른바 SDR(single data rate) 동기식 메모리 장치이다.
그러나 SDR 동기식 메모리 장치 역시 고속 동작을 요구하는 시스템의 속도를 만족하기에는 불충분하며, 이에 따라 하나의 클록 주기에 두 개의 데이터를 처리하는 방식인 디디알(DDR,double data rate) 동기식 메모리 장치가 제안되었다.
디디알 동기식 메모리 장치의 각 데이터 입출핀에서는 외부에서 입력되는 클록의 상승 에지(rising edge)와 하강 에지(falling edge)에 동기되어 연속적으로 두 개의 데이터가 입출력되는 바, 클록의 주파수를 증가시키지 않더라도 종래의 SDR 동기식 메모리 장치에 비하여 최소한 두 배 이상의 대역폭(band width)을 구현할 수 있어 그 만큼 고속동작이 구현 가능하다.
그런데, 디디알 메모리 장치에서는 두 개의 데이터를 한 클럭 주기에서 내보내거나 또는 입력받아야 하기 때문에, 이를 효과적으로 수행하기 위해서는 종래의 동기식 메모리 장치에서 사용되고 있는 데이터 억세스 방식을 사용할 수가 없다.
만약 클럭의 주기(cycle)가 10nsec 정도라면 상승 및 하강시의 시간(약 0.5×4=2)과 그 밖의 스펙을 맞추기 위한 시간 등을 빼면 실질적으로 약 6nsec 이하의 시간동안 두 개의 데이터를 연속적으로 처리하여야 하는데, 이러한 처리는 메모리 장치의 내부에서 수행하기에 역부족이므로, 메모리 장치는 외부로 데이터를 내보내거나 입력받을 때만 클럭의 라이징에지 및 폴링에지에서 데이터를 입출력시키고, 실질적으로 메모리 장치 내부에서는 클럭의 한쪽 에지에 동기되는 두 개의 데이터를 처리하게 된다.
따라서 메모리 장치에서 데이터를 입력받아 내부 코어영역으로 전달하거나, 코어영역에서 전달되는 데이터를 외부로 출력하기 위해서는 새로운 데이터 억세스 방식이 필요하다.
한편, 동기식 메모리장치에서는 이전의 비동기식 메모리장치와는 다른 몇가지 개념을 사용하는데, 그중 하나가 카스레이턴시(CAS LATENCY,CL)이다.
카스레이턴시란 리드명령어가 입력되고 단 후에 메모리 장치에서 데이터를 출력하기까지의 클럭수를 말하는데, 예를 들어 CL=3 이라는 말은 리드명령어가 메모리 장치에 입력되고 난 후에 3번의 클럭주기 후에 데이터가 외부로 출력되는 것을 말한다. 따라서 카스레이턴시 모드값은 데이터를 출력하는 타이밍을 정하게 되는 데, 메모리 장치는 초기동작시에 셋팅된 CL값을 감지하여 데이터를 억세스하여 출력하는데 사용하게 된다.
따라서 메모리 장치는 데이터출력 인에이블신호는 리드명령어에 응답하여 생성된 신호를 셋팅된 카스레이턴시만큼 동작클럭의 주기를 지연시킨 다음 생성하고, 데이터 출력인에이블 신호가 활성화되어야 리드명령어에 대응하여 억세스된 데이터를 외부로 출력하게 된다.
이 때 사용하는 동작클럭은 외부에서 입력되는 클럭신호를 소정시간을 지연고정시킨 DLL클럭인데, DLL클럭은 지연고정루프에서 생성하여 출력하게 된다. 메모리 장치는 외부에서 입력되는 클럭의 라이징에지와 폴링에지에 정확하게 동기되어 데이터를 출력해야 하는데, 내부에서 처리하는 과정에서 필연적 생기는 클럭신호의 지연시간으로 인해 외부에서 입력디는 외부클럭의 라이징에지와 폴링에지에 정확하게 동기되어 데이터를 출력시킬 수 없다.
이를 보상하기 위해 생성하는 클럭신호가 메모리 장치의 지연고정루프에서 출력되는 DLL클럭이다. 데이터를 출력시킬 때 DLL클럭에 동기시켜 외부로 출력하게 되면, 외부클럭의 라이징에지와 폴링에지에 동기되어 데이터가 출력될 수 있는 것이다.
도1은 통상적인 동기식 메모리장치, 특히 디디알 동기식 메모리 장치에서 리드명령어에 대응하는 데이터를 출력하는데 필요한 블럭을 도시한 블럭구성도이다.
도1을 참조하여 살펴보면, 메모리 장치는 커맨드신호(/CS,/RAS,/CAS,/WE)를 입력받아 버퍼링하여 출력하는 입력버퍼(10)와, 입력버퍼(10)에 버퍼링되어 출력되는 커맨드신호(/CS,/RAS,/CAS,/WE)를 디코딩하여 현재 명령어 상태에 대응하는 신호, 예를 들어 리드신호(rd)를 출력하는 명령어디코더(20)와, 명령어디코더(20)에서 출력되는 리드신호(rd)에 대응하는 리드동작을 실행시킬 리드명령어 실행신호(casp_rd)를 에디티브 레이턴시(Additive Latency, AL)에 해당되는 클럭신호(iclk)의 클럭주기 이후에 생성하여 출력하는 리드동작 타이밍제어부(30)와, 리드실행신호(casp_rd)에 응답하여 해당되는 데이터를 데이터 출력버퍼(50)로 출력하는 메모리 코어블럭(80)과, 외부의 클럭신호의 라이징에지와 폴링에지에 동기되어 데이터가 출력될 수 있도록 클럭신호(iclk)를 일정시간 지연고정시킨 클럭(fclk_dll,rclk_dll)을 출력하는 지연고정루프(70)와, 리드명령어 실행신호(casp_rd)를 입력받아 카스레이턴시(CL)에 해당되는 클럭수만큼 지연시킨 후에 데이터출력 인에이블신호(routen,fouten)로 생성하여 출력하는 데이터 출력 제어부(40)와, 데이터출력 인에이블신호(routen, fouten)에 응답하여 메모리 코어블럭에서 전달되는 데이터(data)를 데이터 출력패드(DQ pad)를 통해 외부로 출력하는 데이터출력버퍼(50)를 구비한다.
여기서 에디티브레 레이턴시(AL)라는 것은 디디알2 스펙(SPEC)에 제시된 것으로, 동기식 메모리 장치에서 리드명령어가 입력된 후에 tRCD(RAS to CAS timint)시간까지의 클럭신호(iclk) 횟수를 말한다. tRCD 시간은 로우어드레스가 입력된 후에 컬럼어드레스가 입력되는 타이밍까지의 시간을 말하는데, 로우어드레스가 입력되는 타이밍에 메모리 장치는 액티브상태가 되는데, 이후 컬럼어드레스가 입력되는 타이밍 이전에 리드명령어가 입력되는데, 이 때 리드명령어가 입력되는 순간부터 컬럼어드레스가 입력되어 실제 리드명령어가 실행되는 타이밍까지를 에디티브 레이턴시(AL)이라고 말하는 것이다.
따라서 리드동작 타이밍 제어부(30)는 리드명령어(rd)를 입력받아 에디티브 레이턴시(AL)만큼 클럭신호(iclk)의 주기를 지연시킨 다음 리드실행신호(casp_rd)를 생성하여 출력하게 된다.
한편, 메모리 코어 블럭(80)에서는 리드실행신호(casp_rd)가 입력될 때, 입력되는 어드레스(Address)에 대응하는 데이터(data)를 데이터 출력버퍼(50)으로 출력하게된다.
여기서 지연고정루프(70)는 클럭신호(iclk)을 일정시간 지연시킨 지연고정된 신호(fclk_dll, rclk_dll)를 출력하게 된다. 지연고정된 신호(fclk_dll, rclk_dll)는 각각 외부클럭의 라이징에지와 폴링에지 동기시켜 데이터를 메모리 장치의 외부로 출력하기 위해 지연고정루프(70)에서 생성하는 클럭신호이다.
데이터 출력제어부(40)에서는 리드실행신호(casp_rd)를 이용하여 내부적으로 클럭신호(iclk)에 동기된 신호를 생성한 다음, 지연고정루프(70)에서 출력되는 지연고정된 신호(fclk_dll, rclk_dll)에 동기되며 카스레이턴시(CL)만큼 클럭신호(iclk)의 클럭주기가 지연되어 출력되는 데이터출력 인에이블신호(routen,fouten)을 데이터출력버퍼(50)으로 출력하게 된다. 여기서 데이터출력 인에이블신호(routen,fouten)는 각각 클럭신호(iclk)의 라이징에지와 폴링에지에 데이터를 동기시켜 출력하기 위한 신호이다.
데이터출력버퍼(50)에서는 데이터출력 인에이블신호(routen,fouten)에 응답하여 메모리 코어블럭(80)에서 출력되는 데이터(data)를 출력하고, 전달된 데이터는 데이터출력패드(DQ pad)를 통하여 외부로 출력하게 된다.
도2는 도1의 데이터출력 제어부(40)를 나타내는 블럭구성도이다.
도2를 참조하여 살펴보면, 데이터출력 제어부(40)는 리드명령어 실행신호(casp_rd)를 내부클럭(iclk)에 동기시켜 내부신호(oe00)를 생성하는 내부신호생성부(41)와, 내부신호(oe00)를 라이징데이터용 DLL클럭(rclk_dll)에 동기시키면서 시프팅시켜 출력하는 라이징데이터 출력제어용 신호쉬프트부(42)와, 내부신호(oe00)를 폴링데이터용 DLL클럭(fclk_dll)에 동기시키면서 시프팅시켜 출력하는 폴링데이터 출력제어용 신호쉬프트부(43)와, 셋팅된 카스레이턴시(CL) 모드에 대응하는 제어신호(예를 들어 CL2)에 의해 라이징데이터 출력제어용 신호쉬프트부(42)에서 출력되는 신호(oe10_dll~ oe40_dll)중 하나를 선택하여 라이징 데이터출력 인에이블신호(routen)로 출력하는 라이징데이터 출력제어부(44)와, 셋팅된 카스레이턴시(CL) 모드에 대응하는 제어신호(예를 들어 CL2)에 의해 폴링데이터 출력제어용 신호쉬프트부(43)에서 출력되는 신호(oe15_dll~ oe45_dll)중 하나를 선택하여 폴링 데이터출력 인에이블신호(outen)로 출력하는 폴링데이터 출력제어부(45)를 구비한다.
도3은 도2에 도시된 라이징데이터 출력제어용 신호 쉬프트부를 나타내는 회로도.
도3을 참조하여 살펴보면, 라이징데이터 출력제어용 신호쉬프트부(42)는 내부신호(oe00)를 입력받아 순차적으로 다음단으로 전달하는 다수의 D형 플립플롭(F1~F4)으로 구성되는데, 각각의 플립플롭은 앞단의 부출력(Q)을 데이터입력단(D)으로 입력받으며, 클럭입력단으로는 라이징데이터용 DLL클럭(rclk_dll)을 입력받는다. 한편, 도2의 폴링데이터 출력제어용 신호쉬프트부(43)는 라이징데이터 출력제어용 신호쉬프트부(42)와 같으므로 구성에 관한 도면은 생략하였다.
도4는 도2에 도시된 데이터 출력제어부의 동작을 나타내는 파형도이다. 이하에서 도1 내지 도4를 참조하여 데이터 출력제어부(40)에서 데이터출력 인에이블신호(routen)를 생성하여 출력하는 과정을 살펴본다.
먼저 내부신호생성부(41)에서는 리드명령어 실행신호(casp_rd)를 입력받아 클럭신호(iclk)에 동기된 내부신호(oe00)를 생성하여 출력한다.
이어서 라이징데이터 출력제어용 신호쉬프트부(42)의 각 플립플롭(F1~F4)은 내부신호(oe00)를 시프팅시키되, 라이징데이터용 DLL출력(rclk_dll)에 동기되도록 하여 라이징데이터 출력제어부(44)로 출력한다.
이어서 라이징데이터 출력제어부(44)는 구비되는 다수의 전송게이트중에서 현재 셋팅된 카스레이턴시(CL)모드에 대응하는 하나의 전송게이트를 턴온시켜, 입력되는 신호(oe10_dll~oe40_dll)중 하나를 데이터출력 인에이블신호(routen)로 출력하게 한다.
도4에 도시된 파형도는 카스레이턴시(CL) 모드가 CL=4인 경우를 나타내고 있는 것으로, 제어신호(CL4)에 의해 라이징데이터 출력제어부(44)의 전송게이트(T3)가 턴온되어 플립플롭(F3)에서 출력되는 신호(F3)가 전송게이트(T3)를 통과하여 데이터출력 인에이블신호(routen)로 출력된다. 데이터출력 인에이블신호(routen)가 하이레벨로 활성화되어 출력되면, 데이터 출력버퍼는 입력되는 데이터를 외부로 출력하게 된다.
한편, 폴링 데이터출력 인에이블신호(fouten)도 라이징 데이터출력 인에이블신호(routne)와 마찬가지 동작으로 생성되어 출력되므로 그에 관한 설명은 생략한다.
전술한 바와 같이 라이징 데이터출력인에이블 신호(routen)와 폴링데이터 출력인에이블 신호(fouten)는 메모리 장치에서 데이터가 외부로 출력되는 타이밍을 정해주는 중요한 신호이다. 디디알 동기식 메모리 장치는 데이터를 클럭신호의 라이징에지와 폴링에지 모두에 동기시켜 데이터를 출력하기 때문에, 라이징 데이터출력인에이블 신호(routen)를 생성하기 위한 관련블럭과 폴링데이터 출력인에이블 신호(fouten)를 생성하기 위한 관련블럭을 모두 구비해야 한다.
그러나, 라이징 데이터출력인에이블 신호(routen)와 폴링데이터 출력인에이블 신호(fouten)를 각각 생성하여 출력하기 위해서는, 데이터 출력제어회로가 다수의 플립프롭, 다수의 전송게이트등을 구비하여야 한다. 이로 인해 데이터를 출력하기 위한 데이터 출력부의 회로면적이 크게 증가되는 문제점을 가지고 있다.
본 발명은 디디알 동기식 메모리 장치에서 회로면적을 최소화하고 소비전력을 줄이면서도, 클럭신호의 라이징에지와 폴링에지에 출력되는 데이터를 각각 제어하기 위한 라이징 데이터출력 인에이블신호와 폴링 데이터출력 인에이블신호를 안정적으로 출력할 수 있는 데이터 출력 제어회로를 제공함을 목적으로 한다.
상기의 과제를 달성하기 위해서 본 발명은 리드명령어에 응답하여 내부신호를 출력하는 내부신호생성부; 상기 내부신호를 라이징 데이터용 DLL클럭에 동기시켜, 셋팅된 카스레이턴시 모드에 대응하는 클럭주기만큼 쉬프팅시킨 라이징 데이터출력 인에이블신호로 출력하는 라이징데이터 출력제어부; 및 상기 라이징 데이터출력 인에이블신호를 폴링 데이터용 DLL클럭에 동기시켜 폴링 데이터출력 인에이블신호로 출력하는 폴링데이터 출력제어부를 구비하는 데이터 출력제어회로를 제공한다.
여기서 라이징 데이터용 DLL클럭과 폴링 데이터용 DLL클럭는 지연고정루프에서 출력되며 동기식 메모리 장치에서 출력되는 데이터가 외부에서 입력되는 외부클럭의 라이징에지와 폴링에지에 동기시킬 수 있도록 하는 클럭신호이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도5는 본 발명의 바람직한 실시예에 따른 데이터 출력제어회로를 나타내는 블럭구성도이다.
도5를 참조하여 살펴보면, 본 실시예에 따른 데이터 출력제어회로는 리드명령어에 응답하여 내부신호(oe00)를 출력하는 내부신호생성부(400)와, 내부신호(oe00)를 라이징 데이터용 DLL클럭(rclk_dll)에 동기시켜, 셋팅된 카스레이턴시 모드에 대응하는 클럭주기(예를 들어 CL=3 경우 2주기)만큼 쉬프팅시킨 라이징 데이터출력 인에이블신호(routen)로 출력하는 라이징데이터 출력제어부(200)와, 라이징 데이터출력 인에이블신호(routen)를 폴링 데이터용 DLL클럭(fclk_dll)에 동기시켜 폴링 데이터출력 인에이블신호(fouten)로 출력하는 폴링데이터 출력제어부(100)를 구비한다.
본 실시예에 따른 데이터 출력제어회로에서 출력되는 라이징 데이터출력 인에이블신호(routen)와 폴링 데이터출력 인에이블신호(fouten)는 데이터 출력버퍼가 라이징데이터와 폴링데이터를 출력하기 위한 제어신호로 사용된다.
도6은 도5에 도시된 라이징데이터 출력제어용 신호 쉬프트부(210)를 나타내는 회로도이다.
도5와 도6을 참조하여 살펴보면, 라이징데이터 출력제어부(200)는 라이징데이터용 DLL클럭(fclk_dll)을 클럭입력단(CK)으로 각각 입력받고, 내부신호(oe00)를 첫번째 플립플롭(F5)의 데이터 입력단(D)으로 입력받으며, 다음단부터는 앞단의 부출력(/Q)을 다음단의 데이터 입력단으로 입력받는 다수의 D형 플립플롭(F5~F8)을 구비하는 라이징데이터 출력제어용 신호 쉬프트부(210)와, 다수의 D형 플립플롭(F5~F8)의 정출력단(Q)에서 출력되는 신호(oe10_dll~oe40_dll)를 각각 입력받으며, 셋팅된 카스레이턴시 모드에 대응하는 제어신호(예를 들어 CL3)에 의해 선택적으로 턴온되는 다수의 제1 전송게이트(T9~T12)를 구비하는 신호선택부(220)와, 제1 전송게이트(T9~T12)에서 출력되는 신호(rout)를 버퍼링하여 라이징 데이터출력 인에이블신호(routen)로 출력하는 버퍼부(230)를 구비한다.
도7은 도5에 도시된 폴링데이터 출력인에이블 신호생성부를 나타내는 회로도이다.
도7을 참조하여 살펴보면, 폴링데이터 출력제어부(100)는 폴링데이터용 DLL클럭(fclk_dll)을 소정시간(라이징 데이터 출력제어용 신호 쉬프트부(210)와 신호선택부(220)에서 라이징데이터용 DLL클럭이 지연되는 지연시간만큼) 지연시켜 출력하는 지연부(110)와, 신호선택부(220)에서 출력되는 신호(rout)를 지연부(110)에서 출력되는 폴링데이터용 DLL클럭(fclk_dll_delay)에 동기시켜 출력하는 클럭동기부(120)와, 클럭동기부(120)에서 출력되는 신호(fout)를 버퍼링하여 폴링 데이터용출력 인에이블신호(fouten)를 출력하는 버퍼부(130)를 구비한다.
또한, 지연부(110)는 상기 버퍼부(230)에 입력되는 신호(rout)가 생성되는 데 있어서, 신호선택부(220)에 의해 지연되는 지연시간을 모사하기 위해 구비되는 전송게이트(T13,T14)와, 상기 버퍼부(230)에 입력되는 신호(rout)가 라이징 데이터 출력제어용 신호 쉬프트부(210)에 구비되는 다수의 D형 플립플롭(F5~F8)에 의해 지연되는 시간을 모사하기 위한 다수의 인버터(I7,I8)을 구비하게 된다.
이하에서는 도5 내지 도7을 참조하여 본 실시예에 따른 데이터 출력제어회로의 동작에 대해서 설명한다.
먼저 내부신호생성부(400)는 리드명령어에 대응하는 동작을 실행시킬 리드명령어 실행신호(casp_rd)를 입력받아 클럭신호에 동기시켜 내부신호(oe00)를 생성하여 출력한다.
이어서 라이징 데이터 출력제어용 신호 쉬프트부(210)에서는 구비되는 다수의 D형 플립플롭을 이용하여 내부신호(oe00)를 라이징데이터용 DLL클럭(rclk_dll)에 동기시켜면서 쉬프팅시킨다.
이어서 신호선택부(220)은 셋팅된 카스레이턴시 모드에 대응하여 활성화되는 제어신호(예를 들어 CL3)에 응답하여 하나의 전송게이트(T10)를 활성화시킨다. 이로 인해 라이징 데이터 출력제어용 신호 쉬프트부(210)에서 출력되는 다수의 신호중 하나(oe20_dll)가 버퍼부(230)로 출력되고, 이후 버퍼부(230)에서 버퍼링되어 라이징 데이터출력 인에이블신호(routen)로 출력된다.
한편, 폴링데이터 출력제어부(100)에서 신호선택부(220)에서 출력되는 신호(rout)를 소정시간 지연시키고, 폴링데이터용 DLL클럭(fclk_dll)에 동기시킨 폴링 데이터출력 인에이블신호(fouten)를 생성하여 출력한다.
여기서 폴링데이터 출력제어부(100)에서 폴링 데이터출력 인에이블신호(fouten)를 생성하는 과정을 자세히 살펴보면, 먼저 폴링데이터 출력제어부(100)의 지연부(110)에서는 입력되는 폴링데이터용 DLL클럭(fclk_dll)를 소정시간 지연시킨 신호(fclk_dll_delay)를 클럭동기부(120)로 출력한다.
지연부(110)의 전송게이트(T13,T14)는 버퍼부(230)에 입력되는 신호(rout)가 생성되는 데 있어서 신호선택부에 의해 지연되는 지연시간을 모사하고 있으며, 지연부(110)에 구비되는 다수의 인버터(I7,I8)는 버퍼부(230)에 입력되는 신호(rout)가 라이징 데이터 출력제어용 신호 쉬프트부(210)에 구비되는 다수의 D형 플립플롭(F5~F8)에 의해 지연되는 시간을 모사하고 있다.
이어서 클럭동기부(120)에서는 버퍼부(230)에 입력되는 신호(rout)를 지연된 폴링데이터용 DLL클럭(fclk_dll_delay)에 동기시켜 출력하고, 클럭동기부(120)에서 출력되는 신호가 버퍼부(130)에서 버퍼링된 후 폴링 데이터출력 인에이블신호(fouten)로 출력된다.
이상에서 살펴본 바와 같이, 본 발명의 데이터 출력제어회로는 라이징 데이터출력 인에이블신호(routen)는 종래와 같은 방법으로 생성하고, 폴링 데이터출력 인에이블신호는 라이징 데이터출력 인에이블신호(routen)를 생성하면서 생기는 신호(rout)를 이용하여 생성하게 된다. 인로 인해 본 발명의 데이터 출력제어회로는 폴링 데이터출력 인에이블신호를 위해서는 다수의 플립플롭도 구비하지 않아도 되며, 다수의 전송게이트도 없게 된다.
그러므로 본 발명의 데이터 출력제어회로는 종래보다 차지하는 회로면적이 줄게되며, 구비되는 회로가 적으므로 소비되는 전력도 크게 줄일 수 있다.
본 발명의 데이터 출력제어회로 적용하게 되는 동기식 메모리 장치는 데이터를 출력하는 데이터 출력부의 회로면적을 크게 줄일 수 있고, 소비되는 전력도 감소되는 효과를 기대할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명의 데이터 출력제어회로를 적용하는 동기식 메모리 장치는 종래보다 데이터를 출력하기 위한 회로면적을 크게 줄일 수 있으며, 데이터가 출력되는 데 소모되는 전력도 크게 줄일 수 있다.
도1은 통상적인 동기식메모리장치에서 리드명령어 대응하는 데이터를 출력하기 위한 관련블럭을 나타내는 블럭구성도
도2는 도1의 데이터출력제어부를 나타내는 블럭구성도.
도3은 도2에 도시된 라이징데이터 출력제어용 신호 쉬프트부를 나타내는 회로도.
도4는 도2에 도시된 데이터 출력제어부의 동작을 나타내는 파형도.
도5는 본 발명의 바람직한 실시예에 따른 데이터 출력제어회로를 나타내는 블럭구성도.
도6은 도5에 도시된 라이징데이터 출력제어용 신호 쉬프트부를 나타내는 회로도.
도7은 도5에 도시된 폴링데이터 출력인에이블 신호생성부를 나타내는 회로도.
* 도면의 주요부분에 대한 부호설명 *
T1 ~ T12 : 전송게이트
I1 ~ I6 : 인버터

Claims (4)

  1. 지연고정루프에서 출력되는 라이징 데이터용 DLL클럭과 폴링 데이터용 DLL클럭에 각각 동기시켜 라이징데이터와 폴링데이터를 출력하는 동기식 메모리 장치의 데이터 출력제어회로에 있어서,
    리드명령어에 응답하여 내부신호를 출력하는 내부신호생성부;
    상기 내부신호를 상기 라이징 데이터용 DLL클럭에 동기시켜, 셋팅된 카스레이턴시 모드에 대응하는 클럭주기만큼 쉬프팅시킨 라이징 데이터출력 인에이블신호로 출력하는 라이징데이터 출력제어부; 및
    상기 라이징 데이터출력 인에이블신호를 상기 폴링 데이터용 DLL클럭에 동기시켜 폴링 데이터출력 인에이블신호로 출력하는 폴링데이터 출력제어부
    를 구비하는 데이터 출력제어회로.
  2. 제 1 항에 있어서,
    상기 라이징데이터 출력제어부는
    상기 라이징데이터용 DLL클럭을 클럭입력단으로 각각 입력받고, 상기 내부신호를 첫번째 플립플롭수단의 데이터 입력단으로 입력받으며, 다음단부터는 앞단의 부출력을 다음단의 데이터 입력단으로 입력받는 다수의 D형 플립플롭수단을 구비하는 라이징데이터 출력제어용 신호 쉬프팅수단;
    상기 다수의 D형 플립플롭수단의 정출력단에서 출력되는 신호를 각각 입력받으며, 상기 셋팅된 카스레이턴시 모드에 대응하는 제어신호에 의해 선택적으로 턴온되는 다수의 제1 전송게이트를 구비하는 신호선택부; 및
    상기 신호선택부에서 출력되는 신호를 버퍼링하여 상기 라이징 데이터출력 인에이블신호로 출력하는 제1 버퍼링수단을 구비하는 것을 특징으로 하는 데이터 출력제어회로.
  3. 제 2 항에 있어서,
    상기 폴링데이터 출력제어부는
    상기 폴링데이터용 DLL클럭을 소정시간(상기 라이징 데이터 출력제어용 신호 쉬프팅수단과 상기 신호선택부에서 라이징데이터용 DLL클럭이 지연되는 지연시간만큼) 지연시켜 출력하는 지연부;
    상기 제1 전송게이트에서 출력되는 신호를 상기 지연부에서 출력되는 폴링데이터용 DLL클럭에 동기시켜 출력하는 클럭동기수단; 및
    상기 클럭동기수단에서 출력되는 신호를 버퍼링하여 상기 폴링 데이터용출력 인에이블신호를 출력하는 제2 버퍼링수단을 구비하는 것을 특징으로 하는 데이터 출력제어회로.
  4. 제 3 항에 있어서,
    상기 클럭동기수단은
    상기 지연부에서 출력되는 폴링데이터용 DLL클럭을 클럭입력단으로 입력받고 상기 제1 전송게이트에서 출력되는 신호를 데이터입력단으로 입력받는 D형 플립플롭을 구비하는 것을 특징으로 하는 데이터 출력제어회로
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