JP2006277892A - 半導体記憶装置 - Google Patents

Abstract

【課題】 外部クロックに同期して連続してデータを出力する半導体記憶装置であって、１つのクロック信号から定まる複数のタイミングを同時に最適化するようにタイミング調整することのできる半導体記憶装置を提供する。
【解決手段】 データ出力制御信号生成回路１１は、外部クロックに同期した、連続する複数のデータ出力タイミングを示すデータ出力制御信号を生成する。タイミング調整回路１３は、データ出力制御信号生成回路１１で生成されたデータ出力制御信号で示された複数のデータ出力タイミングの中で、所定のデータ出力タイミングを他のデータ出力タイミングと独立に調整する。
【選択図】 図１

Description

本発明は、外部クロック信号に同期して連続的にデータを出力する半導体記憶装置に関する。

半導体記憶装置には常にデータアクセスの高速化が要求されており、様々な手法で高速化を図った半導体記憶装置がある。

例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の出力タイミングを改良し、高速な出力を可能としたＥＤＯ（Ｅｘｔｅｎｄｅｄ Ｄａｔａ Ｏｕｔ） ＤＲＡＭがある。

また、外部からのクロック信号に同期して連続的にデータを読み書きすることにより、高速なデータの入出力を可能にしたＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）がある。

また、さらなる高速化の要求に応えるため、ＳＤＲＡＭの２倍のデータレートで動作するＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ） ＳＤＲＡＭがある。ＤＤＲ ＳＤＲＡＭは、１周期分のクロック信号の立ち上がりと立ち下がりの両方でデータを読み書きすることにより、ＳＤＲＡＭの転送速度を２倍にするものである（例えば、特許文献１参照）。

ＳＤＲＡＭあるいはＤＤＲ ＳＤＲＡＭでは、外部クロックに同期してデータを出力するために、外部クロックに同期した出力用クロックを生成し、その出力用クロックのエッジでデータをフリップフロップにラッチし、フリップフロップにラッチされたデータを出力トランジスタにより出力する構成が採られる。

図４は、従来のＤＤＲ ＳＤＲＡＭのデータ出力部の構成を示すブロック図である。図４を参照すると、従来のＤＤＲ ＳＤＲＡＭのデータ出力部は、データ出力制御信号生成回路５１、バッファリング回路５２、および出力回路５３を有している。

データ出力制御信号生成回路５１は、外部クロックの立ち上がりエッジおよび立ち下がりエッジに同期したデータ出力タイミングを示すデータ出力制御信号（ＤＬＬ、ＢＤＤ）を生成する。

バッファリング回路５２は、データ出力制御信号生成回路５１で生成されたデータ出力制御信号を波形整形し、出力トランジスタ５３に与える。バッファリング回路５２は、１段または複数段のインバータで構成される。インバータの段数は配線長や出力トランジスタ数などの構成により異なる。

出力回路５３は、バッファリング回路５２からのデータ出力制御信号に従ったタイミングでデータを出力する。

図５は、図４に示した出力回路の構成示す回路図である。図５を参照すると、出力回路５３は、イネーブル回路６１、タイミング制御回路６２、フリップフロップ回路６３、および出力トランジスタ回路６４を有している。

イネーブル回路６１には、データ（Ｄａｔａ）およびイネーブル信号（ＯＥ）が入力している。イネーブル回路６１は、イネーブル信号に従ってデータをイネーブルする。イネーブルされている間のデータは外部クロック信号に同期して連続的に出力される。

タイミング制御回路６２は、データ出力制御信号生成回路５１からのデータ出力制御信号ＤＬＬ、ＢＤＤで示されたタイミングでイネーブル回路６１からのデータをフリップフロップ回路６３に与えてラッチさせる。

フリップフロップ回路６３は、タイミング制御回路６２から与えられたデータをラッチし、出力トランジスタ回路６４に与える。

出力トランジスタ回路６４は、ＰｃｈトランジスタおよびＮｃｈトランジスタからなり、フリップフロップ回路６３にラッチされたデータを出力データＤｏｕｔとして出力する。

図６は、図５に示した出力回路の動作を示すタイミングチャートである。図６を参照すると、外部クロックの立ち上がりおよび立ち下がりのエッジに同期したデータ出力制御信号ＤＬＬ、ＢＤＤの立ち下がりのタイミングにより、イネーブル期間中のデータ（Ｄａｔａ１〜４）がフリップフロップ回路６３にラッチされ、外部クロックと所定のタイミング関係で出力データ（Ｄｏｕｔ）として出力トランジスタ６４から出力される。

出力データ（Ｄｏｕｔ）におけるデータの変化のタイミングは、前の状態によって異なる。

図７は、各状態における出力データの変化タイミングを示すタイミングチャートである。図７を参照すると、（ａ）データ切り替わり時、（ｂ）先頭データの出力開始時、（ｃ）最終データの出力終了時で出力データの変化タイミングが異なっているのが分かる。そして、これら各々の場合について外部クロックとの関係でスペックが規定されている。

ＰｃｈおよびＮｃｈの両方のトランジスタが共にオフの状態からどちらかのトランジスタがオンになるとき、すなわち先頭データＤａｔａ１の出力開始時のスペックがｔＬＺ（Ｃｌｏｃｋ ｔｏ Ｄａｔａｏｕｔ ｌｏｗ ｉｍｐｅｄｅｎｃｅ）である。一方のトランジスタがオンで他方のトランジスタがオフの状態からオンとオフが逆転するとき、すなわちデータの切り替わり時のスペックがｔＡＣ（Ａｃｃｅｓｓ ｔｉｍｅ ｆｒｏｍ ｃｌｏｃｋ）である。一方のトランジスタがオンで他方のトランジスタがオフの状態から両方のトランジスタが共にオフの状態になるとき、すなわち最終データＤａｔａ４の出力終了時のスペックがｔＨＺ（Ｃｌｏｃｋ ｔｏ Ｄａｔａｏｕｔ ｈｉｇｈ ｉｍｐｅｄｅｎｃｅ）である。

また、先頭、中間、最終データの全てに対してｔＯＨ（Ｄａｔａ ｈｏｌｄ ｔｉｍｅ）が規定されている。

これら全てのスペックを満たし得るように、外部クロックに対する動作タイミングを調整する必要があるが、前の状態の違いによりデータが出力されるタイミングが異なるので、これら全てのスペックを満たすように調整するのが困難な場合がある。

例えば、ｔＡＣで最適となるように動作タイミングを調整すると、ｔＬＺおよびｔＨＺでは最適なタイミングでなくなり、最悪の場合にはスペックを満たすことができない状態になりうる。

一方、ＥＤＯ ＤＲＡＭも高速なデータ出力を可能にするものであるが、構成はＤＤＲ ＳＤＲＡＭなどと異なっている。

図８は、一般的なＥＤＯ ＤＲＡＭのデータ出力部の構成を示すブロック図である。図８を参照すると、データ出力部は、ＣＡＳゲート回路７１、フリップフロップ回路７２および出力トランジスタ回路７３を有している。

フリップフロップ回路７２の有するＰｃｈ用フリップフロップおよびＮｃｈ用フリップフロップの各々には、ＣＡＳゲート回路７１を介してデータＤｏＮおよびＤｏＴが入力されている。

ＣＡＳゲート回路７１は、データＤｏＮおよびＤｏＴを内部ＣＡＳ信号ＩＣＡＳでゲーティングする。各ゲートは、外部のＣＡＳに同期する内部ＣＡＳ信号ＩＣＡＳに従い、ＣＡＳがアクティブのとき開き、ＣＡＳがノンアクティブのとき閉じる。ゲートが開いているときデータＤｏＴ、ＤｏＮがフリップフロップ回路７２の各フリップフロップに入力される。

フリップフロップ回路７１の各フリップフロップは、出力トランジスタ回路７３の有するＰｃｈトランジスタおよびＮｃｈトランジスタのオン／オフを制御する。フリップフロップの出力が“１”のときトランジスタはオンとなり、フリップフロップの出力が“０”のときトランジスタはオフとなる。また、２つのフリップフロップの出力が共に“０”とならないように、これらのフリップフロップはタスキがけ接続されている。

また、フリップフロップは、出力イネーブル信号ＩＯＥ、書き込みイネーブル信号ＩＷＥ、および制御信号ＩＲＢＣＢによって出力データＤｏｕｔをハイインピーダンス（Ｈｉｇｈ−Ｚ）にするように制御される。制御信号ＩＲＢＣＢは、ＲＡＳおよびＣＡＳが共に“１”のときに“１”となる信号であり、完全に非活性な状態での出力を停止する信号である。

図９は、図８に示したＥＤＯ ＤＲＡＭの動作を示すタイミングチャートである。図９を参照すると、まず、ＲＡＳ信号がアクティブになった後にＣＡＳ信号がアクティブになると、内部ＣＡＳ信号ＩＣＡＳが“１”となり、ＣＡＳゲート回路７１のゲートが開く。

ただし、この時点では、セルからの読み出しデータは出力バスに到達しておらず、データＤｏＴおよびＤｏＮは共にプリチャージ状態のままで“１”のレベルに保たれている。そのため出力データＤｏｕｔはＨｉｇｈ−Ｚに保たれる。その後、データＤｏＴおよびＤｏＮが現れると、それに応じて出力データＤｏｕｔが変化する。

これは出力変化（ｔＲＡＣ）がＲＡＳ信号により決まるのでＲＡＳ−アクセスと呼ばれる。

次に、ＣＡＳ信号がノンアクティブとなり、アドレスＡＤＤが変化した直後に、ＣＡＳ信号が再びアクティブになると、データバスには古いアドレスのデータが残っているので、ゲートが開いても暫くは古いデータが出力される。その後、アドレスの変化がデータバスに伝わって新たなアドレスのデータが出力される。

これは出力変化（ｔＡＡ）がアドレスによって決まるのでアドレス−アクセスと呼ばれる。

次に、再度、ＣＡＳ信号がノンアクティブとなり、アドレスＡＤＤの変化の後十分に時間が経ってから、ＣＡＳ信号がアクティブになると、今度は、データバスに新たなアドレスのデータが出ているので、ゲートが開くと同時に新たなアドレスのデータが出力される。

これは出力変化（ｔＣＡＣ）がＣＡＳ信号によって決まるのでＣＡＳ−アクセスと呼ばれる。

この様にＥＤＯ ＤＲＡＭにはｔＬＺの概念がなく、最初のＣＡＳによるアクセスでもｔＬＺに相当する時間値は、ＲＡＳ信号、アドレス、ＣＡＳ信号の時間関係によってｔＲＡＣ、ｔＡＡ、ｔＣＡＣのいずれにもなり得る。また、ｔＨＺに相当する最終データの出力終了時のタイミングはＣＡＳ信号によらない。したがって、ＳＤＲＡＭやＤＤＲ ＳＤＲＡＭのような一方を最適にすると他方が最適にできないという関係は存在しない。
特開２００１−１１０１８３号公報

上述した従来のＳＤＲＡＭやＤＤＲ−ＳＤＲＡＭのような半導体記憶装置では、１つのクロック信号から定まる複数のタイミングについてスペックが規定されているので、それらのタイミングを同時に最適化するようにタイミング調整することが困難であった。

本発明の目的は、外部クロックに同期して連続してデータを出力する半導体記憶装置であって、１つのクロック信号から定まる複数のタイミングを同時に最適化するようにタイミング調整することのできる半導体記憶装置を提供することである。

上記目的を達成するために、本発明の半導体記憶装置は、
外部クロック信号に同期して連続してデータを出力する半導体記憶装置であって、
前記外部クロックに同期した、連続する複数のデータ出力タイミングを示すデータ出力制御信号を生成するデータ出力制御信号生成回路と、
前記データ出力制御信号生成回路で生成された前記データ出力制御信号で示された複数の前記データ出力タイミングの中で、所定のデータ出力タイミングを他のデータ出力タイミングと独立に調整するタイミング調整回路とを有している。

したがって、本発明によれば、データ出力制御信号生成回路が生成したデータ出力制御信号に対して、タイミング調整回路が、一部のデータ出力タイミングを他のデータ出力タイミングと独立に調整するので、１つのクロック信号から定まる複数のタイミングを同時に最適化するようにタイミング調整することができる。

また、前記タイミング調整回路は、先頭データの出力開始時および最終データの出力終了時のデータ出力タイミングを、他のデータ出力タイミングと独立に調整することとしてもよい。

これによれば、先頭データの出力開始時および最終データの出力終了時のデータ出力タイミングが他と独立に調整されるので、先頭データの出力開始時および最終データの出力終了時のデータ出力タイミングが他のデータ出力タイミングと異なる場合に、その両方を同時に最適化することができる。

また、前記データを出力していない間、出力端子はハイインピーダンス状態であり、
前記タイミング調整回路は、前記先頭データの出力開始時および前記最終データの出力終了時のデータ出力タイミングを所定時間だけ遅延させることとしてもよい。

これによれば、先頭データの出力開始時および最終データの出力終了時のデータ出力タイミングが遅延させるので、データを出力していない間は出力端子がハイインピーダンス状態であるような構成において、ハイインピーダンスと通常のデータ出力状態との遷移が、通常のデータ出力状態のデータが反転する遷移よりも短時間で行われても、それら遷移のタイミングのずれを低減することができる。

また、対をなすＰｃｈおよびＮｃｈの２つの出力トランジスタによりデータを出力しており、
前記所定時間は、一方の出力トランジスタがオンで他方の出力トランジスタがオフの状態からオンとオフが逆転するのにかかる時間と、一方の出力トランジスタがオンで他方の出力トランジスタがオフの状態から両方ともオフとなるのにかかる時間あるいは両方の出力トランジスタがオフの状態から一方の出力トランジスタがオンとなるのにかかる時間との差分に相当する時間であるとしてもよい。

これによれば、一方の出力トランジスタがオンで他方がオフの状態からオンとオフが逆転するのにかかる時間と、一方がオンで他方がオフの状態から両方ともオフとなるのにかかる時間あるいは両方がオフの状態から一方がオンとなるのにかかる時間との差分に相当する時間だけ遅延するので、出力回路が対をなすＰｃｈおよびＮｃｈの２つの出力トランジスタによりデータを出力する構成において、遷移のタイミングのずれを低減することができる。

また、前記タイミング調整回路は、
前記データ出力制御信号生成回路で生成された前記データ出力制御信号を所定時間だけ遅延させる遅延回路と、
前記データ出力制御信号生成回路で生成された前記データ出力制御信号と前記遅延回路の出力とのいずれかを選択して出力する制御回路とを有している。

これによれば、遅延回路が、データ出力制御信号を所定時間だけ遅延させ、制御回路が、データ出力制御信号と遅延回路の出力とのいずれかを選択して出力するので、半導体記憶装置の内部信号から容易に生成可能な制御信号でタイミング調整が可能である。

また、前記外部クロックの立ち上がりエッジと立ち下がりエッジの両方でデータを出力するＤＤＲ ＳＤＲＡＭであるとしてもよい。

本発明によれば、データ出力制御信号生成回路が生成したデータ出力制御信号に対して、タイミング調整回路が、一部のデータ出力タイミングを他のデータ出力タイミングと独立に調整するので、１つのクロック信号から定まる複数のタイミングを同時に最適化するようにタイミング調整することができる。

本発明を実施するための形態について図面を参照して詳細に説明する。

図１は、本発明の一実施形態のＤＤＲ ＳＤＲＡＭの構成を示すブロック図である。図１を参照すると、本実施形態のＤＤＲ ＳＤＲＡＭは、データ出力制御信号生成回路１１、バッファリング回路１２、タイミング調整回路１３、および出力回路１４を有している。

データ出力制御信号生成回路１１は、従来と同様のものであり、外部クロックの立ち上がりエッジおよび立ち下がりエッジに同期したデータ出力タイミングを示すデータ出力制御信号（ＤＬＬ、ＢＤＤ）を生成する。

バッファリング回路１２は、データ出力制御信号生成回路１１で生成されたデータ出力制御信号を波形整形する。バッファリング回路１２は、１段または複数段のインバータで構成される。インバータの段数は配線長や出力トランジスタ数などの構成により異なる。

タイミング調整回路１３は、バッファリング回路１２からのデータ出力制御信号のデータ出力タイミングについて、先頭データの出力開始および最終データの出力終了のタイミングと、他のデータ出力タイミングとを独立に調整し、出力回路１４に与える。

なお、タイミング調整回路１３がバッファリング回路１２の一部としての機能を兼ねることにより、バッファリング回路１２をその分だけ少ない段数のインバータで構成することとしてもよい。

出力回路１４は、図５に例示した従来と同様のものであり、対をなすＰｃｈおよびＮｃｈの２つの出力トランジスタによりデータを出力する構成である。そして、出力回路１４は、タイミング調整回路１３からのデータ出力制御信号に従ったタイミングでデータを出力する。また、出力回路１４は、データを出力しない間、出力端子をハイインピーダンス状態にする。

図２は、タイミング調整回路の構成例を示す回路図である。ここでは、バッファリング回路１２が奇数段のインバータで構成されているものとする。図２を参照すると、タイミング調整回路１３は遅延回路２１および制御回路２２で構成されている。

遅延回路２１は、バッファリング回路１２の出力を所定時間だけ遅延させる。遅延させる時間は、出力回路１４の一方の出力トランジスタがオンで他方がオフの状態からオンとオフが逆転するのにかかる時間と、一方がオンで他方がオフの状態から両方ともオフとなるのにかかる時間あるいは両方がオフの状態から一方がオンとなるのにかかる時間との差分に相当する時間である。

制御回路２２は、制御信号に応じ、先頭データの出力開始時および最終データの出力終了時のデータ出力タイミングでは遅延回路２１の出力を選択し、他のデータ出力タイミングではバッファリング回路１２の出力を選択し、選択した信号をデータ出力制御信号として出力回路１４に送る。なお、制御回路２２に与える制御信号は、先頭データの出力開始時および最終データの出力終了時を他のデータ出力タイミングと区別する信号であり、ＤＤＲ ＳＤＲＡＭの内部信号から容易に生成することができる。

図３は、図２に示したタイミング調整回路からのデータ出力制御信号により動作する出力回路の動作を示すタイミングチャートである。図３において、データ出力制御信号ＤＬＬ、ＢＤＤは、データ出力制御信号生成回路１１で外部クロックの立ち上がりおよび立ち下がりのエッジに同期して生成され、タイミング調整回路１３で調整された信号である。

データ出力制御信号ＤＬＬ、ＢＤＤは、先頭データの出力開始時および最終データの出力終了時（図中の（１））のデータ出力タイミングが、他のデータ（図中の（２））の出力タイミングと比べて所定時間だけ遅延している。

このデータ出力制御信号ＤＬＬ、ＢＤＤの立ち下がりのタイミングにより、イネーブル期間中のデータ（Ｄａｔａ１〜４）が、出力回路１４内のフリップフロップにラッチされ、外部クロックと所定のタイミング関係で出力データ（Ｄｏｕｔ）として出力される。

図７にて説明した通り、出力データ（Ｄｏｕｔ）において、データ出力制御信号に対する変化のタイミングは、前の状態によって異なる。しかし、本実施形態のデータ出力制御信号ＤＬＬ、ＢＤＤは、先頭データの出力開始時および最終データの出力終了時（図中の（１））のデータ出力タイミングと、他のデータ（図中の（２））の出力タイミングとが独立に調整されているので、ｔＡＣとｔＬＺおよびｔＨＺとの全てのスペックを満たすことができる。

以上説明したように、本実施形態によれば、データ出力制御信号生成回路１１が、外部クロックに同期した、連続する複数のデータ出力タイミングを示すデータ出力制御信号を生成し、タイミング調整回路１３が、一部のデータ出力タイミングを他のデータ出力タイミングと独立に調整するので、１つのクロック信号から定まる複数のタイミングを同時に最適化するようにタイミング調整することができる。

また、タイミング調整回路１３は、先頭データの出力開始時および最終データの出力終了時のデータ出力タイミングを、他のデータ出力タイミングと独立に調整するので、先頭データの出力開始時および最終データの出力終了時のデータ出力タイミングが他のデータ出力タイミングと異なる場合に、その両方を同時に最適化することができる。

また、タイミング調整回路１３は、先頭データの出力開始時および最終データの出力終了時のデータ出力タイミングを遅延させるので、データを出力していない間は出力端子がハイインピーダンス状態であるような出力回路１４の構成において、ハイインピーダンスと通常のデータ出力状態との遷移が、通常のデータ出力状態のデータが反転する遷移よりも短時間で行われる場合に、それら遷移のタイミングのずれを低減することができる。

また、出力回路１４が対をなすＰｃｈおよびＮｃｈの２つの出力トランジスタによりデータを出力する構成において、遅延させる時間は、一方の出力トランジスタがオンで他方がオフの状態からオンとオフが逆転するのにかかる時間と、一方がオンで他方がオフの状態から両方ともオフとなるのにかかる時間あるいは両方がオフの状態から一方がオンとなるのにかかる時間との差分に相当する時間なので、それら遷移のタイミングのずれを低減することができる。

また、タイミング調整回路１３は、遅延回路２１と制御回路２２を有し、遅延回路２１が、データ出力制御信号生成回路１１で生成されたデータ出力制御信号を所定時間だけ遅延させ、制御回路２２が、データ出力制御信号と遅延回路２１の出力とのいずれかを選択して出力するので、ＤＤＲ ＳＤＲＡＭ等の半導体記憶装置の内部信号から容易に生成可能な制御信号でタイミング調整が可能である。

なお、本実施形態では、バッファリング回路の一部をタイミング調整回路にする構成を例示したが、本発明はこの構成に限定されるものではない。他の例として、データ出力制御信号生成回路または出力回路内にタイミング調整回路を設けることとしてもよい。

また、本実施形態に示したタイミング調整回路は一例であり、同様の機能を実現できれば他の構成であってもよい。

また、本実施形態は、先頭データの出力開始時と最終データの出力終了時のデータ出力タイミングを調整する例を示したが、本発明はこれに限定されるものではない。１つのクロック信号から定まる複数のデータ出力タイミングに、出力回路の構成などによって差異が生じる場合に、その差異を調整するものであればよく、どの位置のデータ出力タイミングを調整するものであってもよい。

本発明の一実施形態のＤＤＲ ＳＤＲＡＭの構成を示すブロック図である。 タイミング調整回路の構成例を示す回路図である。 図２に示したタイミング調整回路からのデータ出力制御信号により動作する出力回路の動作を示すタイミングチャートである。 従来のＤＤＲ ＳＤＲＡＭのデータ出力部の構成を示すブロック図である。 図４に示した従来の出力回路の構成示す回路図である。 図５に示した従来の出力回路の動作を示すタイミングチャートである。 各状態における出力データの変化タイミングを示すタイミングチャートである。 一般的なＥＤＯ ＤＲＡＭのデータ出力部の構成を示すブロック図である。 図８に示した一般的なＥＤＯ ＤＲＡＭの動作を示すタイミングチャートである。

符号の説明

１１ データ出力制御信号生成回路
１２ バッファリング回路
１３ タイミング調整回路
１４ 出力回路
２１ 遅延回路
２２ 制御回路

Claims (6)

1. 外部クロック信号に同期して連続してデータを出力する半導体記憶装置であって、
   前記外部クロックに同期した、連続する複数のデータ出力タイミングを示すデータ出力制御信号を生成するデータ出力制御信号生成回路と、
   前記データ出力制御信号生成回路で生成された前記データ出力制御信号で示された複数の前記データ出力タイミングの中で、所定のデータ出力タイミングを他のデータ出力タイミングと独立に調整するタイミング調整回路とを有する半導体記憶装置。
2. 前記タイミング調整回路は、先頭データの出力開始時および最終データの出力終了時のデータ出力タイミングを、他のデータ出力タイミングと独立に調整する、請求項１記載の半導体記憶装置。
3. 前記データを出力していない間、出力端子はハイインピーダンス状態であり、
   前記タイミング調整回路は、前記先頭データの出力開始時および前記最終データの出力終了時のデータ出力タイミングを所定時間だけ遅延させる、請求項２記載の半導体記憶装置。
4. 対をなすＰｃｈおよびＮｃｈの２つの出力トランジスタによりデータを出力しており、
   前記所定時間は、一方の出力トランジスタがオンで他方の出力トランジスタがオフの状態からオンとオフが逆転するのにかかる時間と、一方の出力トランジスタがオンで他方の出力トランジスタがオフの状態から両方ともオフとなるのにかかる時間あるいは両方の出力トランジスタがオフの状態から一方の出力トランジスタがオンとなるのにかかる時間との差分に相当する時間である、請求項３記載の半導体記憶装置。
5. 前記タイミング調整回路は、
   前記データ出力制御信号生成回路で生成された前記データ出力制御信号を所定時間だけ遅延させる遅延回路と、
   前記データ出力制御信号生成回路で生成された前記データ出力制御信号と前記遅延回路の出力とのいずれかを選択して出力する制御回路とを有する、請求項１〜４のいずれか１項に記載の半導体記憶装置。
6. 前記外部クロックの立ち上がりエッジと立ち下がりエッジの両方でデータを出力するＤＤＲ ＳＤＲＡＭである、請求項１〜５のいずれか１項に記載の半導体記憶装置。

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