JP2006309915A - 半導体メモリ素子 - Google Patents
半導体メモリ素子 Download PDFInfo
- Publication number
- JP2006309915A JP2006309915A JP2005380675A JP2005380675A JP2006309915A JP 2006309915 A JP2006309915 A JP 2006309915A JP 2005380675 A JP2005380675 A JP 2005380675A JP 2005380675 A JP2005380675 A JP 2005380675A JP 2006309915 A JP2006309915 A JP 2006309915A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- internal
- address
- unit
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
- G11C11/4082—Address Buffers; level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1066—Output synchronization
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Dram (AREA)
Abstract
【解決手段】コマンドデコーディング部と、前記部のCAS信号のアクティブ時点から偶数番目の内部クロックに同期された複数の駆動信号を生成する駆動信号生成部と、前記CAS信号に応答し取得した内部アドレスを前記複数の駆動信号に同期させて遅延出力するアドレス遅延部と、前記内部アドレスと遅延アドレスの1つを選択的に内部読出アドレスに出力するRD選択部と、読出レイテンシ情報信号を生成する読出レイテンシ情報信号生成部と、前記遅延アドレスのいずれかを選択して内部の書込アドレスに出力するWT選択部と、前記内部読出または書込アドレスをラッチして内部カラムアドレスに出力するラッチ部とを備える半導体メモリ素子を提供する。
【選択図】図6
Description
また、本発明の第11の側面は、第9の半導体メモリ装置を基本として、前記コマンドデコーディング部は、内部RASコマンドをゲート入力として、第1内部電圧の供給端に自身のソース端が接続された第1PMOSトランジスタと、内部CASコマンドをゲート入力として、前記第1PMOSトランジスタのドレイン端に自身のドレイン端が接続された第1NMOSトランジスタと、前記内部RASコマンドゲート入力として、前記第1NMOSトランジスタのソース端に自身のドレイン端が接続された第2NMOSトランジスタと、内部チップ選択コマンドをゲート入力として、前記第2NMOSトランジスタのソース端と第2内部電圧の供給端との間に、ドレインソース経路を有する第3NMOSトランジスタと、前記第1PMOSトランジスタ及び前記第1NMOSトランジスタの接続ノードに掛かった電圧を反転させ、前記CAS信号に出力するための第4インバータと、前記内部CAS信号をゲート入力として、前記第1内部電圧の供給端と前記第1PMOSトランジスタのドレイン端との間にソースドレイン経路を有する第2PMOSトランジスタとを備えることを特徴とする半導体メモリ素子である。
あるいはコマンドデコーディング部100は、内部RASコマンドRAS4をゲート入力として、内部電圧VDDの供給端に自身のソース端が接続されたPMOSトランジスタPM2と、内部CASコマンドCAS4bをゲート入力として、PMOSトランジスタPM2のドレイン端に自身のドレイン端が接続されたNMOSトランジスタNM2と、内部RASコマンドRAS4をゲート入力としてNMOSトランジスタNM2のソース端に自身のドレイン端が接続されたNMOSトランジスタNM3と、内部チップ選択コマンドCS4bをゲート入力として、NMOSトランジスタNM3のソース端と内部電圧VSSの供給端の間にドレインソース経路を有するNMOSトランジスタNM4と、PMOSトランジスタPM2及びNMOSトランジスタNM2の接続ノードに掛かった電圧を反転させてCAS信号CASP6に出力するためのインバータI2と、内部CAS信号CAS4bをゲート入力として内部電圧VDDの供給端とPMOSトランジスタPM2のドレイン端との間にソースドレイン経路を有するPMOSトランジスタPM3を備える。
200 駆動信号生成部
300 アドレス遅延部
400 RD選択部
500 読み出しレイテンシ情報信号生成部
600 WT選択部
700 ラッチ部
Claims (11)
- 複数のコマンドをデコーディングするためのコマンドデコーディング部と、
該コマンドデコーディング部のCAS信号のアクティブ時点から偶数番目の内部のクロックに同期された複数の駆動信号を生成するための駆動信号生成部と、
前記CAS信号に応答して、内部アドレスを印加され、これを前記複数の駆動信号に同期させて遅延して出力するためのアドレス遅延部と、
AL情報信号及び読み出しCAS信号に応答して、前記アドレス遅延部の前記内部アドレスと前記遅延アドレスのうち、いずれか1つを選択的に内部読み出しアドレスに出力するためのRD選択部と、
前記AL情報信号とCL情報信号とを印加されて、読み出しレイテンシ情報信号を生成するための読み出しレイテンシ情報信号生成部と、
該読み出しレイテンシ情報信号及び書き込みCAS信号に応答して、前記遅延アドレスのうち、いずれか1つを選択して内部の書き込みアドレスに出力するためのWT選択部と、
前記内部読み出しアドレスまたは前記内部の書き込みアドレスをラッチして、内部カラムアドレスに出力するためのラッチ部と
を備えることを特徴とする半導体メモリ素子。 - 前記駆動信号生成部は、
前記CAS信号のアクティブ時点から前記偶数番目の内部のクロックに前記CAS信号を同期させ、複数の第1ないし第4プレ駆動信号に出力するための遅延部と、
前記第1ないし第4プレ駆動信号を前記内部のクロックに同期させ、偶数番目の内部のクロックに同期された信号を前記第1ないし第4駆動信号として出力するための出力部と
を備えることを特徴とする請求項1に記載の半導体メモリ素子。 - 前記遅延部は、
前記CAS信号を前記内部のクロックに同期させて出力するための信号入力部と、
前記内部のクロックに同期されて駆動される複数のフリップフロップを備えて、前記信号入力部の出力信号をそれぞれ前記内部のクロックに同期させ、前記第1ないし第4プレ駆動信号に出力するためのフリップフロップ部と
を備えることを特徴とする請求項2に記載の半導体メモリ素子。 - 前記出力部は、
前記第1ないし第4プレ駆動信号を前記内部のクロックに同期させて、出力するための第1ないし第4出力部をそれぞれ前記第1ないし第4プレ駆動信号の単位で備えることを特徴とする請求項3に記載の半導体メモリ素子。 - 前記第1ないし第4出力部は、
前記第1ないし第4プレ駆動信号を遅延させるための遅延素子と、
該遅延素子の出力信号と前記内部のクロックとを入力とするNANDゲートと、
該NANDゲートの出力信号を反転させ、前記第1ないし第4駆動信号に出力するための第1インバータと
を備えることを特徴とする請求項4に記載の半導体メモリ素子。 - 前記アドレス遅延部は、
前記CAS信号に応答して、前記内部アドレスを伝達するための第1トランスファーゲートと、
該第1トランスファーゲートの出力アドレスをラッチするためのラッチ部と、
前記駆動信号に応答して駆動される複数のフリップフロップを備え、前記ラッチ部の出力信号をそれぞれの前記該当駆動信号に同期させて遅延し、第1ないし第4遅延アドレスに出力するためのフリップフロップ部と
を備えることを特徴とする請求項1ないし請求項3のいずれか一項に記載の半導体メモリ素子。 - 前記フリップフロップ部は、
前記第1駆動信号に同期させ、前記ラッチ部の出力信号を前記第1遅延アドレスに出力するための第1フリップフロップと、
前記第2駆動信号に同期させ、前記第1フリップフロップの出力信号を前記第2遅延アドレスに出力するための第2フリップフロップと、
前記第3駆動信号に同期させ、前記第2フリップフロップの出力信号を前記第3遅延アドレスに出力するための第3フリップフロップと、
前記第4駆動信号に同期させ、前記第3フリップフロップの出力信号を前記第4遅延アドレスに出力するための第4フリップフロップと
を備えることを特徴とする請求項6に記載の半導体メモリ素子。 - 前記RD選択部は、
第1及び第2AL情報信号を印加されるための第1信号入力部と、
第3及び第4AL情報信号を印加されるための第2信号入力部と、
前記第1信号入力部の出力信号に応答して、前記内部アドレスを第1出力ノードに伝達するための第2トランスファーゲートと、
前記第2信号入力部の出力信号に応答して、前記第1遅延アドレスを前記第1出力ノードに伝達するための第3トランスファーゲートと、
前記第1出力ノードに掛かった電圧を反転させるための第2インバータと、
前記読み出しCAS信号に応答して、前記第2インバータの出力信号を伝達し、前記内部読み出しアドレスに出力するための第4トランスファーゲートと
を備えることを特徴とする請求項7に記載の半導体メモリ素子。 - 前記WT選択部は、
第1及び第2読み出しレイテンシ情報信号を印加されるための第3信号入力部と、
第3及び第4読み出しレイテンシ情報信号を印加されるための第4信号入力部と、
第5及び第6読み出しレイテンシ情報信号を印加されるための第5信号入力部と、
前記第3信号入力部の出力信号に応答して、前記第2遅延アドレスを第2出力ノードに伝達するための第5トランスファーゲートと、
前記第4信号入力部の出力信号に応答して、前記第3遅延アドレスを前記第2出力ノードに伝達するための第6トランスファーゲートと、
前記第3信号入力部の出力信号に応答して、前記第4遅延アドレスを前記第2出力ノードに伝達するための第7トランスファーゲートと、
前記第2出力ノードに掛かった電圧を反転させるための第3インバータと、
前記書き込みCAS信号に応答して、前記第3インバータの出力信号を伝達し、前記内部の書き込みアドレスに出力するための第7トランスファーゲートと
を備えることを特徴とする請求項8に記載の半導体メモリ素子。 - 前記コマンドデコーディング部は、
内部RASコマンドをゲート入力として、第1内部電圧の供給端に自身のソース端が接続された第1PMOSトランジスタと、内部CASコマンドをゲート入力として、前記第1PMOSトランジスタのドレイン端に自身のソース端が接続された第1NMOSトランジスタと、前記内部RASコマンドゲート入力として、前記第1NMOSトランジスタのソース端に自身のドレイン端が接続された第2NMOSトランジスタと、内部チップ選択コマンドをゲート入力として、前記第2NMOSトランジスタのソース端と第2内部電圧の供給端との間に、ドレインソース経路を有する第3NMOSトランジスタと、前記第1PMOSトランジスタ及び前記第1NMOSトランジスタの接続ノードに掛かった電圧を反転させ、前記CAS信号に出力するための第4インバータと、前記内部CAS信号をゲート入力として、前記第1内部電圧の供給端と前記第1PMOSトランジスタのドレイン端との間にソースドレイン経路を有する第2PMOSトランジスタと
を備えることを特徴とする請求項9に記載の半導体メモリ素子。 - 前記コマンドデコーディング部は、
内部RASコマンドをゲート入力として、第1内部電圧の供給端に自身のソース端が接続された第1PMOSトランジスタと、内部CASコマンドをゲート入力として、前記第1PMOSトランジスタのドレイン端に自身のドレイン端が接続された第1NMOSトランジスタと、前記内部RASコマンドゲート入力として、前記第1NMOSトランジスタのソース端に自身のドレイン端が接続された第2NMOSトランジスタと、内部チップ選択コマンドをゲート入力として、前記第2NMOSトランジスタのソース端と第2内部電圧の供給端との間に、ドレインソース経路を有する第3NMOSトランジスタと、前記第1PMOSトランジスタ及び前記第1NMOSトランジスタの接続ノードに掛かった電圧を反転させ、前記CAS信号に出力するための第4インバータと、前記内部CAS信号をゲート入力として、前記第1内部電圧の供給端と前記第1PMOSトランジスタのドレイン端との間にソースドレイン経路を有する第2PMOSトランジスタと
を備えることを特徴とする請求項9に記載の半導体メモリ素子。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2005-0036579 | 2005-04-30 | ||
KR1020050036579A KR100638748B1 (ko) | 2005-04-30 | 2005-04-30 | 반도체메모리소자 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006309915A true JP2006309915A (ja) | 2006-11-09 |
JP4953273B2 JP4953273B2 (ja) | 2012-06-13 |
Family
ID=37234282
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005380675A Expired - Fee Related JP4953273B2 (ja) | 2005-04-30 | 2005-12-29 | 半導体メモリ素子 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7283421B2 (ja) |
JP (1) | JP4953273B2 (ja) |
KR (1) | KR100638748B1 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006309913A (ja) * | 2005-04-30 | 2006-11-09 | Hynix Semiconductor Inc | 半導体メモリ素子 |
JP2007095261A (ja) * | 2005-09-29 | 2007-04-12 | Hynix Semiconductor Inc | 半導体メモリ素子 |
JP2007095263A (ja) * | 2005-09-29 | 2007-04-12 | Hynix Semiconductor Inc | 半導体メモリ素子の内部アドレス生成装置 |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100868251B1 (ko) * | 2007-03-22 | 2008-11-12 | 주식회사 하이닉스반도체 | 반도체 메모리장치 |
US7844798B2 (en) * | 2007-12-13 | 2010-11-30 | Qimonda Ag | Command protocol for integrated circuits |
JP2010109717A (ja) * | 2008-10-30 | 2010-05-13 | Nec Electronics Corp | 半導体集積回路及びその制御方法 |
KR101103066B1 (ko) * | 2010-02-26 | 2012-01-06 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 어드레스 지연 회로 |
KR101215647B1 (ko) * | 2011-01-28 | 2012-12-26 | 에스케이하이닉스 주식회사 | 반도체메모리장치 |
KR20140108938A (ko) * | 2013-03-04 | 2014-09-15 | 삼성전자주식회사 | 반도체 메모리를 액세스하는 액세스 방법 및 반도체 회로 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20050035637A (ko) * | 2003-10-14 | 2005-04-19 | 주식회사 하이닉스반도체 | 전류 소모의 감소를 위한 반도체 메모리 소자 |
JP2006309913A (ja) * | 2005-04-30 | 2006-11-09 | Hynix Semiconductor Inc | 半導体メモリ素子 |
JP2007095261A (ja) * | 2005-09-29 | 2007-04-12 | Hynix Semiconductor Inc | 半導体メモリ素子 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5031787A (en) * | 1989-09-01 | 1991-07-16 | Anchor Hocking Packaging Company | Low height floating disk closure |
KR100218734B1 (ko) * | 1996-05-06 | 1999-09-01 | 김영환 | 싱크로노스 메모리의 내부펄스 신호발생 방법 및 그장치 |
US6088774A (en) * | 1996-09-20 | 2000-07-11 | Advanced Memory International, Inc. | Read/write timing for maximum utilization of bidirectional read/write bus |
KR100224277B1 (ko) * | 1997-01-08 | 1999-10-15 | 윤종용 | 동기형 반도체 장치의 내부클럭 발생회로 |
US6185664B1 (en) * | 1997-11-17 | 2001-02-06 | Micron Technology, Inc. | Method for providing additional latency for synchronously accessed memory |
JP2001060392A (ja) * | 1999-08-24 | 2001-03-06 | Mitsubishi Electric Corp | 半導体装置 |
JP2003297083A (ja) * | 2002-03-29 | 2003-10-17 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP3838939B2 (ja) | 2002-05-22 | 2006-10-25 | エルピーダメモリ株式会社 | メモリシステムとモジュール及びレジスタ |
KR100532421B1 (ko) * | 2003-02-17 | 2005-11-30 | 삼성전자주식회사 | (n/2)스테이지를 갖는 어드레스 버퍼 |
-
2005
- 2005-04-30 KR KR1020050036579A patent/KR100638748B1/ko active IP Right Grant
- 2005-12-29 JP JP2005380675A patent/JP4953273B2/ja not_active Expired - Fee Related
- 2005-12-29 US US11/323,509 patent/US7283421B2/en active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20050035637A (ko) * | 2003-10-14 | 2005-04-19 | 주식회사 하이닉스반도체 | 전류 소모의 감소를 위한 반도체 메모리 소자 |
US20050105363A1 (en) * | 2003-10-14 | 2005-05-19 | Ko Bok R. | Semiconductor memory device having column address path therein for reducing power consumption |
JP2006309913A (ja) * | 2005-04-30 | 2006-11-09 | Hynix Semiconductor Inc | 半導体メモリ素子 |
JP2007095261A (ja) * | 2005-09-29 | 2007-04-12 | Hynix Semiconductor Inc | 半導体メモリ素子 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006309913A (ja) * | 2005-04-30 | 2006-11-09 | Hynix Semiconductor Inc | 半導体メモリ素子 |
JP2007095261A (ja) * | 2005-09-29 | 2007-04-12 | Hynix Semiconductor Inc | 半導体メモリ素子 |
JP2007095263A (ja) * | 2005-09-29 | 2007-04-12 | Hynix Semiconductor Inc | 半導体メモリ素子の内部アドレス生成装置 |
US8483005B2 (en) | 2005-09-29 | 2013-07-09 | Hynix Semiconductor Inc. | Internal signal generator for use in semiconductor memory device |
Also Published As
Publication number | Publication date |
---|---|
KR100638748B1 (ko) | 2006-10-30 |
US20060245292A1 (en) | 2006-11-02 |
JP4953273B2 (ja) | 2012-06-13 |
US7283421B2 (en) | 2007-10-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR102401526B1 (ko) | 입력 클록 신호와 다상 클록 신호 간의 위상 관계를 결정하기 위한 장치 및 방법 | |
TWI665683B (zh) | 在半導體記憶體中提供內部記憶體命令及控制信號之裝置及方法 | |
KR100673904B1 (ko) | 반도체메모리소자 | |
JP4953273B2 (ja) | 半導体メモリ素子 | |
JP4007776B2 (ja) | ポステッドcas機能を有する同期式半導体メモリ装置 | |
US7102939B2 (en) | Semiconductor memory device having column address path therein for reducing power consumption | |
JP2007095261A (ja) | 半導体メモリ素子 | |
JP4915692B2 (ja) | 半導体メモリ素子の内部アドレス生成装置 | |
US8483005B2 (en) | Internal signal generator for use in semiconductor memory device | |
JPH10162576A (ja) | 半導体メモリ装置のカラム選択ラインイネーブル回路 | |
JP4278937B2 (ja) | アドレス選択回路および半導体記憶装置 | |
JP2009124532A (ja) | 半導体集積回路 | |
KR100798795B1 (ko) | 내부 어드레스 생성장치 및 그의 구동방법 | |
KR20220094165A (ko) | 반도체 기억장치 | |
KR100641937B1 (ko) | 동기 반도체 메모리 장치 | |
KR100649059B1 (ko) | 반도체 집적 회로 | |
KR100536598B1 (ko) | 클럭활성화 시점을 선택하는 반도체메모리장치 | |
JP4727073B2 (ja) | 半導体メモリ | |
JP5418528B2 (ja) | 半導体メモリ | |
KR20110045394A (ko) | 반도체 메모리 장치 및 그 구동 방법 | |
KR20070063291A (ko) | 데이터 마스킹 회로 | |
KR20050059948A (ko) | 고속 동작에 적합한 x 주소 추출기, x 주소 추출 방법및 메모리 | |
KR20000038480A (ko) | 칩 면적이 작고 전력소모가 적은 데이터 출력버퍼 제어회로 및이를 구비하는 이중 데이터율 동기식 디램 | |
KR20070117248A (ko) | 인풋 셋업/홀드 타임 마진을 확보할 수 있는 샘플링 클럭생성 회로, 샘플링 클럭 생성 방법, 동기형 반도체 메모리장치 및 메모리 시스템 | |
JP2004265504A (ja) | 半導体集積回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080930 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110413 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110415 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110610 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120224 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120308 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150323 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150323 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |