KR100224277B1 - 동기형 반도체 장치의 내부클럭 발생회로 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 외부클럭 신호에 동기된 내부클럭 신호들을 발생하는 동기형 반도체 장치의 내부클럭 발생회로에 관한 것으로서, 외부클럭 신호에 동기된 내부클럭 신호들을 발생하는 동기형 반도체 장치의 내부클럭 발생회로에 있어서, 상기 외부클럭 신호에 동기되고, 기입/독출 동작의 개시를 알리는 펄스신호에 응답하여 소정의 시간동안 활성화되는 제어신호를 발생하는 외부클럭 제어수단과; 상기 제어신호가 활성화되는 동안만 상기 외부 클럭 신호에 동기된 내부클럭 신호를 발생하는 내부클럭 발생수단으로 이루어졌다.

Description

동기형 반도체 장치의 내부클럭 발생회로.
본 발명은 반도체 장치에 관한 것으로서, 더 구체적으로는 외부클럭 신호에 동기된 내부클럭 신호들을 발생하는 동기형 반도체 장치의 내부클럭 발생회로에 관한 것이다.
통신 단말이나 노트북 PC와 같이 전력 공급을 배터리에 의존하게 되는 휴대용 전자 제품의 수요가 증가함에 따라 소모 전력의 감소가 더욱 중요한 쟁점으로 부상하게 되었다. 특히 상기한 휴대용 제품의 경우에는 사용하지 않고 대기하는 시간이 대부분이기 때문에 스탠바이 모드(standby mode)에서의 소모 전력이 더욱 중요하다 할 수 있다. 저전력 요구를 만족시키기 위하여 장시간 사용을 하지 않는 경우에 메모리 칩들은 스탠바이 모드로 동작하게 된다. 이때 소모되는 전류를 스탠바이 모드 전류(standby mode current) 또는 sleep 모드 전류라 칭한다.
메모리 장치에서의 스탠바이 모드 전류는 동작 모드 전류 못지않게 매우 중요하다. 물론, 전류는 스탠바이 모드 상태와 동작 모드 상태에서 모두 소모 전력을 작게하기 위해 가능한 적게 흐르도록 하는 것이 요구되어진다. 그러나, 요구되어지는 동작 주파수가 점점 더 높아짐에 따라 동작 모드의 소모 전력은 이와 비례하여 늘어나게 된다. 동작 주파수의 증가는 트랜지스터의 충방전 빈도를 높임으로써 동작 전류의 증가에 기여하게 되는 것이다. 따라서, 동작 주파수의 증가와 함께 소모 전력을 줄이려는 시도가 다방면으로 진행되고 있다.
상기한 스탠바이 모드도 칩에 인가되는 신호들의 조합에 따라 몇가지의 세부적인 모드로 구분되어 진다. 특히, 시스템 클럭에 동기되어 동작하는 칩의 경우에는 외부에서 시스템 클럭이 칩으로 인가되어 동작할 때와 시스템 클럭이 동작하지 않고 레벨이 고정되는 경우의 두가지로 구분될 수 있다. 후자와 같이 논리 '하이' 또는 논리 '로우' 레벨로 고정되는 경우에는 칩 내부의 동작을 시스템 클럭의 하이 에지(high edge) 또는 로우 에지(low edge)를 받아서 동작하도록 구성하여 클럭이 일정한 레벨로 고정되면 동작되지 않도록 함으로써 전류 소모를 억제할 수 있다.
그러나, 전자와 같이 시스템 클럭이 계속해서 인가되는 경우에는 스탠바이 모드로 동작시의 전류를 억제하기가 용이하지 않다. 즉, 스탠바이 모드로 동작하는 칩이라 할지라도 특정 제어 신호들의 조합에 의해 다시 동작모드로 복귀될 수 있어야 하기 때문에 최소한의 소정 회로군은 항상 동작 모드로 외부의 입력에 반응하도록 구현되어야만 한다.
동기형 메모리 칩의 경우에는, 상기한 바와같이, 항상 동작 모드로 동작해야 하는 소정 회로군 중에 대표적인 것으로 시스템 클럭을 칩 내부 클럭으로 버퍼링해주는 클럭 버퍼가 있다. 그러나, 시스템 클럭은 대부분 칩 내부에서 항상 부하가 가장 큰 신호가 되기 때문에, 상기 클럭 버퍼 또한 적지않은 전류를 소모하는 블록이 된다. 그러므로, 스탠바이 모드에서 클럭 버퍼의 소모 전력을 감소시키기 위한 방법을 구현하는 것이 필요하다.
메모리 칩에서 소모되는 전류는 읽기 경로로 볼 때 입력버퍼, 디코딩, 메모리 셀, 감지증폭, 출력버퍼의 다섯가지 정도로 구분할 수 있다. 그리고, 쓰기 경로로 볼 때 입력버퍼, 디코딩, 기입 드라이버, 메모리 셀의 네가지 정도로 구분할 수 있다. 실제로 읽기나 쓰기의 동작 모드에서는 상술한 모든 부분들이 동작을 하게 되고 동작 전류는 동작 속도의 증가에 따라 점차 증가하게 된다. 그리고, 스탠바이 모드에서는 입력버퍼를 제외한 모든 회로가 동작을 정지하게 되어 소모전력이 최소가 되도록 한다. 그런데, 입력 버퍼 중에서 클럭버퍼는 다른 입력 버퍼에 비해 상대적으로 큰 부하를 구동하기 때문에 스탠바이 모드라 할지라도 외부에서 시스템 클럭이 인가되는 상태에서 동작을 하게 된다. 이때, 소모 전력의 대부분은 상기 클럭 버퍼에 의해 차지된다.
도 1에는 종래 기술에 따른 동기형 반도체 장치의 내부클럭 발생회로의 구성을 보여주는 블록도가 도시되어 있다.
도 1를 참조하면, 외부 시스템 클럭(X)은 내부적으로 생성되는 특정 제어신호에 의해서도 제어받지 않고 단순히 클럭 버퍼만을 통해 내부클럭으로 바뀌어진다. 상기 내부 클럭은 제어블럭, 쓰기 데이터 입력버퍼, 읽기 데이터 출력버퍼, 에코클럭 출력버퍼, 그리고 기타 회로 등으로 분산되며 시스템 클럭(X)이 인가될 때 항상 동작하게 되어 내부의 부하를 충반전시키게 된다.
그러나, 상술한 바와같은 종래 동기형 반도체 장치의 내부클럭 발생회로에 의하면, 클럭 버퍼에서 소모되는 전류를 감소시키 위해 스탠바이 모드에서 클럭 버퍼가 외부 입력 신호인 시스템 클럭(X)에 의해 구동되지 않도록 하는 것은 용이하지 않다. 왜냐하면, 시스템 클럭(X)에 동기되는 다른 입력 버퍼가 동작하지 않게 되어 스탠바이 모드에서 동작 모드로 다시 전환할 수 없기 때문이다. 그러므로, 외부 입력 중에서 칩의 동작 모드를 전환하는데 필요한 제어신호를 받아 들이는 입력 버퍼를 동기시키는 내부 클럭은 칩의 동작 모드에 상관없이 항상 인가되어여야 한다. 이로인해, 스탠바이 모드에서 소모되는 전력이 증가하는 문제점이 생겼다.
따라서 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 스탠바이 모드시 소모되는 전류를 줄일 수 있는 동기형 반도체 장치의 내부클럭 발생회로를 제공하는 데 있다.
도 1은 종래 기술에 따른 동기형 반도체 장치의 내부클럭 발생회로의 구성을 보여주는 블록도;
도 2는 본 발명에 따른 동기형 반도체 장치의 내부클럭 발생회로의 구성을 보여주는 블록도;
도 3은 도 2에 도시된 외부클럭 발생회로의 상세 회로를 보여주는 회로도;
도 4A는 도 2에 도시된 내부클럭 발생회로의 일 실시예에 따른 상세 회로를 보여주는 회로도;
도 4B는 도 2에 도시된 내부클럭 발생회로의 다른 실시예에 따른 상세 회로를 보여주는 회로도;
도 5는 본 발명에 따른 동작 타이밍도,
*도면의 주요 부분에 대한 부호 설명
100 : 제 1 클럭버퍼 200 : 외부클럭 제어회로
300 : 내부클럭 발생회로 400 : 제 2 클럭버퍼
상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 외부클럭 신호에 동기된 내부클럭 신호들을 발생하는 동기형 반도체 장치의 내부클럭 발생회로에 있어서, 상기 외부클럭 신호에 동기되고, 기입/독출 동작의 개시를 알리는 펄스신호에 응답하여 소정의 시간동안 활성화되는 제어신호를 발생하는 외부클럭 제어수단과; 상기 제어신호가 활성화되는 동안만 상기 외부 클럭 신호에 동기된 내부클럭 신호를 발생하는 내부클럭 발생수단을 포함한다.
이 실시예에 있어서, 상기 외부클럭 제어수단은, 복수개의 출력단자를 갖는 쉬프트 레지스터와 상기 쉬프트 레지스터의 출력단자들에 연결된 OR 게이트로 구성되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 내부클럭 발생수단은, 제 1 전달 게이트, 제 1 래치 수단, 그리고 AND 게이트로 구성되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 내부클럭 발생수단은, 제 1 전달 게이트, 제 2 전달 게이트, 제 1 래치 수단, 제 2 래치 수단, 그리고 AND 게이트로 구성되는 것을 특징으로 한다.
이와같은 회로에 의해서, 외부클럭 제어회로로부터 인가되는 제어신호에 의해 동작 상태에서 스탠바이 상태로 전한되면 내부클럭 발생회로가 자동적으로 비활성화되어 스탠바이 상태에서 소모되는 전력을 줄일 수 있다.
이하 본 발명의 실시예에 따른 참조도면 도 2 내지 도 5에 의거하여 상세히 설명한다.
도 2 내지 도 5에 있어서, 도 1에 도시된 구성요소와 동일한 기능을 갖는 구성요소에 대해서 동일한 참조번호를 병기한다.
도 2를 참조하면, 본 발명의 신규한 동기형 반도체 장치의 내부클럭 발생회로는 스탠바이 모드시 클럭 버퍼(400)에 의해 소모되는 전류를 줄이기 위한 것이다. 내부클럭 발생회로는 외부클럭 제어회로(200)와 내부클럭 발생회로(300)로 구성되어 있다. 상기 외부클럭 제어회로(200)는 외부 시스템 클럭(X)이 인가되는 제 1 클럭 버퍼(100)로부터 발생되는 제 1 내부 클럭(CLK1)에 동기되고, 기입/독출 동작의 개시를 알리는 펄스신호(S)가 인가되면 소정의 시간동안 활성화되는 제어신호(C)를 발생한다. 상기 내부클럭 발생회로(300)는 상기 외부클럭 제어회로(200)로부터 인가되는 상기 제어신호(C)가 활성화되는 동안만 상기 외부 클럭 신호(X)에 동기된 제 2 내부 클럭(CLK2)을 발생한다.
즉, 상기 외부클럭 제어회로(200)는 기입/독출 동작을 알리는 상기 펄스신호(S)가 인가되면 상기 제 1 내부 클럭(CLK1)에 동기되고 소정의 시간 동안만 활성화되는 상기 제어신호(C)를 발생한다. 그리고, 상기 내부클럭 발생회로(300)는 상기 제어신호(C)가 활성화되는 시간 동안만 상기 외부 시스템 클럭(X)에 동기된 제 2 내부 클럭(CLK2)을 발생하게 된다. 상기 제 2 내부 클럭(CLK2)은 제 2 클럭 버퍼(400)를 통해 제 2 내부 클럭(CLK2)이 요구되는 회로들로 전달된다. 상기 제어신호(C)가 활성화되는 시간이 지나면 자동적으로 상기 내부클럭 발생회로(300)는 비활성화된다. 이로써, 동작 모드에서 스탠바이 모드로 전환시 상기 제 2 클럭 버퍼(400)에 의해 소모되는 전류를 줄일 수 있게 되었다.
도 2에는 본 발명의 바람직한 실시예에 따른 동기형 반도체 장치의 내부클럭 발생회로의 구성을 보여주는 블록도가 도시되어 있다.
도 2를 참조하면, 외부로부터 인가되는 외부클럭 신호(X)는 제 1 클럭 버퍼(100)를 통해 제 1 내부클럭 신호(CLK1)로 바뀐다. 외부클럭 제어회로(200)는 상기 제 1 내부클럭 신호(CLK1)에 동기되고 독출/기입 동작의 개시를 알리는 펄스신호(S)에 응답하여 소정의 시간동안 활성화되는 제어신호(C)를 출력한다. 상기 펄스신호(S)가 인가되지 않을 경우 상기 외부클럭 제어회로(200)는 논리 '로우' 상태의 상기 제어신호(C)를 출력한다. 반면, 독출/기입 동작의 개시를 알리는 펄스신호(S)가 상기 외부클럭 제어회로(200)로 인가되면, 상기 외부클럭 제어회로(200)는 상기 제 1 내부클럭 신호(CLK1)에 동기된 논리 '하이' 상태의 상기 제어신호(C)를 출력한다.
그리고, 내부클럭 발생회로(300)는 상기 제어신호(C)가 활성화되는 동안만 상기 외부클럭 신호(X)에 동기된 제 2 내부클럭 신호(CLK2)를 발생한다. 제 2 클럭버퍼(400)는 상기 외부클럭 신호(X)에 동기된 상기 제 2 내부클럭 신호(CLK2)를 버퍼링하고 이를 상기 제 2 내부클럭 신호(CLK2)가 요구되는 회로들로 전달하게 된다. 예를들면, 독출 동작시에는 독출데이터 출력버퍼로 상기 제 2 내부클럭 신호(CLK2)를 전달하고 기입 동작시에는 기입데이터 입력버퍼로 상기 제 2 내부클럭 신호(CLK2)를 전달한다.
이와같이, 상기 외부클럭 신호(X)에 동기되어 동작하는 동기형 반도체 장치에 있어서, 종래의 경우 스탠바이 상태시 도 1에 도시된 클럭버퍼에 의해 소모되는 전력은 스탠바이 상태에서 소모되는 대부분의 전력을 차지하게 된다. 그러나, 본 발명에 따른 내부클럭 발생회로의 경우 스탠바이 상태에는 상기 외부클럭 신호(X)에 동기되는 상기 외부클럭 제어회로(200)로부터 논리 '로우' 상태의 상기 제어신호(C)가 출력되어 상기 내부클럭 발생회로(300)를 비활성화시키게 된다.
그리고, 독출/기입 동작의 개시를 알리는 상기 펄스신호(S)가 상기 외부클럭 제어회로(200)로 인가되면, 상기 외부클럭 제어회로(200)는 상기 펄스신호(S)에 응답하여 독출/기입 동작을 보장할 수 있는 시간동안 활성화되고 상기 외부클럭 신호(X)에 동기된 상기 제어신호(C)를 출력한다. 이에따라, 상기 내부클럭 발생회로(300)는 상기 제어신호(C)가 활성화되는 동안만 상기 외부클럭 신호(X)에 동기된 제 2 내부클럭 신호(CLK2)를 발생하며, 상기 제 2 내부클럭 신호(CLK2)는 제 2 클럭버퍼(400)를 통해 내부클럭 신호(CLK2)가 요구되는 회도들로 전달된다. 이후, 상기 제어신호(C)가 비활성화되며 이에 제어되는 상기 제 2 내부클럭 발생회로(300)는 자동적으로 비활성화되어 스탠바이 모드시 동작하지 않는다. 이로써, 스탠바이 모드시 소모되는 전력을 줄일 수 있게 되었다.
도 3에는 본 발명의 바람직한 실시예에 따른 외부클럭 제어회로의 상세 회로를 보여주는 회로도가 도시되어 있다.
도 3를 참조하면, 본 발명의 실시예에 따른 외부클럭 제어회로는 쉬프트 레지스터(210)와 OR 게이트(220)로 구성되어 있다. 상기 쉬프트 레지스터(210)는 도 2에 도시된 제 1 클럭버퍼(100)로부터 출력되는 제 1 내부클럭 신호(CLK1)에 동기되고, 기입/독출 동작의 개시를 알리는 펄스신호(S)에 응답하여 복수 개의 출력신호들(Q1 - Qn)을 출력한다. 상기 쉬프트 레지스터(210)는 직렬 연결된 다수 개의 D형 플립플롭들(FF1 - FFn)로 이루어졌다. 그리고, 상기 OR 게이트(220)는 상기 쉬프트 레지스터(210)로부터 출력되는 다수 개의 상기 출력신호들(Q1 - Qn)을 입력받아, 소정의 시간동안 활성화되는 제어신호(C)를 출력한다.
도 4A 내지 도 4B에는 본 발명의 바람직한 실시예에 따른 내부클럭 발생회로의 상세 회로를 보여주는 회로도가 도시되어 있다.
도 4A 및 도 4B에 도시된 내부클럭 발생회로는 도 3에 도시된 외부클럭 제어회로(200)로부터 출력되는 제어신호(C)가 활성화되는 동안만 외부클럭 신호(X)의 상승 시간에 동기된 내부클럭 신호(CLK2)를 발생한다. 도 4A에 도시된 상기 내부클럭 발생회로(300)는 제 1 및 제 2 전달 게이트들(310, 330), 제 1 및 제 2 래치들(320, 340), 그리고 낸드 게이트(350)로 이루어졌다. 상기 외부클럭 신호(X)가 논리 '로우' 상태에서 논리 '하이' 상태로 될 때 상기 제 1 전달 게이트(310)의 전송통로가 차단되고, 이로인해 상기 제어신호(C)가 입력되지 않는다. 그리고, 상기 제 2 전달 게이트(330)에 인가되는 상기 외부클럭 신호(X)가 논리 '로우' 상태에서 논리 '하이' 상태로 될 때 상기 제 2 전달 게이트(330)의 전송통로가 열려 상기 제 1 래치(320)의 논리 레벨이 상기 제 2 래치(340)로 전달된다.
상기 제어신호(C)가 논리 '로우' 상태로 인가될 경우 상기 내부클럭 발생회로(300)로부터 출력되는 제 2 내부클럭 신호(CLK2)는 비활성화된다. 반면, 상기 제어신호(C)가 소정의 시간동안 활성화되어 인가될 경우 상기 내부클럭 발생회로(300)는 상기 외부클럭 신호(X)에 동기된 상기 제 2 내부클럭 신호(CLK2)를 출력한다. 즉, 상기 외부클럭 신호(X)가 논리 '로우' 상태에서는 상기 제 1 전달 게이트(310)의 전송통로가 열려 논리 '하이' 상태의 상기 제어신호(C)가 상기 제 1 래치(320)에 의해 래치된다. 그리고, 상기 외부클럭 신호(X)가 논리 '하이' 상태에서는 상기 제 1 전달 게이트(310)의 전송통로가 차단되고 상기 제 2 전달 게이트(330)의 전송통로가 열리게 된다. 이에따라, 상기 제 1 래치(320)에 의해 래치된 논리 '하이' 상태의 상기 제어신호(C)가 상기 제 2 래치(340)로 전달된다. 따라서, 상기 AND 게이트(350)는 상기 제 2 래치(340)로 전달된 논리 '하이' 상태의 제어신호(C)와 상기 외부클럭 신호(X)를 조합하여 논리 '하이' 상태의 제 2 내부클럭 신호(CLK2)를 발생한다.
이와같이, 상기 제어신호(C)가 논리 '하이' 상태로 유지되는 동안 상기 내부클럭 발생회로(300)는 상기 외부클럭 신호(X)에 동기된 상기 제 2 내부클럭 신호(CLK2)를 발생한다. 그리고, 상기 제어신호(C)가 논리 '로우' 상태로 천이되면 상기 내부클럭 발생회로(300)로부터 출력되는 상기 제 2 내부클럭 신호(CLK2)는 비활성화된다. 따라서, 상기 내부클럭 발생회로(300)는 동작 상태에서 요구되는 시간동안만 활성화되고 스탠바이 상태에서는 자동적으로 비활성화되어 소모되는 전력을 방지할 수 있다. 그리고, 도 4B에 도시된 내부클럭 발생회로 역시 도 4A에 도시된 내부클럭 발생회로와 동일하게 동작함으로 여기서의 자세한 설명은 생략하기로 한다.
도 5에는 본 발명의 바람직한 실시예에 따른 동작 타이밍도가 도시되어 있다. 도 2 내지 도 5를 참조하면서, 본 발명에 따른 동작을 설명하면 다음과 같다. 동기형 반도체 장치의 내부클럭 발생회로의 동작을 동작 모드시와 스탠바이 모드시로 나눠 설명한다.
먼저, 외부클럭 신호(X)는 제 1 클럭버퍼(100)를 통해 제 1 내부클럭 신호(CLK1)로 바뀌며 기입/독출 동작의 개시를 알리는 펄스신호(S)가 상기 제 1 내부클럭 신호(CLK1)에 동기되어 외부클럭 제어회로(200)에 인가된다. 상기 외부클럭 제어회로(200)는 상기 펄스신호(S)에 응답하여 기입/독출 동작을 보장할 수 있는 시간동안 활성화되는 제어신호(C)를 출력한다. 즉, 도 3에 도시된 바와같이, 상기 제 1 내부클럭 신호(CLK1)에 동기된 쉬프트 레지스터(210)는 다수 개의 플립플롭들(FF1 - FFn)(여기서, n은 양의 정수)을 통해 대응되는 다수 개의 출력들(Q1 - Qn)을 발생한다. 그리고, 상기 다수 개의 출력들(Q1 - Qn)은 OR 게이트(220)를 통해 조합되어 소정의 시간동안 활성화되는 상기 제어신호(C)가 출력된다.
도 5에 도시된 바와같이, 상기 펄스신호(S)가 논리 '하이' 상태로 인가되면 상기 각 플립플롭(FF1 -FFn)은 순차적으로 논리 '하이' 상태의 출력들(Q1 - Qn)을 발생한다. 독출/기입 동작의 개시를 알리는 상기 펄스신호(S)가 상기 제 1 내부클럭 신호(CLK1)에 동기되어 논리 '하이' 또는 논리 '로우' 상태로 쉬프트 레지스터(210)의 제 1 플립플롭(FF1)에 샘플링된다. 그리고, 상기 펄스신호(S)가 샘플링된 주기로부터 한 주기 늦은 다음 주기에서부터 읽기나 쓰기를 실제로 시작하게 된다. 왜냐하면, 내부클럭 발생회로(300)에 구성된 래치들(310, 330)에 의해 외부클럭 신호(X)의 상승 시간에 동기되기 때문에 한 주기 늦은 다음 주기에서부터 실제의 동작이 시작된다.
그리고, 상기 펄스신호가 논리 '로우' 상태가 되면, 최종적으로 출력(Qn)을 발생하는 플립플롭(FFn)으로 상기 논리 '로우' 상태의 펄스신호(S)가 전달되는 시간까지 상기 제어신호(C)는 활성화된다. 상기 쉬프트 레지스터(210)의 구성 소자수에 따라 상기 제어신호(C)가 활성화되는 시간을 조절할 수 있기 때문에, 필요에 따라 구성 소자수를 증감하면 원하는 시간 동안 활성화된 상기 제어신호(C)를 얻을 수 있다. 도 5에 도시된 제 2 내부클럭 신호(CLK2)에서 알 수 있듯이 본 발명의 실시예에서는 6개의 플립플롭들로 구성된 쉬프트 레지스터(210)를 사용하였다.
그리고, 내부클럭 발생회로(300)는 상기 제어신호(C)가 활성화되는 구간 동안 상기 외부클럭 신호(X)에 동기된 제 2 내부클럭 신호(CLK2)를 출력한다. 즉, 상기 외부클럭 신호(X)가 논리 '하이' 상태일 때 도 4B에 도시된 전달 게이트(310)의 전송통로는 차단되고, 논리 '로우' 상태일 때 상기 전송통로가 열린다. 따라서, 상기 제어신호(C)가 활성화되는 동안만 AND 게이트(350)를 통해 상기 외부클럭 신호(X)에 동기된 제 2 내부클럭 신호(CLK2)가 출력된다. 여기서, 도 4A와 도 4B에 사용되는 래치들(320, 340)은 상기 제 2 내부클럭 신호(CLK2)를 상기 외부클럭 신호(X)에 동기시키기 위한 것이다. 이로써, 도 5에 도시된 바와같이, 상기 제어신호(C)가 활성화되는 구간의 다음 구간에서 상기 외부클럭 신호(X)의 상승시간에 동기된 상기 제 2 내부클럭 신호(CLK2)가 출력되어 기입 또는 독출 동작을 수행한다.
그리고, 상기 제 2 내부클럭 신호(CLK2)는 상기 제어신호(C)가 활성화되는 구간이 지나면 즉, 스탠바이 모드가 되면 내부클럭 발생회로(300)는 자동적으로 비활성화된다. 다시말해서, 동작 모드에서 스탠바이 모드로 전환되면 외부클럭 제어회로(200)로 펄스신호(S)가 인가되지 않기 때문에 상기 제어신호(C)는 논리 '로우' 상태로 유지된다. 그리고, 상기 제어신호(C)에 응답하여 제 2 내부클럭 신호(CLK2)를 출력하는 내부클럭 발생회로(300) 역시 논리 '로우' 상태의 상기 제어신호(C)에 의해 비활성화된다. 결국, 동작 모드에서 스탠바이 모드로 전환되면 자동적으로 내부클럭 발생회로(300)가 비활성화되어 종래의 경우 스탠바이 모드에서 소모되었던 대부분의 전류를 줄일 수 있게 되었다.
상기한 바와같이, 외부클럭 신호에 동기되는 동기형 반도체 장치의 내부클럭 발생회로를 외부클럭 제어회로와 내부클럭 발생회로로 나눠 구현하였다. 상기 외부클럭 제어회로는 상기 외부클럭 신호에 동기되며 독출/기입 동작의 개시를 알리는 펄스신호가 인가될 경우에만 동작하여 소정 시간동안만 활성화된 제어신호를 출력한다. 그리고, 상기 내부클럭 발생회로는 상기 제어신호가 활성화되는 동안만 상기 외부클럭 신호에 동기된 내부클럭 신호를 발생한다. 이로인해, 동작 모드에서 스탠바이 모드로 전환되면 자동적으로 상기 내부클럭 발생회로는 비활성화된다. 따라서, 스탠바이 모드시 클럭버퍼에 의해 소모되는 전류를 줄일 수 있다.

Claims (4)

  1. 외부클럭 신호에 동기된 내부클럭 신호들을 발생하는 동기형 반도체 장치의 내부클럭 발생회로에 있어서,
    상기 외부클럭 신호(X)에 동기되고, 기입/독출 동작의 개시를 알리는 펄스신호(S)에 응답하여 소정의 시간동안 활성화되는 제어신호(C)를 발생하는 외부클럭 제어수단(200)과;
    상기 제어신호(C)가 활성화되는 동안만 상기 외부클럭 신호(X)에 동기된 내부클럭 신호(CLK2)를 발생하는 내부클럭 발생수단(300)을 포함하는 것을 특징으로 하는 동기형 반도체 장치의 내부클럭 발생회로.
  2. 제 1 항에 있어서,
    상기 외부클럭 제어수단(200)은, 복수개의 출력단자들(Qn)(여기서, n은 양의 정수)을 갖는 쉬프트 레지스터(210)와 상기 쉬프트 레지스터(210)의 상기 출력단자들(Qn)에 각 입력단자들이 연결된 OR 게이트(220)로 구성되는 것을 특징으로 하는 동기형 반도체 장치의 내부클럭 발생회로.
  3. 제 1 항에 있어서,
    상기 내부클럭 발생수단(300)은, 제 1 전달 게이트(310), 제 1 래치 수단(320), 그리고 AND 게이트(350)로 구성되는 것을 특징으로 하는 동기형 반도체 장치의 내부클럭 발생회로.
  4. 제 1 항에 있어서,
    상기 내부클럭 발생수단(300)은, 제 1 전달 게이트(310), 제 1 래치 수단(320), 제 2 전달 게이트(330), 제 2 래치 수단(340), 그리고 AND 게이트(350)로 구성되는 것을 특징으로 하는 동기형 반도체 장치의 내부클럭 발생회로.
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