JPH10208485A - 同期型半導体装置の内部クロック発生回路 - Google Patents
同期型半導体装置の内部クロック発生回路Info
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- JPH10208485A JPH10208485A JP10002121A JP212198A JPH10208485A JP H10208485 A JPH10208485 A JP H10208485A JP 10002121 A JP10002121 A JP 10002121A JP 212198 A JP212198 A JP 212198A JP H10208485 A JPH10208485 A JP H10208485A
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- signal
- control signal
- activated
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- G11C—STATIC STORES
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
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- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
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Abstract
(57)【要約】
【課題】 スタンバイモード時に消耗される電流を減ら
すことができる同期型半導体装置の内部クロック発生回
路を提供すること。 【解決手段】 書込みあるいは読出し動作の開始を知ら
せるパルス信号Ｓに応答して所定時間の間、活性化され
る制御信号Ｃを内部クロック制御器２２０から発生さ
せ、この制御信号Ｃが活性化されている間だけ、外部ク
ロック信号ＥＣＬＫに同期した第２内部クロック信号Ｃ
ＬＫ２（延いては内部クロック信号ＩＣＬＫ〜ＩＣＬＫ
ｎ）を内部クロック発生器３３０から発生させる。
すことができる同期型半導体装置の内部クロック発生回
路を提供すること。 【解決手段】 書込みあるいは読出し動作の開始を知ら
せるパルス信号Ｓに応答して所定時間の間、活性化され
る制御信号Ｃを内部クロック制御器２２０から発生さ
せ、この制御信号Ｃが活性化されている間だけ、外部ク
ロック信号ＥＣＬＫに同期した第２内部クロック信号Ｃ
ＬＫ２（延いては内部クロック信号ＩＣＬＫ〜ＩＣＬＫ
ｎ）を内部クロック発生器３３０から発生させる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関する
ものであり、より詳しくは外部クロック信号に同期した
内部クロック信号を発生させる同期型半導体装置の内部
クロック発生回路に関するものである。
ものであり、より詳しくは外部クロック信号に同期した
内部クロック信号を発生させる同期型半導体装置の内部
クロック発生回路に関するものである。
【０００２】
【従来の技術】通信端末やノートブック型パソコンのよ
うに、電力供給をバッテリに依存する携帯用電子製品の
需要が増加しており、それに伴い消耗電力の減少がより
重要な問題となってきている。特に、前記携帯用製品の
場合には、実際に使わなくて待機する時間が大部分であ
るので、スタンバイモードでの消耗電力が非常に重要で
ある。低電力要求を満足させるために、長時間使用しな
い場合にメモリチップはスタンバイモードに動作するよ
うになる。この時、消耗される電流をスタンバイモード
電流あるいはスリープモード電流と称する。
うに、電力供給をバッテリに依存する携帯用電子製品の
需要が増加しており、それに伴い消耗電力の減少がより
重要な問題となってきている。特に、前記携帯用製品の
場合には、実際に使わなくて待機する時間が大部分であ
るので、スタンバイモードでの消耗電力が非常に重要で
ある。低電力要求を満足させるために、長時間使用しな
い場合にメモリチップはスタンバイモードに動作するよ
うになる。この時、消耗される電流をスタンバイモード
電流あるいはスリープモード電流と称する。
【０００３】メモリ装置のスタンバイモード電流は動作
モード電流に劣らず非常に重要である。勿論、電流はス
タンバイモード状態と動作モード状態で全て消耗電力を
小さくするため、できるだけ少なくすることが要求され
る。しかし、要求される動作周波数が増々高くなること
により、動作モード時の消耗電力はこれと比例して増す
ようになる。動作周波数の増加はトランジスタの充放電
頻度を高めることにより、動作電流の増加をもたらす。
従って、動作周波数の増加とともに消耗電力を減らそう
とする試みが多方面で行われている。
モード電流に劣らず非常に重要である。勿論、電流はス
タンバイモード状態と動作モード状態で全て消耗電力を
小さくするため、できるだけ少なくすることが要求され
る。しかし、要求される動作周波数が増々高くなること
により、動作モード時の消耗電力はこれと比例して増す
ようになる。動作周波数の増加はトランジスタの充放電
頻度を高めることにより、動作電流の増加をもたらす。
従って、動作周波数の増加とともに消耗電力を減らそう
とする試みが多方面で行われている。
【０００４】上述したスタンバイモードもチップへ印加
される信号の具合により幾つかの種類に区別される。特
に、システムクロックに同期して動作するチップの場合
には、外部からシステムクロックがチップへ印加され続
ける場合と、システムクロックが動作しないので、レベ
ルが固定される場合の二つに区別される。後者のよう
に、論理‘ハイ’あるいは論理‘ロー’レベルに固定さ
れる場合には、クロックが一定なレベルに固定される
と、チップ内部の動作を動作させないようにして電流消
耗を抑制することができる。
される信号の具合により幾つかの種類に区別される。特
に、システムクロックに同期して動作するチップの場合
には、外部からシステムクロックがチップへ印加され続
ける場合と、システムクロックが動作しないので、レベ
ルが固定される場合の二つに区別される。後者のよう
に、論理‘ハイ’あるいは論理‘ロー’レベルに固定さ
れる場合には、クロックが一定なレベルに固定される
と、チップ内部の動作を動作させないようにして電流消
耗を抑制することができる。
【０００５】しかし、前者のようにシステムクロックが
続いて印加される場合には、スタンバイモード時の電流
を抑制することが容易でない。すなわち、スタンバイモ
ードであっても、特定制御信号の組合により再び動作モ
ードに復帰しなければならないので、最小限の所定回路
群は常に動作モードで、外部からの入力に反応するよう
に備えなければならないからである。
続いて印加される場合には、スタンバイモード時の電流
を抑制することが容易でない。すなわち、スタンバイモ
ードであっても、特定制御信号の組合により再び動作モ
ードに復帰しなければならないので、最小限の所定回路
群は常に動作モードで、外部からの入力に反応するよう
に備えなければならないからである。
【０００６】同期型メモリチップの場合には、前記のよ
うに常に動作モードで動作しなければならない所定回路
群中の代表的なものとして、シテムクロックをチップ内
部クロックにバッファリングするクロックバッファがあ
る。しかし、システムクロックは大部分チップ内部で常
に負荷が一番大きい信号になるので、クロックバッファ
も少なくない電流を消耗するブロックになる。そこで、
スタンバイモードでクロックバッファの消耗電力を減少
させるための方法を実現することが必要である。
うに常に動作モードで動作しなければならない所定回路
群中の代表的なものとして、シテムクロックをチップ内
部クロックにバッファリングするクロックバッファがあ
る。しかし、システムクロックは大部分チップ内部で常
に負荷が一番大きい信号になるので、クロックバッファ
も少なくない電流を消耗するブロックになる。そこで、
スタンバイモードでクロックバッファの消耗電力を減少
させるための方法を実現することが必要である。
【０００７】メモリチップで消耗される電流は読出し経
路で見ると、入力バッファ、デコーデング、メモリセ
ル、感知増幅、出力バッファの五つ程度に区分すること
ができる。一方、書込み経路で見ると、入力バッファ、
デコーデング、書込みドライバ、メモリセルの四つ程度
に区分することができる。実際に読み書きする動作モー
ドでは上述した全ての部分が動作をするようになり、動
作電流は動作速度の増加により増々増加する。一方、ス
タンバイモードでは入力バッファを除いた全ての回路の
動作が停止するようになり、消耗電力を最小化できる。
しかし、入力バッファ中でクロックバッファは他の入力
バッファに比べて相対的に大きな負荷を駆動するので、
スタンバイモードでも大きな電流を消耗するようにな
る。したがって、スタンバイモード時、消耗電力の大部
分をクロックバッファが占める。
路で見ると、入力バッファ、デコーデング、メモリセ
ル、感知増幅、出力バッファの五つ程度に区分すること
ができる。一方、書込み経路で見ると、入力バッファ、
デコーデング、書込みドライバ、メモリセルの四つ程度
に区分することができる。実際に読み書きする動作モー
ドでは上述した全ての部分が動作をするようになり、動
作電流は動作速度の増加により増々増加する。一方、ス
タンバイモードでは入力バッファを除いた全ての回路の
動作が停止するようになり、消耗電力を最小化できる。
しかし、入力バッファ中でクロックバッファは他の入力
バッファに比べて相対的に大きな負荷を駆動するので、
スタンバイモードでも大きな電流を消耗するようにな
る。したがって、スタンバイモード時、消耗電力の大部
分をクロックバッファが占める。
【０００８】図６は従来技術による同期型半導体装置の
内部クロック発生回路の構成を示すブロック図である。
この図を参照すると、外部システムクロックＥＣＬＫは
内部で生成される特定制御信号によっても制御されな
く、ただ、クロックバッファ１０だけを通じて内部クロ
ック信号ＩＣＬＫ０〜ＩＣＬＫｎに変わる。内部クロッ
ク信号ＩＣＬＫ０〜ＩＣＬＫｎは制御ブロック２０、デ
ータ入力バッファ３０、データ出力バッファ４０、エコ
ークロック出力バッファ５０およびその他の回路６０等
に分散され、システムクロックＥＣＬＫが印加される
時、常に動作し、内部の負荷を充放電させるようにな
る。
内部クロック発生回路の構成を示すブロック図である。
この図を参照すると、外部システムクロックＥＣＬＫは
内部で生成される特定制御信号によっても制御されな
く、ただ、クロックバッファ１０だけを通じて内部クロ
ック信号ＩＣＬＫ０〜ＩＣＬＫｎに変わる。内部クロッ
ク信号ＩＣＬＫ０〜ＩＣＬＫｎは制御ブロック２０、デ
ータ入力バッファ３０、データ出力バッファ４０、エコ
ークロック出力バッファ５０およびその他の回路６０等
に分散され、システムクロックＥＣＬＫが印加される
時、常に動作し、内部の負荷を充放電させるようにな
る。
【０００９】
【発明が解決しようとする課題】しかし、上述したよう
な従来の同期型半導体装置の内部クロック発生回路で
は、クロックバッファ１０で消耗される電流を減少させ
るために、スタンバイモードでクロックバッファ１０を
外部入力信号であるシステムクロックＥＣＬＫにより駆
動させないようにすることはできない。なぜならば、も
し、そのようにした場合は、システムクロックＥＣＬＫ
に同期する入力バッファ３０が動作しないようになり、
スタンバイモードから動作モードに再び転換できないか
らである。すなわち、チップの動作モードを転換するた
めに、入力バッファ３０には、それを動作させる内部ク
ロック信号ＩＣＬＫ１を、チップの動作モードに関係な
しに常に印加しなければならない。これにより、スタン
バイモードで消耗される電力が増加する問題点が発生し
た。
な従来の同期型半導体装置の内部クロック発生回路で
は、クロックバッファ１０で消耗される電流を減少させ
るために、スタンバイモードでクロックバッファ１０を
外部入力信号であるシステムクロックＥＣＬＫにより駆
動させないようにすることはできない。なぜならば、も
し、そのようにした場合は、システムクロックＥＣＬＫ
に同期する入力バッファ３０が動作しないようになり、
スタンバイモードから動作モードに再び転換できないか
らである。すなわち、チップの動作モードを転換するた
めに、入力バッファ３０には、それを動作させる内部ク
ロック信号ＩＣＬＫ１を、チップの動作モードに関係な
しに常に印加しなければならない。これにより、スタン
バイモードで消耗される電力が増加する問題点が発生し
た。
【００１０】従って、本発明は上述した問題点を解決す
るために提案されたものであり、その目的は、スタンバ
イモード時に消耗される電流を減らすことができる同期
型半導体装置の内部クロック発生回路を提供することに
ある。
るために提案されたものであり、その目的は、スタンバ
イモード時に消耗される電流を減らすことができる同期
型半導体装置の内部クロック発生回路を提供することに
ある。
【００１１】
【課題を解決するための手段】上述した課題を解決する
ために本発明は、外部クロック信号に同期した内部クロ
ック信号を発生させる同期型半導体装置の内部クロック
発生回路において、前記外部クロック信号に同期し、書
込みあるいは読出し動作の開始を知らせるパルス信号が
印加されると所定時間の間、活性化される制御信号を発
生させる内部クロック制御手段と、前記制御信号が活性
化される間だけ、外部クロック信号に同期した内部クロ
ック信号を発生させる内部クロック発生手段とを具備す
るものとする。
ために本発明は、外部クロック信号に同期した内部クロ
ック信号を発生させる同期型半導体装置の内部クロック
発生回路において、前記外部クロック信号に同期し、書
込みあるいは読出し動作の開始を知らせるパルス信号が
印加されると所定時間の間、活性化される制御信号を発
生させる内部クロック制御手段と、前記制御信号が活性
化される間だけ、外部クロック信号に同期した内部クロ
ック信号を発生させる内部クロック発生手段とを具備す
るものとする。
【００１２】このような構成において、内部クロック制
御手段は、複数の出力端子を持つシフトレジスタと、こ
のシフトレジスタの前記出力端子に各入力端子が接続さ
れたオアゲートとにより構成することができる。
御手段は、複数の出力端子を持つシフトレジスタと、こ
のシフトレジスタの前記出力端子に各入力端子が接続さ
れたオアゲートとにより構成することができる。
【００１３】一方、内部クロック発生手段は、第１伝達
ゲート、第１ラッチ手段およびアンドゲートで構成する
ことができる。
ゲート、第１ラッチ手段およびアンドゲートで構成する
ことができる。
【００１４】また、内部クロック発生手段は、第１伝達
ゲート、第１ラッチ手段、第２伝達ゲート、第２ラッチ
手段およびアンドゲートで構成することもできる。
ゲート、第１ラッチ手段、第２伝達ゲート、第２ラッチ
手段およびアンドゲートで構成することもできる。
【００１５】このような回路においては、内部クロック
制御手段から出力される制御信号により、動作状態から
スタンバイ状態に転換されると、内部クロック発生手段
が自動的に非活性化され、スタンバイ状態で消耗される
電力を減らすことができる。また、書込み及び読出し動
作の開始を知らせるパルス信号に応答して前記制御信号
が活性化されると、直ちに内部クロック発生手段が活性
化され、スタンバイ状態から動作状態に直ちに転換でき
る。
制御手段から出力される制御信号により、動作状態から
スタンバイ状態に転換されると、内部クロック発生手段
が自動的に非活性化され、スタンバイ状態で消耗される
電力を減らすことができる。また、書込み及び読出し動
作の開始を知らせるパルス信号に応答して前記制御信号
が活性化されると、直ちに内部クロック発生手段が活性
化され、スタンバイ状態から動作状態に直ちに転換でき
る。
【００１６】
【発明の実施の形態】次に、図１ないし図５を参照して
本発明の実施の形態を詳細に説明する。図１ないし図５
において、図６に図示された構成要素と同一の機能を持
つ構成要素に対しては同一の参照番号を付す。
本発明の実施の形態を詳細に説明する。図１ないし図５
において、図６に図示された構成要素と同一の機能を持
つ構成要素に対しては同一の参照番号を付す。
【００１７】図１は本発明の好ましい実施の形態による
同期型半導体装置の内部クロック発生回路を示す。この
内部クロック発生回路は、スタンバイモードの時、第２
クロックバッファ４００により消耗される電流を減らす
ことができる。
同期型半導体装置の内部クロック発生回路を示す。この
内部クロック発生回路は、スタンバイモードの時、第２
クロックバッファ４００により消耗される電流を減らす
ことができる。
【００１８】内部クロック発生回路は、内部クロック制
御器２００と、内部クロック発生器３００により構成さ
れている。図５の波形図に示すように、内部クロック制
御器２００は、外部クロック信号（外部システムクロッ
ク）ＥＣＬＫが印加される第１クロックバッファ１００
から発生される第１内部クロック信号ＣＬＫ１に同期
し、書込みあるいは読出し動作の開始を知らせるパルス
信号Ｓが印加されると、所定時間の間、活性化される制
御信号Ｃを発生する。内部クロック発生器３００は、内
部クロック制御器２００から印加される制御信号Ｃが活
性化される間だけ、外部クロック信号ＥＣＬＫに同期し
た第２内部クロック信号ＣＬＫ２を発生する。
御器２００と、内部クロック発生器３００により構成さ
れている。図５の波形図に示すように、内部クロック制
御器２００は、外部クロック信号（外部システムクロッ
ク）ＥＣＬＫが印加される第１クロックバッファ１００
から発生される第１内部クロック信号ＣＬＫ１に同期
し、書込みあるいは読出し動作の開始を知らせるパルス
信号Ｓが印加されると、所定時間の間、活性化される制
御信号Ｃを発生する。内部クロック発生器３００は、内
部クロック制御器２００から印加される制御信号Ｃが活
性化される間だけ、外部クロック信号ＥＣＬＫに同期し
た第２内部クロック信号ＣＬＫ２を発生する。
【００１９】第２クロックバッファ４００は、第２内部
クロック信号ＣＬＫ２に同期した内部クロック信号ＩＣ
ＬＫ１〜ＩＣＬＫｎを内部回路３０〜６０に供給する。
制御信号Ｃが活性化される時間が過ぎると、自動的に内
部クロック発生器３００はディスエーブルされる。これ
で、スタンバイモード時に、第２クロックバッファ４０
０により消耗される電流を減らすことができる。一方、
書込み及び読出し動作の開始を知らせるパルス信号Ｓに
応答して制御信号Ｃが活性化されると、直ちに内部クロ
ック発生器３００が活性化され、第２クロックバッファ
４００より内部クロック信号ＩＣＬＫ１〜ＩＣＬＫｎが
内部回路３０〜６０に直ちに供給されるので、スタンバ
イモードから動作モードに直ちに転換される。
クロック信号ＣＬＫ２に同期した内部クロック信号ＩＣ
ＬＫ１〜ＩＣＬＫｎを内部回路３０〜６０に供給する。
制御信号Ｃが活性化される時間が過ぎると、自動的に内
部クロック発生器３００はディスエーブルされる。これ
で、スタンバイモード時に、第２クロックバッファ４０
０により消耗される電流を減らすことができる。一方、
書込み及び読出し動作の開始を知らせるパルス信号Ｓに
応答して制御信号Ｃが活性化されると、直ちに内部クロ
ック発生器３００が活性化され、第２クロックバッファ
４００より内部クロック信号ＩＣＬＫ１〜ＩＣＬＫｎが
内部回路３０〜６０に直ちに供給されるので、スタンバ
イモードから動作モードに直ちに転換される。
【００２０】再び、図１を参照すると、外部から印加さ
れる外部クロック信号ＥＣＬＫは第１クロックバッファ
１００を通じて第１内部クロック信号ＣＬＫ１に変わ
る。内部クロック制御器２００は、第１内部クロック信
号ＣＬＫ１に同期して動作し、書込みあるいは読出し動
作の開始を知らせるパルス信号Ｓに応答して所定時間の
間、活性化される制御信号Ｃを出力する。パルス信号Ｓ
が印加されない時、内部クロック制御器２００は論理
‘ロー’状態の制御信号Ｃを出力する。一方、書込みあ
るいは読出し動作の開始を知らせるパルス信号Ｓが内部
クロック制御器２００に印加されると、内部クロック制
御器２００は第１内部クロック信号ＣＬＫ１に同期して
論理‘ハイ’状態の制御信号Ｃを出力する。
れる外部クロック信号ＥＣＬＫは第１クロックバッファ
１００を通じて第１内部クロック信号ＣＬＫ１に変わ
る。内部クロック制御器２００は、第１内部クロック信
号ＣＬＫ１に同期して動作し、書込みあるいは読出し動
作の開始を知らせるパルス信号Ｓに応答して所定時間の
間、活性化される制御信号Ｃを出力する。パルス信号Ｓ
が印加されない時、内部クロック制御器２００は論理
‘ロー’状態の制御信号Ｃを出力する。一方、書込みあ
るいは読出し動作の開始を知らせるパルス信号Ｓが内部
クロック制御器２００に印加されると、内部クロック制
御器２００は第１内部クロック信号ＣＬＫ１に同期して
論理‘ハイ’状態の制御信号Ｃを出力する。
【００２１】内部クロック発生器３００は、制御信号Ｃ
が活性化される間だけ、外部クロック信号ＥＣＬＫに同
期した第２内部クロック信号ＣＬＫ２を発生する。第２
クロックバッファ４００は、外部クロック信号ＥＣＬＫ
に同期した第２内部クロック信号ＣＬＫ２をバッファリ
ングして、内部クロック信号ＩＣＬＫ１〜ＩＣＬＫｎを
内部回路３０〜６０へ伝達する。例えば、書込み動作時
にはデータ入力バッファとしての内部回路３０に内部ク
ロック信号ＩＣＬＫ１を伝達し、読出し動作時にはデー
タ出力バッファとしての内部回路４０に内部クロック信
号ＩＣＬＫ２を伝達する。
が活性化される間だけ、外部クロック信号ＥＣＬＫに同
期した第２内部クロック信号ＣＬＫ２を発生する。第２
クロックバッファ４００は、外部クロック信号ＥＣＬＫ
に同期した第２内部クロック信号ＣＬＫ２をバッファリ
ングして、内部クロック信号ＩＣＬＫ１〜ＩＣＬＫｎを
内部回路３０〜６０へ伝達する。例えば、書込み動作時
にはデータ入力バッファとしての内部回路３０に内部ク
ロック信号ＩＣＬＫ１を伝達し、読出し動作時にはデー
タ出力バッファとしての内部回路４０に内部クロック信
号ＩＣＬＫ２を伝達する。
【００２２】上記のように、本発明の回路においては、
制御信号Ｃが活性化される間だけ外部クロック信号ＥＣ
ＬＫに同期した第２内部クロック信号ＣＬＫ２を内部ク
ロック発生器３００が発生し、制御信号Ｃが非活性化さ
れる間は内部クロック発生器３００がディスエーブルさ
れる。これで、スタンバイモード時の消費電力が従来に
比べて減少する。
制御信号Ｃが活性化される間だけ外部クロック信号ＥＣ
ＬＫに同期した第２内部クロック信号ＣＬＫ２を内部ク
ロック発生器３００が発生し、制御信号Ｃが非活性化さ
れる間は内部クロック発生器３００がディスエーブルさ
れる。これで、スタンバイモード時の消費電力が従来に
比べて減少する。
【００２３】図２は図１の内部クロック制御器２００の
具体的な回路構成を示す回路図であり、内部クロック制
御器２００は、シフトレジスタ２１０とオアゲート２２
０で構成されている。シフトレジスタ２１０は図１に図
示された第１クロックバッファ１００から出力される第
１内部クロック信号ＣＬＫ１に同期し、書込みあるいは
読出し動作の開始を知らせるパルス信号Ｓに応答して複
数の出力信号Ｑ１〜Ｑｎを出力する。シフトレジスタ２
１０は直列接続された複数のＤ型フリップフロップＦＦ
１〜ＦＦｎからなる。オアゲート２２０は、シフトレジ
スタ２１０から出力される複数の出力信号Ｑ１〜Ｑｎを
各入力端子に入力して、所定時間の間、活性化される制
御信号Ｃを出力する。
具体的な回路構成を示す回路図であり、内部クロック制
御器２００は、シフトレジスタ２１０とオアゲート２２
０で構成されている。シフトレジスタ２１０は図１に図
示された第１クロックバッファ１００から出力される第
１内部クロック信号ＣＬＫ１に同期し、書込みあるいは
読出し動作の開始を知らせるパルス信号Ｓに応答して複
数の出力信号Ｑ１〜Ｑｎを出力する。シフトレジスタ２
１０は直列接続された複数のＤ型フリップフロップＦＦ
１〜ＦＦｎからなる。オアゲート２２０は、シフトレジ
スタ２１０から出力される複数の出力信号Ｑ１〜Ｑｎを
各入力端子に入力して、所定時間の間、活性化される制
御信号Ｃを出力する。
【００２４】図３および図４は図１の内部クロック発生
器３００の具体例を各々示す回路図である。図３および
図４に図示された内部クロック発生器３００は図２に図
示された内部クロック制御器２００から出力される制御
信号Ｃが活性化される間だけ、外部クロック信号ＥＣＬ
Ｋの上昇時間に同期した第２内部クロック信号ＣＬＫ２
を発生する。
器３００の具体例を各々示す回路図である。図３および
図４に図示された内部クロック発生器３００は図２に図
示された内部クロック制御器２００から出力される制御
信号Ｃが活性化される間だけ、外部クロック信号ＥＣＬ
Ｋの上昇時間に同期した第２内部クロック信号ＣＬＫ２
を発生する。
【００２５】まず、図３に図示された内部クロック発生
器３００は、第１及び第２伝達ゲート３１０，３３０、
第１及び第２ラッチ３２０，３４０およびアンドゲート
３５０からなる。外部クロック信号ＥＣＬＫが論理‘ハ
イ’状態である時、第１伝達ゲート３１０が閉じ、これ
により制御信号Ｃが入力されない。そして、この時に
は、第２伝達ゲート３３０が開いて、第１ラッチ３２０
の論理レベルが第２ラッチ３４０に伝達される。
器３００は、第１及び第２伝達ゲート３１０，３３０、
第１及び第２ラッチ３２０，３４０およびアンドゲート
３５０からなる。外部クロック信号ＥＣＬＫが論理‘ハ
イ’状態である時、第１伝達ゲート３１０が閉じ、これ
により制御信号Ｃが入力されない。そして、この時に
は、第２伝達ゲート３３０が開いて、第１ラッチ３２０
の論理レベルが第２ラッチ３４０に伝達される。
【００２６】制御信号Ｃが論理‘ロー’状態である時、
内部クロック発生器３００からは第２内部クロック信号
ＣＬＫ２が発生されない。一方、制御信号Ｃが所定時間
の間、活性化されて論理‘ハイ’を維持する時、内部ク
ロック発生器３００は制御信号Ｃの活性化区間に対応し
て、外部クロック信号ＥＣＬＫに同期した第２内部クロ
ック信号ＣＬＫ２を発生する。
内部クロック発生器３００からは第２内部クロック信号
ＣＬＫ２が発生されない。一方、制御信号Ｃが所定時間
の間、活性化されて論理‘ハイ’を維持する時、内部ク
ロック発生器３００は制御信号Ｃの活性化区間に対応し
て、外部クロック信号ＥＣＬＫに同期した第２内部クロ
ック信号ＣＬＫ２を発生する。
【００２７】このように、制御信号Ｃが論理‘ハイ’状
態に維持される間、内部クロック発生器３００は外部ク
ロック信号ＥＣＬＫに同期した第２内部クロック信号Ｃ
ＬＫ２を発生する。しかる後、制御信号Ｃが論理‘ロ
ー’状態に遷移すると、内部クロック発生器３００はデ
ィスエーブルされる。従って、内部クロック発生器３０
０は、動作状態として必要とされる時間だけ活性化さ
れ、スタンバイ状態からは自動的に非活性化され、消耗
される電力を防止することができる。
態に維持される間、内部クロック発生器３００は外部ク
ロック信号ＥＣＬＫに同期した第２内部クロック信号Ｃ
ＬＫ２を発生する。しかる後、制御信号Ｃが論理‘ロ
ー’状態に遷移すると、内部クロック発生器３００はデ
ィスエーブルされる。従って、内部クロック発生器３０
０は、動作状態として必要とされる時間だけ活性化さ
れ、スタンバイ状態からは自動的に非活性化され、消耗
される電力を防止することができる。
【００２８】図４の内部クロック発生器３００は第１伝
達ゲート３１０、第１ラッチ３２０およびアンドゲート
３５０からなり、図３に図示された内部クロック発生器
と同一に動作するので、ここではこれに対する詳細な説
明は省略する。
達ゲート３１０、第１ラッチ３２０およびアンドゲート
３５０からなり、図３に図示された内部クロック発生器
と同一に動作するので、ここではこれに対する詳細な説
明は省略する。
【００２９】図５は本発明の好ましい実施の形態による
動作波形図である。図１ないし図５を参照しながら、本
発明による動作を説明すると、次のようである。
動作波形図である。図１ないし図５を参照しながら、本
発明による動作を説明すると、次のようである。
【００３０】まず、外部クロック信号ＥＣＬＫは第１ク
ロックバッファ１００を通じて第１内部クロック信号Ｃ
ＬＫ１に変わりながら、内部クロック制御器２００に印
加される。内部クロック制御器２００はパルス信号Ｓに
応答して書込みあるいは読出し動作を保障することがで
きる時間の間、活性化される制御信号Ｃを出力する。す
なわち、図２に図示されるように、第１内部クロック信
号ＣＬＫ１に同期したシフトレジスタ２１０は複数のフ
リップフロップＦＦ１ーＦＦｎを通じて対応する複数の
出力Ｑ１〜Ｑｎを発生する。そして、この複数の出力Ｑ
１〜Ｑｎはオアゲート２２０を通じて組み合わされ、所
定の時間の間、活性化される制御信号Ｃが出力される。
ロックバッファ１００を通じて第１内部クロック信号Ｃ
ＬＫ１に変わりながら、内部クロック制御器２００に印
加される。内部クロック制御器２００はパルス信号Ｓに
応答して書込みあるいは読出し動作を保障することがで
きる時間の間、活性化される制御信号Ｃを出力する。す
なわち、図２に図示されるように、第１内部クロック信
号ＣＬＫ１に同期したシフトレジスタ２１０は複数のフ
リップフロップＦＦ１ーＦＦｎを通じて対応する複数の
出力Ｑ１〜Ｑｎを発生する。そして、この複数の出力Ｑ
１〜Ｑｎはオアゲート２２０を通じて組み合わされ、所
定の時間の間、活性化される制御信号Ｃが出力される。
【００３１】図５に図示されるように、パルス信号Ｓが
論理‘ハイ’状態になると、フリップフロップＦＦ１〜
ＦＦｎは順次に論理‘ハイ’状態の出力Ｑ１〜Ｑｎを発
生する。このとき、読出しあるいは書込み動作の開始を
知らせるパルス信号Ｓは、まず、第１内部クロック信号
ＣＬＫ１に同期してシフトレジスタ２１０の第１フリッ
プフロップＦＦ１にラッチされる。そして、このように
パルス信号Ｓがラッチされた周期から一周期遅い次の周
期から読出しあるいは書込みが実際に始まるようにな
る。なぜならば、内部クロック発生器３００を構成する
ラッチ３２０，３４０が外部クロック信号ＥＣＬＫの上
昇時間に同期して動作するので、一周期遅い次の周期か
ら実際の動作が始まる。
論理‘ハイ’状態になると、フリップフロップＦＦ１〜
ＦＦｎは順次に論理‘ハイ’状態の出力Ｑ１〜Ｑｎを発
生する。このとき、読出しあるいは書込み動作の開始を
知らせるパルス信号Ｓは、まず、第１内部クロック信号
ＣＬＫ１に同期してシフトレジスタ２１０の第１フリッ
プフロップＦＦ１にラッチされる。そして、このように
パルス信号Ｓがラッチされた周期から一周期遅い次の周
期から読出しあるいは書込みが実際に始まるようにな
る。なぜならば、内部クロック発生器３００を構成する
ラッチ３２０，３４０が外部クロック信号ＥＣＬＫの上
昇時間に同期して動作するので、一周期遅い次の周期か
ら実際の動作が始まる。
【００３２】パルス信号Ｓが論理‘ロー’状態になって
も、最終的に出力Ｑｎを発生するフリップフロップＦＦ
ｎに論理‘ロー’状態のパルス信号Ｓが伝達される時間
まで、制御信号Ｃは活性化される。シフトレジスタ２１
０の構成素子数により制御信号Ｃが活性化される時間を
調節することできるので、必要により構成素子数を増減
すると、好ましい時間の間、活性化された制御信号Ｃを
得られる。図５に図示された第２内部クロック信号ＣＬ
Ｋ２から分るように、内部クロック発生器３００は、制
御信号Ｃが活性化される区間の間、外部クロック信号Ｅ
ＣＬＫに同期した第２内部クロック信号ＣＬＫ２を出力
する。すなわち、外部クロック信号ＥＣＬＫが論理‘ハ
イ’状態である時、図３および図４に図示された伝達ゲ
ート３１０は閉じ、論理‘ロー’状態である時、伝達ゲ
ート３１０は開く。従って、制御信号Ｃが活性化される
間だけにアンドゲート３５０を通じて外部クロック信号
ＥＣＬＫに同期した第２内部クロック信号ＣＬＫ２が出
力される。ここで、図３と図４で使用されるラッチ３２
０，３４０は、第２内部クロック信号ＣＬＫ２を外部ク
ロック信号ＥＣＬＫに同期させるためのものである。こ
れで、図５に図示されるように、制御信号Ｃが活性化さ
れる区間の間、外部クロック信号ＥＣＬＫの上昇時間に
同期した第２内部クロック信号ＣＬＫ２により書込みあ
るいは読出し動作が遂行される。
も、最終的に出力Ｑｎを発生するフリップフロップＦＦ
ｎに論理‘ロー’状態のパルス信号Ｓが伝達される時間
まで、制御信号Ｃは活性化される。シフトレジスタ２１
０の構成素子数により制御信号Ｃが活性化される時間を
調節することできるので、必要により構成素子数を増減
すると、好ましい時間の間、活性化された制御信号Ｃを
得られる。図５に図示された第２内部クロック信号ＣＬ
Ｋ２から分るように、内部クロック発生器３００は、制
御信号Ｃが活性化される区間の間、外部クロック信号Ｅ
ＣＬＫに同期した第２内部クロック信号ＣＬＫ２を出力
する。すなわち、外部クロック信号ＥＣＬＫが論理‘ハ
イ’状態である時、図３および図４に図示された伝達ゲ
ート３１０は閉じ、論理‘ロー’状態である時、伝達ゲ
ート３１０は開く。従って、制御信号Ｃが活性化される
間だけにアンドゲート３５０を通じて外部クロック信号
ＥＣＬＫに同期した第２内部クロック信号ＣＬＫ２が出
力される。ここで、図３と図４で使用されるラッチ３２
０，３４０は、第２内部クロック信号ＣＬＫ２を外部ク
ロック信号ＥＣＬＫに同期させるためのものである。こ
れで、図５に図示されるように、制御信号Ｃが活性化さ
れる区間の間、外部クロック信号ＥＣＬＫの上昇時間に
同期した第２内部クロック信号ＣＬＫ２により書込みあ
るいは読出し動作が遂行される。
【００３３】第２内部クロック信号ＣＬＫ２は制御信号
Ｃが非活性化されると削減する。すなわち、スタンバイ
モードの間、内部クロック発生器３００は自動的にディ
スエーブルされる。言い換えれば、動作モードからスタ
ンバイモードに転換されると、内部クロック制御器２０
０にパルス信号Ｓが印加されないので、制御信号Ｃは論
理‘ロー’状態に維持される。そして、制御信号Ｃに応
答して第２内部クロック信号ＣＬＫ２を発生する内部ク
ロック発生器３００が論理‘ロー’状態の制御信号Ｃに
よりディスエーブルされる。結局、動作モードからスタ
ンバイモードに転換されると、自動的に内部クロック発
生器３００がディスエーブルされ、その結果として従来
に比べてスタンバイモードでの消費電力を減らすことが
できる。
Ｃが非活性化されると削減する。すなわち、スタンバイ
モードの間、内部クロック発生器３００は自動的にディ
スエーブルされる。言い換えれば、動作モードからスタ
ンバイモードに転換されると、内部クロック制御器２０
０にパルス信号Ｓが印加されないので、制御信号Ｃは論
理‘ロー’状態に維持される。そして、制御信号Ｃに応
答して第２内部クロック信号ＣＬＫ２を発生する内部ク
ロック発生器３００が論理‘ロー’状態の制御信号Ｃに
よりディスエーブルされる。結局、動作モードからスタ
ンバイモードに転換されると、自動的に内部クロック発
生器３００がディスエーブルされ、その結果として従来
に比べてスタンバイモードでの消費電力を減らすことが
できる。
【００３４】
【発明の効果】以上詳細に説明したように、本発明で
は、同期型半導体装置の内部クロック発生回路を内部ク
ロック制御手段と内部クロック発生手段とに分けて構成
した。内部クロック制御手段は外部クロック信号に同期
し、書込みあるいは読出し動作の開始を知らせるパルス
信号が印加された時だけに動作して、所定時間の間だけ
活性化される制御信号を出力する。内部クロック発生手
段は、前記制御信号が活性化される間だけ、外部クロッ
ク信号に同期した内部クロック信号を発生する。これに
より、本発明によれば、動作モードからスタンバイモー
ドに転換されると、自動的に内部クロック発生手段が非
活性化される。従って、スタンバイモードの間、クロッ
クバッファにより消耗される電流を減らすことができ
る。また、スタンバイモードから動作モードに速やかに
転換できる。
は、同期型半導体装置の内部クロック発生回路を内部ク
ロック制御手段と内部クロック発生手段とに分けて構成
した。内部クロック制御手段は外部クロック信号に同期
し、書込みあるいは読出し動作の開始を知らせるパルス
信号が印加された時だけに動作して、所定時間の間だけ
活性化される制御信号を出力する。内部クロック発生手
段は、前記制御信号が活性化される間だけ、外部クロッ
ク信号に同期した内部クロック信号を発生する。これに
より、本発明によれば、動作モードからスタンバイモー
ドに転換されると、自動的に内部クロック発生手段が非
活性化される。従って、スタンバイモードの間、クロッ
クバッファにより消耗される電流を減らすことができ
る。また、スタンバイモードから動作モードに速やかに
転換できる。
【図１】本発明の同期型半導体装置の内部クロック発生
回路の実施の形態を示すブロック図。
回路の実施の形態を示すブロック図。
【図２】図１に図示された内部クロック制御器の具体的
回路を示す回路図。
回路を示す回路図。
【図３】図１に図示された内部クロック発生器の一例を
具体的に示す回路図。
具体的に示す回路図。
【図４】図１に図示された内部クロック発生器の他の例
を具体的に示す回路図。
を具体的に示す回路図。
【図５】本発明による動作波形図。
【図６】従来の同期型半導体装置の内部クロック発生回
路を示すブロック図。
路を示すブロック図。
２００ 内部クロック制御器 ３００ 内部クロック発生器 ２１０ シフトレジスタ ２２０ オアゲート ３１０，３３０ 第１、第２伝達ゲート ３２０，３４０ 第１、第２ラッチ ３５０ アンドゲート
Claims (4)
- 【請求項１】 外部クロック信号に同期した内部クロッ
ク信号を発生させる同期型半導体装置の内部クロック発
生回路において、 前記外部クロック信号に同期し、書込みあるいは読出し
動作の開始を知らせるパルス信号が印加されると所定時
間の間、活性化される制御信号を発生させる内部クロッ
ク制御手段と、 前記制御信号が活性化される間だけ、外部クロック信号
に同期した内部クロック信号を発生させる内部クロック
発生手段とを具備することを特徴とする同期型半導体装
置の内部クロック発生回路。 - 【請求項２】 前記内部クロック制御手段は、複数の出
力端子を持つシフトレジスタと、このシフトレジスタの
前記出力端子に各入力端子が接続されたオアゲートとに
より構成されることを特徴とする請求項１に記載の同期
型半導体装置の内部クロック発生回路。 - 【請求項３】 前記内部クロック発生手段は、第１伝達
ゲート、第１ラッチ手段およびアンドゲートで構成され
ることを特徴とする請求項１に記載の同期型半導体装置
の内部クロック発生回路。 - 【請求項４】 前記内部クロック発生手段は、第１伝達
ゲート、第１ラッチ手段、第２伝達ゲート、第２ラッチ
手段およびアンドゲートで構成されることを特徴とする
請求項１に記載の同期型半導体装置の内部クロック発生
回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970000278A KR100224277B1 (ko) | 1997-01-08 | 1997-01-08 | 동기형 반도체 장치의 내부클럭 발생회로 |
| KR1997P-278 | 1997-01-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10208485A true JPH10208485A (ja) | 1998-08-07 |
| JP3846000B2 JP3846000B2 (ja) | 2006-11-15 |
Family
ID=19494264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00212198A Expired - Fee Related JP3846000B2 (ja) | 1997-01-08 | 1998-01-08 | 同期型半導体装置の内部クロック発生回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5991229A (ja) |
| JP (1) | JP3846000B2 (ja) |
| KR (1) | KR100224277B1 (ja) |
| TW (1) | TW382086B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002150773A (ja) * | 2000-09-01 | 2002-05-24 | Mitsubishi Electric Corp | 半導体装置 |
| JP2008282540A (ja) * | 2004-06-28 | 2008-11-20 | United Memories Inc | ダイナミックランダムアクセスメモリアレイの電力を低減するための方法および集積回路装置 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6172935B1 (en) | 1997-04-25 | 2001-01-09 | Micron Technology, Inc. | Synchronous dynamic random access memory device |
| US6581165B1 (en) * | 2000-01-14 | 2003-06-17 | Applied Micro Circuits Corporation | System for asynchronously transferring timed data using first and second clock signals for reading and writing respectively when both clock signals maintaining predetermined phase offset |
| JP2003297083A (ja) * | 2002-03-29 | 2003-10-17 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US7084688B2 (en) * | 2004-08-30 | 2006-08-01 | Stmicroelectronics, Inc. | Clock distribution providing optimal delay |
| KR100638748B1 (ko) * | 2005-04-30 | 2006-10-30 | 주식회사 하이닉스반도체 | 반도체메모리소자 |
| KR100646941B1 (ko) * | 2005-07-25 | 2006-11-23 | 주식회사 하이닉스반도체 | 고주파수에서 안정적으로 파워 모드를 제어하기 위한반도체 메모리 장치 및 그것의 파워 모드 제어방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07130166A (ja) * | 1993-09-13 | 1995-05-19 | Mitsubishi Electric Corp | 半導体記憶装置および同期型半導体記憶装置 |
| JPH08153387A (ja) * | 1994-11-30 | 1996-06-11 | Mitsubishi Electric Corp | Ｆｉｆｏメモリ |
-
1997
- 1997-01-08 KR KR1019970000278A patent/KR100224277B1/ko not_active IP Right Cessation
- 1997-12-24 TW TW086119675A patent/TW382086B/zh not_active IP Right Cessation
-
1998
- 1998-01-08 JP JP00212198A patent/JP3846000B2/ja not_active Expired - Fee Related
- 1998-01-08 US US09/004,000 patent/US5991229A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002150773A (ja) * | 2000-09-01 | 2002-05-24 | Mitsubishi Electric Corp | 半導体装置 |
| JP2008282540A (ja) * | 2004-06-28 | 2008-11-20 | United Memories Inc | ダイナミックランダムアクセスメモリアレイの電力を低減するための方法および集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW382086B (en) | 2000-02-11 |
| JP3846000B2 (ja) | 2006-11-15 |
| KR100224277B1 (ko) | 1999-10-15 |
| US5991229A (en) | 1999-11-23 |
| KR19980065349A (ko) | 1998-10-15 |
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