JP2002132375A - クロック信号制御回路 - Google Patents
クロック信号制御回路Info
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Abstract
(57)【要約】
【課題】 パワーダウンモードの設定時及び解除時に通
常よりパルス幅の狭いクロック信号の発生を防止し、か
つパワーダウンモード時におけるクロックバッファにお
ける貫通電流の発生を防止する。 【解決手段】 外部から入力されるクロック信号を集積
回路の内部回路に供給し、またはその供給を停止するよ
うに制御する制御信号を前記クロック信号に同期させる
同期化回路１２と、該同期化回路の出力信号をゲート信
号として前記クロック信号を前記内部回路に供給する第
１の論理積回路１６とを有するクロック制御回路におい
て、前記制御信号と前記同期化回路の出力信号との論理
和演算を行う論理和回路１８と、前記クロック信号と前
記論理和回路の出力信号との論理積をとり、該論理積出
力を前記第１の論理積回路に入力するクロック信号とし
て出力する第２の論理積回路２０とを有する。
常よりパルス幅の狭いクロック信号の発生を防止し、か
つパワーダウンモード時におけるクロックバッファにお
ける貫通電流の発生を防止する。 【解決手段】 外部から入力されるクロック信号を集積
回路の内部回路に供給し、またはその供給を停止するよ
うに制御する制御信号を前記クロック信号に同期させる
同期化回路１２と、該同期化回路の出力信号をゲート信
号として前記クロック信号を前記内部回路に供給する第
１の論理積回路１６とを有するクロック制御回路におい
て、前記制御信号と前記同期化回路の出力信号との論理
和演算を行う論理和回路１８と、前記クロック信号と前
記論理和回路の出力信号との論理積をとり、該論理積出
力を前記第１の論理積回路に入力するクロック信号とし
て出力する第２の論理積回路２０とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路の内部回
路に供給するクロック信号の出力状態を制御するクロッ
ク信号制御回路に関する。
路に供給するクロック信号の出力状態を制御するクロッ
ク信号制御回路に関する。
【０００２】
【従来の技術】集積回路において、省電力動作をさせる
ためのパワーダウンモード時に集積回路内部の消費電力
を低減するために内部回路に供給される内部クロック信
号の供給を停止する機能が必要である。また、外部から
クロック信号が入力されるクロック入力端子自身に流れ
る貫通電流を内部クロック信号の供給を停止する際に停
止させる機能が必要である。この場合において、従来
は、パワーダウンモード時に内部クロック信号の供給を
停止する機能と、クロック入力端子自身に流れる貫通電
流を停止する機能の二つの機能を果たすためにパワーダ
ウンモードを指定する信号であるパワーダウンモード信
号を使用していた。
ためのパワーダウンモード時に集積回路内部の消費電力
を低減するために内部回路に供給される内部クロック信
号の供給を停止する機能が必要である。また、外部から
クロック信号が入力されるクロック入力端子自身に流れ
る貫通電流を内部クロック信号の供給を停止する際に停
止させる機能が必要である。この場合において、従来
は、パワーダウンモード時に内部クロック信号の供給を
停止する機能と、クロック入力端子自身に流れる貫通電
流を停止する機能の二つの機能を果たすためにパワーダ
ウンモードを指定する信号であるパワーダウンモード信
号を使用していた。
【０００３】
【発明が解決しようとする課題】従来のクロック信号制
御回路の構成例を図３に示す。同図において、入力端子
２００には外部から供給されるクロック信号に非同期の
パワーダウンモード信号が入力され、入力端子２０１に
は、外部から供給されるクロック信号が入力されるよう
になっている。アンドゲート２０２は入力端子２００よ
り入力されるパワーダウンモード信号をゲート信号とし
て入力端子２０１より入力されるクロック信号を内部回
路に供給する。
御回路の構成例を図３に示す。同図において、入力端子
２００には外部から供給されるクロック信号に非同期の
パワーダウンモード信号が入力され、入力端子２０１に
は、外部から供給されるクロック信号が入力されるよう
になっている。アンドゲート２０２は入力端子２００よ
り入力されるパワーダウンモード信号をゲート信号とし
て入力端子２０１より入力されるクロック信号を内部回
路に供給する。
【０００４】図３に示すクロック信号制御回路の各部の
動作状態を図４に示す。パワーダウンモード信号と入力
端子２０１より入力されるクロック信号とが非同期であ
るために、例えば、図４に示すようにパワーダウンモー
ド信号がイネーブル状態となる時刻ｔ0でクロック信号
と同期がとれていないためにパルス幅の狭い内部クロッ
ク信号を発生する。このパルス幅の狭い内部クロック信
号は、内部回路の誤動作の原因となる。
動作状態を図４に示す。パワーダウンモード信号と入力
端子２０１より入力されるクロック信号とが非同期であ
るために、例えば、図４に示すようにパワーダウンモー
ド信号がイネーブル状態となる時刻ｔ0でクロック信号
と同期がとれていないためにパルス幅の狭い内部クロッ
ク信号を発生する。このパルス幅の狭い内部クロック信
号は、内部回路の誤動作の原因となる。
【０００５】次に、従来のクロック信号制御回路の他の
構成例を図５に示す。同図において、３００は、パワー
ダウンモード信号が入力される入力端子、３０１は、外
部よりクロック信号が入力される入力端子であり、３０
２、３０３は入力バッファである。３０４はＤタイプフ
リップフロップ、３０５はインバータ、３０６はアンド
ゲートである。同図において、入力端子３００より入力
されたパワーダウンモード信号（図６（１））は、入力
バッファ３０２を介してＤタイプフリップフロップ３０
４のデータ入力端子Ｄに入力され、入力端子３０１より
入力されたクロック信号（図６（２））は、入力バッフ
ァ３０３、インバータ３０５を介してクロック入力端子
ＣＬＫに入力される。
構成例を図５に示す。同図において、３００は、パワー
ダウンモード信号が入力される入力端子、３０１は、外
部よりクロック信号が入力される入力端子であり、３０
２、３０３は入力バッファである。３０４はＤタイプフ
リップフロップ、３０５はインバータ、３０６はアンド
ゲートである。同図において、入力端子３００より入力
されたパワーダウンモード信号（図６（１））は、入力
バッファ３０２を介してＤタイプフリップフロップ３０
４のデータ入力端子Ｄに入力され、入力端子３０１より
入力されたクロック信号（図６（２））は、入力バッフ
ァ３０３、インバータ３０５を介してクロック入力端子
ＣＬＫに入力される。
【０００６】この結果、Ｄタイプフリップフロップ３０
４の出力端子Ｑには、クロック信号に同期した内部クロ
ック制御信号（図６（３））が出力される。この結果、
アンドゲート３０６では、内部クロック制御信号をゲー
ト信号として入力端子３０１より入力されるクロック信
号を内部回路に対し内部クロック信号（図６（４））と
して出力する。図５に示す構成のクロック信号制御回路
では、図３に示すクロック信号制御回路のように、パル
ス幅の狭い内部クロック信号は発生しないが、内部回路
にクロック信号の供給を停止している期間においても、
入力端子３０１より入力バッファ３０３、インバータ３
０５、Ｄタイプフリップフロップ３０４にクロック信号
が供給されているので、これらの回路は動作し、それ
故、入力端子３０１より貫通電流が流れる。
４の出力端子Ｑには、クロック信号に同期した内部クロ
ック制御信号（図６（３））が出力される。この結果、
アンドゲート３０６では、内部クロック制御信号をゲー
ト信号として入力端子３０１より入力されるクロック信
号を内部回路に対し内部クロック信号（図６（４））と
して出力する。図５に示す構成のクロック信号制御回路
では、図３に示すクロック信号制御回路のように、パル
ス幅の狭い内部クロック信号は発生しないが、内部回路
にクロック信号の供給を停止している期間においても、
入力端子３０１より入力バッファ３０３、インバータ３
０５、Ｄタイプフリップフロップ３０４にクロック信号
が供給されているので、これらの回路は動作し、それ
故、入力端子３０１より貫通電流が流れる。
【０００７】上述したように、従来のクロック信号制御
回路にあっては、パワーダウン信号を外部から供給され
るクロック信号と同期させないと、内部回路に供給する
内部クロック信号に通常よりパルス幅の狭いクロック信
号が発生し、この通常よりパルス幅の狭いクロック信号
は内部回路の誤動作の原因となるので、パワーダウンモ
ードの解除後に内部回路の状態を初期化することが必要
となるという問題が有った。また、パワーダウン信号を
外部から供給されるクロック信号と同期させると、パワ
ーダウン信号を貫通電流防止用の制御信号として使用す
ることができないという問題が有った。
回路にあっては、パワーダウン信号を外部から供給され
るクロック信号と同期させないと、内部回路に供給する
内部クロック信号に通常よりパルス幅の狭いクロック信
号が発生し、この通常よりパルス幅の狭いクロック信号
は内部回路の誤動作の原因となるので、パワーダウンモ
ードの解除後に内部回路の状態を初期化することが必要
となるという問題が有った。また、パワーダウン信号を
外部から供給されるクロック信号と同期させると、パワ
ーダウン信号を貫通電流防止用の制御信号として使用す
ることができないという問題が有った。
【０００８】本発明はこのような事情に鑑みてなされた
ものであり、パワーダウンモードの設定時及び解除時に
通常よりパルス幅の狭いクロック信号の発生を防止し、
かつパワーダウンモード時におけるクロックバッファに
おける貫通電流の発生を防止することができるクロック
信号制御回路を提供することを目的とする。
ものであり、パワーダウンモードの設定時及び解除時に
通常よりパルス幅の狭いクロック信号の発生を防止し、
かつパワーダウンモード時におけるクロックバッファに
おける貫通電流の発生を防止することができるクロック
信号制御回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、請求項１に記載の発明は、外部から入力されるクロ
ック信号を集積回路の内部回路に供給し、またはその供
給を停止するように制御する制御信号を前記クロック信
号に同期させる同期化回路と、該同期化回路の出力信号
をゲート信号として前記クロック信号を前記内部回路に
供給する第１の論理積回路とを有するクロック制御回路
において、前記制御信号と前記同期化回路の出力信号と
の論理和演算を行う論理和回路と、前記クロック信号と
前記論理和回路の出力信号との論理積をとり、該論理積
出力を前記第１の論理積回路に入力するクロック信号と
して出力する第２の論理積回路とを付加したことを特徴
とする。
に、請求項１に記載の発明は、外部から入力されるクロ
ック信号を集積回路の内部回路に供給し、またはその供
給を停止するように制御する制御信号を前記クロック信
号に同期させる同期化回路と、該同期化回路の出力信号
をゲート信号として前記クロック信号を前記内部回路に
供給する第１の論理積回路とを有するクロック制御回路
において、前記制御信号と前記同期化回路の出力信号と
の論理和演算を行う論理和回路と、前記クロック信号と
前記論理和回路の出力信号との論理積をとり、該論理積
出力を前記第１の論理積回路に入力するクロック信号と
して出力する第２の論理積回路とを付加したことを特徴
とする。
【００１０】請求項１に記載の発明によれば、外部から
入力されるクロック信号に同期しない制御信号（パワー
ダウンモード信号）をクロック信号に同期させて、この
クロック信号に同期化された制御信号を集積回路の内部
回路に供給するクロック信号の制御信号とし、外部より
クロック信号が供給されるクロック入力端子に貫通電流
が流れるのを防止するための制御信号を、上記クロック
信号に同期化された制御信号とは独立に設け、貫通電流
防止機能の解除動作をクロック信号と非同期に行うこと
ができるので、パワーダウンモードの設定時及び解除時
に通常よりパルス幅の狭いクロック信号の発生を防止
し、かつパワーダウンモード時におけるクロックバッフ
ァにおける貫通電流の発生を防止することができる。
入力されるクロック信号に同期しない制御信号（パワー
ダウンモード信号）をクロック信号に同期させて、この
クロック信号に同期化された制御信号を集積回路の内部
回路に供給するクロック信号の制御信号とし、外部より
クロック信号が供給されるクロック入力端子に貫通電流
が流れるのを防止するための制御信号を、上記クロック
信号に同期化された制御信号とは独立に設け、貫通電流
防止機能の解除動作をクロック信号と非同期に行うこと
ができるので、パワーダウンモードの設定時及び解除時
に通常よりパルス幅の狭いクロック信号の発生を防止
し、かつパワーダウンモード時におけるクロックバッフ
ァにおける貫通電流の発生を防止することができる。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態を、図
面を参照して詳細に説明する。図１に本発明の実施の形
態に係るクロック信号制御回路の構成を示す。同図にお
いて、本発明の実施の形態に係るクロック信号制御回路
は、外部から供給されるクロック信号に非同期のパワー
ダウンモード信号（本発明の制御信号に相当する）が入
力される入力端子１００と、外部から供給されるクロッ
ク信号が入力される入力端子１０１と、入力バッファ１
０と、パワーダウンモード信号をクロック信号に同期さ
せるＤタイプフリップフロップ１２と、インバータ１４
とを有している。
面を参照して詳細に説明する。図１に本発明の実施の形
態に係るクロック信号制御回路の構成を示す。同図にお
いて、本発明の実施の形態に係るクロック信号制御回路
は、外部から供給されるクロック信号に非同期のパワー
ダウンモード信号（本発明の制御信号に相当する）が入
力される入力端子１００と、外部から供給されるクロッ
ク信号が入力される入力端子１０１と、入力バッファ１
０と、パワーダウンモード信号をクロック信号に同期さ
せるＤタイプフリップフロップ１２と、インバータ１４
とを有している。
【００１２】Ｄタイプフリップフロップ１２は本発明の
同期化回路に相当する。ここで、パワーダウンモード信
号は、外部から入力されるクロック信号を集積回路の内
部回路に供給し、またはその供給を停止するように制御
する制御信号である。また、クロック信号制御回路は、
Ｄタイプフリップフロップ１２の入力信号であるパワー
ダウンモード信号とＤタイプフリップフロップ１２の出
力信号との論理和演算を行うオアゲート１８（本発明の
論理和回路に相当する。）と、オアゲート１８の出力信
号と入力端子１０１より入力されるクロック信号（外部
クロック信号）との論理積演算を行うアンドゲート２０
（本発明の第２の論理積回路に相当する。）と、Ｄタイ
プフリップフロップ１２の出力信号とアンドゲート２０
の出力信号との論理積演算を行うアンドゲート１６とを
有している。
同期化回路に相当する。ここで、パワーダウンモード信
号は、外部から入力されるクロック信号を集積回路の内
部回路に供給し、またはその供給を停止するように制御
する制御信号である。また、クロック信号制御回路は、
Ｄタイプフリップフロップ１２の入力信号であるパワー
ダウンモード信号とＤタイプフリップフロップ１２の出
力信号との論理和演算を行うオアゲート１８（本発明の
論理和回路に相当する。）と、オアゲート１８の出力信
号と入力端子１０１より入力されるクロック信号（外部
クロック信号）との論理積演算を行うアンドゲート２０
（本発明の第２の論理積回路に相当する。）と、Ｄタイ
プフリップフロップ１２の出力信号とアンドゲート２０
の出力信号との論理積演算を行うアンドゲート１６とを
有している。
【００１３】上記構成からなるクロック信号制御回路の
動作を図２のタイミングチャートを参照して説明する。
上記構成において、パワーダウンモード動作時にパワー
ダウンモード信号Ａ（図２（1））が入力端子１００よ
り入力バッファ１０を介してＤタイプフリップフロップ
１２のＤ入力端子に入力されると共に、オアゲート１８
の一方の入力端子に入力される。
動作を図２のタイミングチャートを参照して説明する。
上記構成において、パワーダウンモード動作時にパワー
ダウンモード信号Ａ（図２（1））が入力端子１００よ
り入力バッファ１０を介してＤタイプフリップフロップ
１２のＤ入力端子に入力されると共に、オアゲート１８
の一方の入力端子に入力される。
【００１４】一方、オアゲート１８の出力信号である貫
通電流防止信号Ｆ（図２（６））は、パワーダウンモー
ド信号Ａがイネーブル状態（パワーダウンモード設定
時）になるまでは、ハイレベルの状態にある。したがっ
て、外部より入力端子１０１を介して入力される外部ク
ロック信号Ｂ（図２（２））は、アンドゲート２０、イ
ンバータ１４を介してＤタイプフリップフロップ１２の
クロック入力端子ＣＬＫに入力される。
通電流防止信号Ｆ（図２（６））は、パワーダウンモー
ド信号Ａがイネーブル状態（パワーダウンモード設定
時）になるまでは、ハイレベルの状態にある。したがっ
て、外部より入力端子１０１を介して入力される外部ク
ロック信号Ｂ（図２（２））は、アンドゲート２０、イ
ンバータ１４を介してＤタイプフリップフロップ１２の
クロック入力端子ＣＬＫに入力される。
【００１５】時刻ｔ１でパワーダウンモード信号Ａがイ
ネーブル状態になると、その後にＤタイプフリップフロ
ップ１２のクロック入力端子ＣＬＫに入力されるクロッ
ク信号の立ち上がり、すなわちアンドゲート２０の出力
信号Ｃ（図２（３））の立下りのタイミングｔ２でパワ
ーダウンモード信号Ａがクロック信号に同期し、Ｄタイ
プフリップフロップ１２の出力端子Ｑから出力される内
部クロック制御信号Ｄ（図２（４））がハイレベルから
ローレベルに変化する。
ネーブル状態になると、その後にＤタイプフリップフロ
ップ１２のクロック入力端子ＣＬＫに入力されるクロッ
ク信号の立ち上がり、すなわちアンドゲート２０の出力
信号Ｃ（図２（３））の立下りのタイミングｔ２でパワ
ーダウンモード信号Ａがクロック信号に同期し、Ｄタイ
プフリップフロップ１２の出力端子Ｑから出力される内
部クロック制御信号Ｄ（図２（４））がハイレベルから
ローレベルに変化する。
【００１６】この結果、貫通電流防止信号Ｆもイネーブ
ル状態となり、時刻ｔ２でハイレベルからローレベルに
変化し、この貫通電流防止信号Ｆをゲート信号とするア
ンドゲート２０の出力Ｃは、貫通電流防止信号Ｆがディ
スエーブル状態となるまで、ローレベルのままの状態と
なる。したがってアンドゲート１６の出力、換言すれ
ば、内部回路に供給されるクロック信号である内部クロ
ック信号Ｅ（図２（５））は、ローレベルのままとな
り、内部回路へのクロック信号の供給は停止される。
ル状態となり、時刻ｔ２でハイレベルからローレベルに
変化し、この貫通電流防止信号Ｆをゲート信号とするア
ンドゲート２０の出力Ｃは、貫通電流防止信号Ｆがディ
スエーブル状態となるまで、ローレベルのままの状態と
なる。したがってアンドゲート１６の出力、換言すれ
ば、内部回路に供給されるクロック信号である内部クロ
ック信号Ｅ（図２（５））は、ローレベルのままとな
り、内部回路へのクロック信号の供給は停止される。
【００１７】この場合にパワーダウンモード信号Ａが外
部クロック信号Ｂの立下りのタイミングで同期するた
め、次の外部クロック信号Ｂの立ち上がりのタイミング
ではヒゲ状のノイズが発生することなく、内部クロック
信号Ｅの供給が停止される。一方、時刻ｔ３でパワーダ
ウンモード信号Ａがディスエーブル状態になり、ローレ
ベルからハイレベルに変化すると、オアゲート１８の出
力である貫通電流防止信号Ｆもディスエーブル状態とな
り、ローレベルからハイレベルに変化する。この結果、
貫通電流防止機能は停止され、外部より入力端子１０１
を介して入力される外部クロック信号Ｂがアンドゲート
２０を介して内部に入力可能な状態となる。
部クロック信号Ｂの立下りのタイミングで同期するた
め、次の外部クロック信号Ｂの立ち上がりのタイミング
ではヒゲ状のノイズが発生することなく、内部クロック
信号Ｅの供給が停止される。一方、時刻ｔ３でパワーダ
ウンモード信号Ａがディスエーブル状態になり、ローレ
ベルからハイレベルに変化すると、オアゲート１８の出
力である貫通電流防止信号Ｆもディスエーブル状態とな
り、ローレベルからハイレベルに変化する。この結果、
貫通電流防止機能は停止され、外部より入力端子１０１
を介して入力される外部クロック信号Ｂがアンドゲート
２０を介して内部に入力可能な状態となる。
【００１８】この後、入力端子１０１より入力されるク
ロック信号Ｂすなわち、アンドゲート２０から出力され
るクロック信号Ｃの立下りのタイミングｔ４で内部クロ
ック制御信号Ｄがローレベルからハイレベルとなる。す
なわち、パワーダウンモード信号Ａが外部クロック信号
Ｂに同期化される。この結果、アンドゲート１６から出
力される内部クロック信号Ｅは、タイミングｔ５で出力
されるアンドゲート２０から出力されるクロック信号Ｃ
の立ち上がりのタイミングで出力を開始し、内部回路に
供給される。
ロック信号Ｂすなわち、アンドゲート２０から出力され
るクロック信号Ｃの立下りのタイミングｔ４で内部クロ
ック制御信号Ｄがローレベルからハイレベルとなる。す
なわち、パワーダウンモード信号Ａが外部クロック信号
Ｂに同期化される。この結果、アンドゲート１６から出
力される内部クロック信号Ｅは、タイミングｔ５で出力
されるアンドゲート２０から出力されるクロック信号Ｃ
の立ち上がりのタイミングで出力を開始し、内部回路に
供給される。
【００１９】この場合にパワーダウンモード信号のディ
スエーブル時にも外部クロック信号に同期した制御信号
である内部クロック制御信号により内部クロック信号の
供給タイミングが制御されるので、内部クロック信号Ｅ
が内部回路に供給を開始する際にもヒゲ状のノイズを生
じることはない。
スエーブル時にも外部クロック信号に同期した制御信号
である内部クロック制御信号により内部クロック信号の
供給タイミングが制御されるので、内部クロック信号Ｅ
が内部回路に供給を開始する際にもヒゲ状のノイズを生
じることはない。
【００２０】尚、外部クロック信号は、パワーダウンモ
ード信号のイネーブル動作がクロック同期されて以降、
少なくとも１クロック周期後まで入力され、パワーダウ
ンモード信号がディスエーブル状態になる少なくとも、
１クロック周期前までに入力が再開されていれば、その
間のパワーダウンモード動作期間中は停止していてもよ
い。また、仮に、パワーダウンモード動作期間中に外部
クロック信号の供給が停止していなくても本発明によれ
ば、パワーダウンモード動作期間中において、クロック
入力端子に貫通電流が流れるのを防止でき、消費電力の
低減が図れる。
ード信号のイネーブル動作がクロック同期されて以降、
少なくとも１クロック周期後まで入力され、パワーダウ
ンモード信号がディスエーブル状態になる少なくとも、
１クロック周期前までに入力が再開されていれば、その
間のパワーダウンモード動作期間中は停止していてもよ
い。また、仮に、パワーダウンモード動作期間中に外部
クロック信号の供給が停止していなくても本発明によれ
ば、パワーダウンモード動作期間中において、クロック
入力端子に貫通電流が流れるのを防止でき、消費電力の
低減が図れる。
【００２１】また、本実施の形態では、パワーダウンモ
ード信号をイネーブル状態にした後に、外部クロック信
号の立下りのタイミングで外部クロック信号に同期させ
ているが、必ずしも外部クロック信号同期させなくても
よい。その場合に、貫通電流防止信号を、パワーダウン
モード信号とは独立に設け、パワーダウンモード信号が
イネーブル状態になった時点から、少なくとも１クロッ
ク周期後にイネーブル状態とし、パワーダウンモード信
号のディスエーブル状態となった時点より少なくとも１
クロック周期前のタイミングでディスエーブル状態にす
ればよい。
ード信号をイネーブル状態にした後に、外部クロック信
号の立下りのタイミングで外部クロック信号に同期させ
ているが、必ずしも外部クロック信号同期させなくても
よい。その場合に、貫通電流防止信号を、パワーダウン
モード信号とは独立に設け、パワーダウンモード信号が
イネーブル状態になった時点から、少なくとも１クロッ
ク周期後にイネーブル状態とし、パワーダウンモード信
号のディスエーブル状態となった時点より少なくとも１
クロック周期前のタイミングでディスエーブル状態にす
ればよい。
【００２２】
【発明の効果】以上に説明したように、本発明によれ
ば、外部から入力されるクロック信号に同期しない制御
信号（パワーダウンモード信号）をクロック信号に同期
させて、このクロック信号に同期化された制御信号を集
積回路の内部回路に供給するクロック信号の制御信号と
し、外部よりクロック信号が供給されるクロック入力端
子に貫通電流が流れるのを防止するための制御信号を、
上記クロック信号に同期化された制御信号とは独立に設
け、貫通電流防止機能の解除動作をクロック信号と非同
期に行うようにしたので、パワーダウンモードの設定時
及び解除時に通常よりパルス幅の狭いクロック信号の発
生を防止し、かつパワーダウンモード時におけるクロッ
クバッファにおける貫通電流の発生を防止することがで
きる。
ば、外部から入力されるクロック信号に同期しない制御
信号（パワーダウンモード信号）をクロック信号に同期
させて、このクロック信号に同期化された制御信号を集
積回路の内部回路に供給するクロック信号の制御信号と
し、外部よりクロック信号が供給されるクロック入力端
子に貫通電流が流れるのを防止するための制御信号を、
上記クロック信号に同期化された制御信号とは独立に設
け、貫通電流防止機能の解除動作をクロック信号と非同
期に行うようにしたので、パワーダウンモードの設定時
及び解除時に通常よりパルス幅の狭いクロック信号の発
生を防止し、かつパワーダウンモード時におけるクロッ
クバッファにおける貫通電流の発生を防止することがで
きる。
【図１】 本発明の実施の形態に係るクロック信号制御
回路の構成を示す回路図。
回路の構成を示す回路図。
【図２】 図１に示したクロック信号制御回路の各部の
動作状態を示すタイミングチャート。
動作状態を示すタイミングチャート。
【図３】 従来のクロック信号制御回路の構成例を示す
回路図。
回路図。
【図４】 図３に示すクロック信号制御回路の各部の動
作状態を示すタイミングチャート。
作状態を示すタイミングチャート。
【図５】 従来のクロック信号制御回路の他の構成例を
示す回路図。
示す回路図。
【図６】 図５に示すクロック信号制御回路の各部の動
作状態を示すタイミングチャート。
作状態を示すタイミングチャート。
１０ 入力バッファ １２ Ｄタイプフリップフロップ １４ インバータ １６、２０ アンドゲート １８ オアゲート
Claims (1)
- 【請求項１】 外部から入力されるクロック信号を集積
回路の内部回路に供給し、またはその供給を停止するよ
うに制御する制御信号を前記クロック信号に同期させる
同期化回路と、該同期化回路の出力信号をゲート信号と
して前記クロック信号を前記内部回路に供給する第１の
論理積回路とを有するクロック制御回路において、前記
制御信号と前記同期化回路の出力信号との論理和演算を
行う論理和回路と、前記クロック信号と前記論理和回路
の出力信号との論理積をとり、該論理積出力を前記第１
の論理積回路に入力するクロック信号として出力する第
２の論理積回路と、を付加したことを特徴とするクロッ
ク信号制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000319494A JP2002132375A (ja) | 2000-10-19 | 2000-10-19 | クロック信号制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000319494A JP2002132375A (ja) | 2000-10-19 | 2000-10-19 | クロック信号制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002132375A true JP2002132375A (ja) | 2002-05-10 |
Family
ID=18797946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000319494A Withdrawn JP2002132375A (ja) | 2000-10-19 | 2000-10-19 | クロック信号制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002132375A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008092359A (ja) * | 2006-10-03 | 2008-04-17 | Matsushita Electric Ind Co Ltd | 複数クロック間位相調整装置 |
| JP2010252288A (ja) * | 2009-04-15 | 2010-11-04 | Hynix Semiconductor Inc | 信号周波数変更回路及びその周波数変更方法 |
| JP2011507140A (ja) * | 2007-12-21 | 2011-03-03 | モーセッド・テクノロジーズ・インコーポレイテッド | 電力削減機能を有する不揮発性半導体メモリデバイス |
-
2000
- 2000-10-19 JP JP2000319494A patent/JP2002132375A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008092359A (ja) * | 2006-10-03 | 2008-04-17 | Matsushita Electric Ind Co Ltd | 複数クロック間位相調整装置 |
| JP2011507140A (ja) * | 2007-12-21 | 2011-03-03 | モーセッド・テクノロジーズ・インコーポレイテッド | 電力削減機能を有する不揮発性半導体メモリデバイス |
| JP2010252288A (ja) * | 2009-04-15 | 2010-11-04 | Hynix Semiconductor Inc | 信号周波数変更回路及びその周波数変更方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070821 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20090128 |