KR100230120B1 - 동기식 반도체 메모리 - Google Patents

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KR100230120B1
KR100230120B1 KR1019960047845A KR19960047845A KR100230120B1 KR 100230120 B1 KR100230120 B1 KR 100230120B1 KR 1019960047845 A KR1019960047845 A KR 1019960047845A KR 19960047845 A KR19960047845 A KR 19960047845A KR 100230120 B1 KR100230120 B1 KR 100230120B1
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가와구치 마나부
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가네꼬 히사시
닛본 덴키 가부시키가이샤
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Abstract

특정 데이터를 메모리하는 메모리 섹션(MS)을 갖는 동기반도체 메모리에서 단일 출력 래치 회로(32)는 메모리 섹션의 출력측에 접속되며 특정 데이터가 출력 래치 회로를 통과하는지의 여부를 펄스 신호를 이용하므로써 제어한다. 펄스 신호는 펄스 발생기(31)에서 발생되어 장치(21 및 22)를 생기게 하는 내부 클럭 신호에서 발생되는 내부 클럭 신호와 동기한다. 펄스 신호는 메모리 섹션이 특정 데이터를 출력할 때 내부 클럭 신호와 무관하고 타이밍에 종속하여 결정되는 펄스 폭을 갖는다.

Description

동기식 반도체 메모리
그러한 동기식 반도체 메모리는 입력 타이밍 신호 또는 클럭 신호로 동기성 동작이 가능하고 전력 소비 감소 및 동작 속도 증가의 관점에서 고속 대용량 메모리로서 적합하다.
그러한 형태의 종래의 동기식 반도체 메모리는 일본 조기 공개(코카이 또는 무심사 특허 출원의 공개) 번호 제122895/1991호에 개시되었으며 특정 데이터를 메모리하는 메모리부와, 그 메모리부로부터 특정 데이터를 출력하기 위한 출력부와, 각각의 입력 및 출력부의 동작을 동기로 제어하기 위해 클럭 신호에 응답하는 제어 수단을 포함한다.
도면과 관련하여 나중에 설명하겠지만 그러한 방식으로 종래의 동기식 반도체 메모리는 사이클 타임 및 클럭 액세스 타임을 갖는다. 통상적으로 사이클 타임 및 클럭 액세스 타임의 합계는 가능한한 작아야한다. 종래의 동기식 반도체 메모리는 그 합계가 출력부의 셋업 시간을 보호하기 위한 타이밍 마진을 포함한다.
그러나 그 타이밍 마진은 지연 시간이거나 또는 유휴 시간이며 데이터 전송의 효율면에서 시간 소비적이다.
따라서 본 발명의 목적은 감소된 회로 크기의 대기시간을 절약할 수 있는 동기식 반도체 메모리를 제공하는 것이다.
본 발명의 또 다른 목적은 사이클 시간 및 클럭 액세스 시간의 합을 감소시킬 수 있는 앞서 설명한 동기식 반도체 메모리를 제공하는 것이다.
본 발명의 또 다른 목적은 메모리 칩의 비교적 좁은 영역내에 출력부를 형성할 수 있는 앞서 설명한 동기식 반도체 메모리를 제공하는 것이다.
본 발명의 다른 목적들은 설명하는 동안 명확해 질 것이다.
본 발명의 한 측면에 따르면 특정 데이터를 메모리하기 위한 메모리부와, 상기 특정 데이터를 상기 메모리부에 입력하기 위한 입력부와, 상기 메모리부로부의 상기 특정 데이터를 출력하기 위한 출력부와, 상기 입력 및 출력부 각각의 동기성 제어 동작을 위한 외부 클럭 신호에 응답하는 제어 수단을 포함하는 동기성 반도체 메모리가 제공된다. 상기 동기성 반도체 메모리에서 상기 제어 수단은 상기 외부 클럭 신호로부터 지연된 내부 클럭 신호를 발생시키는 상기 외부 클럭 신호에 응답하는 내부 클럭 신호 발생 수단과, 상기 내부 클럭 신호 발생 수단에 접속되고 상기 입력부의 상기 동작을 제어하는데 사용되는 입력부 제어 신호를 발생시키기 위한 상기 내부 클럭 신호에 응답하는 제어 신호 발생 수단과, 상기 클럭 신호 발생 수단에 접속되고 상기 내부 클럭 신호와 동기화되는 펄스 신호를 발생시키기 위한 상기 내부 클럭 신호에 응답하는 펄스 신호 발생 수단을 포함하며, 상기 펄스 신호는 상기 내부 클럭 신호에 무관하고 펄스 상기 메모리부가 상기 특정 데이터를 출력할 때 타이밍에 종속하는 펄스 폭을 갖는다. 상기 출력부는 상기 메모리 부에 접속되는 단일 출력 래치 회로와 특정 데이터가 단일 출력 래치 회로를 통과하는지의 여부를 펄스 신호를 이용하므로써 제어하기 위한 펄스 신호 발생 수단을 포함한다.
제1도는 종래의 동기식 반도체 메모리를 도시하는 도면.
제2도는 종래의 반도체 메모리의 입력부의 레지스터 동작을 설명하기위한 타이밍 차트.
제3도는 종래의 동기식 반도체 메모리의 신호 전송 동작을 설명하기위한 타이밍 차트.
제4도는 본 발명의 실시예에 따른 동기식 반도체 메모리를 도시하는 블록도.
제5도는 제4도에 도시된 동기식 반도체 메모리의 동작을 설명하기 위한 타이밍 차트.
제1도에서 우선 본 발명을 더 잘 이해하기 위해 종래의 동기성 반도체 메모리에 관해 설명하겠다. 종래의 동기성 반도체 메모리는 공지된 단일 반도체 칩내에서 램(임의 접근 기억 장치)회로 또는 특정 데이터를 메모리하기 위한 메모리부 MS와 메모리부 MS에 특정 데이터를 입력하기 위한 메모리부 MS에 접속된 입력부 IS와, 메모리부 MS로부터의 특정한 데이터를 출력하기 위한 메모리부 MS에 접속된 출력부 OS와, 입력 및 출력부 IS 및 OS에 접속되고 각각의 입력 및 출력부 IS 및 OS의 동기성 제어 동작을 위해 외부 클럭 신호에 응답하는 제어부 CS를 포함한다. 외부 클럭 신호는 나중에 설명하겠다.
입력부 IS는 데이터 입력 단자(11)와, 입력 버퍼 회로(12)와, 제1입력 래치 회로(13)와, 제2입력 래치 회로(14)를 포함한다. 데이터 입력 단자(11)는 공지 기술의 오리지날 데이터 공급을 위한 것이다. 입력 버퍼회로(12)는 데이터 입력 단자(11)에 접속되며 오리지날 데이터로부터 지연되는 버퍼된 입력 데이터를 처리하기 위한 것이다. 제1입력 래치 회로(13)는 입력 버퍼 회로(12)에 접속되며 버퍼된 입력 데이터가 제1입력 래치 회로(13)를 통한 국부 입력 데이터로서 통과되는지의 여부를 제1입력 제어 신호를 이용하므로써 제어하기 위한 것이다. 제2입력 래치 회로(14)는 제1입력 래치 회로(13)에 접속되며 국부 입력 데이터가 제2입력 래치 회로(14)를 통해 특정 데이터로서 통과된다. 제1 및 제2입력 제어 신호는 이후에 설명할 방식으로 제어부 CS에서 발생된다.
출력부 OS는 제1출력 래치 회로(16), 제2출력 래치 회로(17), 출력 버퍼 회로(18), 데이터 출력 단자(19)를 포함한다. 제1출력 래치 회로(16)는 메모리부 MS에 접속되며 특정 데이터가 제1출력 래치 회로(16)를 통해 제1국부 출력 데이터로서 통과되는지의 여부를 제1출력 제어 신호를 사용하므로써 제어하기 위한 것이다. 제2출력 래치 회로(17)는 제1출력 래치 회로(16)에 접속되며 제1국부 출력 데이터가 제2출력 래치 회로(18)를 통해 제2국부 출력 데이터로서 통과하는지의 여부를 제2출력 제어 신호를 이용하므로써 제어하기 위한 것이다. 제1 및 제2출력 제어 신호들은 이후에 설명할 방식으로 제어부에서 발생된다. 출력 버퍼 회로(18)는 제2출력 래치 회로(17)에 접속되고 제2국부 출력 데이터로부터 지연되는 버퍼된 출력 데이터로 제2국부 출력 데이터를 처리하기 위한 것이다. 데이터 출력 단자(19)는 출력 버퍼 회로(18)에 접속되며 버퍼된 출력 데이터를 출력하기 위한 것이다.
곧 설명할 방식으로 제어부 CS는 클럭 신호 입력 단자(21), 클럭 버퍼 회로(22), 입력 사이드 제어 라인(23), 입력 사이드 인버트 회로(24), 지연 소자(25), 출력 사이드 제어 라인(26), 출력 사이드 인버트 회로(27)를 포함한다.
클럭 신호 입력 단자(21)는 외부 클럭 신호가 공급되게 하기 위한 것이다. 클럭 버퍼 회로(22)는 클럭 신호 입력 단자(21)에 접속되며 외부 클럭 신호를 버퍼된 입력 데이터와 동기화시키도록 외부 클럭 신호로부터 지연되는 내부 클럭 신호로 처리하기 위한 것이다.
입력 사이드 제어 라인(23)은 제1입력 래치 회로(13)와 클럭 버퍼 회로(22)사이에 접속되며 내부 클럭 신호를 제1입력 제어 신호로서 제1입력 래치 회로(13)에 공급하기 위한 것이다. 입력 사이드 제어 라인(23)은 공급 장치로 표기된다. 입력 사이드 인버트 회로(24)는 제2입력 래치 회로(14)와 클럭 버퍼 회로(22)사이에 접속되며 제2입력 래치 회로(14)에 공급되는 제2입력 제어 신호를 발생시키기 위해 그 극성의 내부 클럭 신호를 인버트하기 위한 것이다.
지연 소자(25)는 클럭 버퍼 회로(22)에 접속되며 지연된 클럭 신호를 발생시키기 위해 내부 클럭 신호에 소정의 시간 지연을 제공하기 위한 것이다.
소정의 시간 지연은 지연 소자없이 라인 지연으로서 주어질 수 있다.
출력 사이드 제어 라인(26)은 제1출력 래치 회로(16)와 지연 소자(25)사이에 접속되며 제1출력 제어 신호로서 지연된 클럭 신호를 제1출력 래치 회로(16)에 공급하기 위한 것이다. 출력 사이드 인버트 회로(27)는 제2출력 래치 회로(17)사이에 접속되며 지연 소자(25)는 제2출력 래치 회로(17)에 공급되는 제2출력 제어 신호를 발생시키도록 그 극성의 지연된 클럭 신호를 인버트하기 위한 것이다.
제1 및 제2입력 래치 회로(13 및 14)는 마스터/슬레이브 양식에서 동작 가능하다. 마찬가지로 제1 및 제2출력 래치 회로(16 및 17)는 마스터/슬레이브 양식에서 동작 가능하다.
이제 제1도에 도시된 동기성 반도체 메모리의 동작을 또한 제2도와 제3도를 참조하여 설명한다. 쉽게 설명하기 위해 데이터 판독에 대한 어드레스 액세스 동작을 고려한다.
각각의 제1입력, 각각의 제2입력, 제1출력, 제2출력 제어 신호는 하이 레벨 및 로우 레벨중 하나를 갖는다. 제1입력, 각각의 제2입력, 제1출력, 제2출력 래치 회로(13, 14, 16, 17)는 다음 방식으로 동작가능하다. 제1입력 제어 신호는 하이 레벨을 가지며 제1입력 래치 회로(13)는 버퍼된 입력 데이터를 래치하기 위한 래치 모드로 놓인다. 제1입력 제어 신호가 로우 레벨을 가질 때 제1입력 래치 회로(13)는 국부 입력 데이터를 발생시키기 위해 버퍼된 입력 데이터를 직접 통과시키도록 스루 모드로 놓인다. 제2입력 제어 신호가 하이 레벨을 가질 때 제2입력 래치 회로(14)는 국부 입력 데이터를 래치하도록 래치 모드에 놓인다. 제2입력 제어 신호가 로우 레벨을 가질 때 제2입력 래치 회로(14)는 특정 데이터를 발생시키기 위해 국부 입력 데이터를 직접 통과시키도록 스루 모드에 놓인다. 제1출력 제어 신호가 하이 레벨을 가질 때 제1출력 래치 회로(16)는 메모리부 MS로부터 출력되는 특정 데이터를 래치하도록 래치 모드에 놓인다. 제1출력 제어 신호가 로우 레벨일 때 제1출력 래치 회로(16)는 제1국부 출력 데이터를 발생시키기 위해 특정 데이터를 직접 통과시키도록 스루 모드에 놓인다. 제2출력 제어 신호가 하이 레벨일 때 제2출력 래치 회로(17)는 제1국부 출력 데이터를 래치하도록 래치 모드에 놓인다. 제2출력 제어 신호가 로우 레벨일 때 제2출력 래치 회로(17)는 제2국부 출력 데이터를 발생시키도록 제 제 국부 출력 데이터를 직접 통과시키기 위해 스루 모드에 놓인다.
입력부의 데이터 레지스터에 대해 설명한다. 입력 어드레스 신호 An는 데이터 입력 단자(11) 및 입력 버퍼(12)를 통해 제1입력 래치 회로(13)에 버퍼 입력 신호로서 공급된다. 내부 클럭 신호가 로우 레벨을 가질 때 제1입력 래치 회로(13)는 제1입력 래치 회로(13)에서 제2입력 래치 회로(14)로 국부 입력 데이터로서 전달되는 입력 어드레스 신호 An를 직접 통과시킨다.
다른 한편 제2입력 래치 회로(14)에는 하이 레벨의 제1입력 제어 신호가 공급되고 래치 모드에 놓인다. 제2입력 래치 회로(14)는 다음으로 제1입력 래치 회로(13)로부터 공급된 입력 어드레스 신호 An를 래치한다. 다시 말하면 입력 어드레스 신호 An는 제2입력 래치 회로(14)로부터 전달된다.
이러한 경우 제2입력 래치 회로(14)는 특정 데이터로서 입력 어드레스 신호 An에 앞선 이전 입력 어드레스 신호 An-1을 유지한다.
이어서 내부 클럭 신호가 로우 레벨에서 하이 레벨로 전환될 때 제1래치 회로(13)는 래치 모드로 놓여진다. 어떤 신호가 오리지날 데이터로서 데이터 입력 단자(11)를 통해 공급되어도 제1입력 래치 회로(13)는 국부 입력 데이터로서 입력 어드레스 신호 An를 유지한다.
내부 클럭 신호가 하이 레벨을 가질 때 제2입력 래치 회로(14)는 제2입력 제어 신호로서 입력 사이드 인버트 회로(24)의 내부 클럭 신호로부터 인버트되는 인버트 입력 사이드 클럭 신호가 제공된다. 제2입력 래치 회로(14)는 다음으로 메모리부 MS를 향해 입력 어드레스 신호 An를 송신하도록 스루 모드로 놓여진다.
외부 클럭 신호와 내부 클럭 신호 사이의 지연 시간 간격은 오리지날 데이터와 버퍼된 입력 데이터 사이의 지연 시간 간격과 대체로 동일하게 지정된다. 결과적으로 입력 어드레스 신호 An는 외부 클럭 신호가 로우 레벨에서 하이 레벨로 전환될 때만 메모리부 MS에 송신된다. 출력부에서 유사한 레지스터 동작은 제1 및 제2출력래치 회로(16 및 17)에 의해 지연된 클럭 신호와 관련하여 실행된다.
다음으로 동기성 반도체 메모리의 모든 동작을 설명한다.
제1도 내지 3도에서 데이터 D(An)는 입력 어드레스 신호 An에 의해 한정되는 메모리부 MS의 어드레스에 저장된다고 가정하자. 외부 클럭 신호가 로우 레벨에서 하이 레벨 순간 시간 t1에서 발생할 때 입력 어드레스 신호 An는 앞서 설명한 바와 같은 방식으로 메모리부 MS에 전송된다. 입력 어드레스 신호 An에 따르면 데이터 D(An)는 메모리부 MS로부터 판독되고 특정 데이터로서 제1출력 래치 회로(16)에 순간 시간 t2에서 전달된다.
지연된 클럭 신호가 로우 레벨을 가질 때 특정 데이터는 제1국부 출력 데이터로서 제2출력 래치 회로(17)에 공급될 제1출력 래치 회로(16)를 통과한다.
이어서 지연된 클럭 신호는 순간 시간 t3에서 로우 레벨에서 하이 레벨로 발생한다. 이러한 경우 데이터 D(An)는 제2출력 래치 회로(17)와 출력 버퍼 회로(18)를 통과하도록 만들어지며 다음으로 데이터 출력 터미널(19)로 순간 시간 t4에서 전달된다.
본원에 다양한 시간 간격 및 순간 시간 사이의 관계를 설명한다.
외부 클럭 신호는 사이클 시간을 갖는다. 동기성 반도체 메모리는 공지기술에서 클럭 액세스 시간을 갖는다. 사이클 시간 및 클럭 액세스 시간을 각각 tcyc 및 tca로 나타내자. 제3도에 도시된 바와 같이 사이클 시간 tcyc 및 클럭 액세스 시간 tca는
tcyc=t1'-t1 (1)
tca=t4-t1'. (2) 와 같이 주어진다.
순간 t1, t2, t3, t4는
t12=t2-t1, (3)
t23=t3-t2, (4)
t34=t4-t3. (5) 와 같이 주어진다.
이러한 경우 다음 등식은 제3도와 관련하여 주어진다.
tcyc+tca=t12+t23+t34 (6)
등식 (6)의 오른쪽의 각각의 항은 다음과 같이 설명된다.
시간 간격 t12는 메모리 섹션 MS의 어드레스 액세스 시간이다. 시간 간격 t23은 제1출력 래치 회로(16)이 데이터를 래치하는데 필요한 셋업 시간을 보장하는 타이밍 마진이다. 시간 간격 t34는 출력 래치 회로(17)와 출력 버퍼 회로(18)에서의 지연 시간 간격이다.
타이밍 마진 t23은 제1출력 래치 회로(16)의 최소 셋업 시간보다도 더 크게 되도록 설계되어 있다. 실제로는 허용공차를 위해 매우 큰 값이 선택된다. 타이밍 마진 t23은 지연 소자(25)에 의한 지연 시간 간격 td로 결정된다.
예를 들어, tcyc, tca, t12, t23, t23 및 td의 값은 7ns, 3ns, 6ns, 2ns, 2ns, 및 1ns가 되도록 각각 선택된다.
이 경우에, 타이밍 마진 t23(2ns)은 10ns인 합(=t12+t23+t34)의 20%를 점유한다.
다음, 제4도를 참조하여, 본 발명의 실시예에 따른 동기식 반도체 메모리에 대해 설명한다. 동기식 반도체 메모리는 단일 반도체 칩으로 만들어지며 참조 부호로 표시된 바와 같은 유사한 부품을 포함한다.
동기식 반도체 메모리는 또한 펄스 발생기(31)와 단일 출력 래치 회로(32)를 더 포함한다. 펄스 발생기(31)는 클럭 버퍼 회로(22)에 접속되어 있으며 내부 클럭 신호에 응답해서 펄스 신호를 생성한다. 펄스 신호는 내부 클럭 신호에 동기하며 내부 클럭 신호에 독립적인 펄스폭을 가지며 이 펄스폭은 메모리 섹션 MS가 특정의 데이타를 출력할 때의 타이밍에 따라 결정된다. 펄스 발생기(31)를 펄스 발생 생성 장치로서 참조된다.
출력 래치 회로(32)는 메모리 섹션 MS와 펄스 발생기(31)에 접속되어 있으며 특정의 데이타가 출력 래치 회로(32)를 통해 로칼 출력 데이타로서 통과되든 되지 않든 간에 펄스 신호의 사용에 의해 제어된다. 출력 버퍼 회로(18)는 단일 출력 래치 회로(32)에 직접 접속되어 있으며 로칼 출력 데이타를 데이터 출력 단자(19)를 통해 출력되는 버퍼된 출력 데이타로 처리한다.
동기식 반도체 메모리에서, 클럭 신호 입력 단자(21)와 클럭 버퍼(22)의 조합은 내부 클럭 신호 생성 장치로서 참조된다. 입력측 제어 라인(23)과 입력측 반전 회로(24)의 조합은 제어 신호 생성 장치로서 참조된다. 입력 및 출력 섹션 IS 및 OS 각각은 레지스터형으로 된다.
제3도와 함께 제4도를 참조하여 동기식 반도체 메모리의 동작에 대해 설명한다. 입력 섹션 IS에서의 동작은 종래의 동기식 반도체 메모리와 함께 기술된 바와 유사하기 때문에 더 이상 설명하지는 않는다. 출력 섹션 OS에서의 동작은 이후로 기술될 방법으로 실행된다.
데이터를 판독하는 어드레스 액세스 동작은 특정한 데이타를 제1출력 래치 회로(16)로 전송할 때까지 종래의 동기식 반도체 메모리의 그것과 유사하다.
동기식 반도체 메모리에서, 펄스 발생기(31)는 내부 클럭 신호를 제공받아 펄스 신호를 생성한다. 이 펄스 신호는 일련의 펄스를 포함하여 이 일련의 펄스 각각은 펄스폭 tp을 가지며 또한 외부 클럭 신호로부터 시간 간격 td만큼 지연된다. 환언하면, 펄스 신호는 간헐적 펄스를 포함하며 이 간헐적 펄스 각각은 천이 시간으로부터 특정한 시간 간격 td만큼 외부 클럭 신호의 순간에 지연된다. 펄스 발생기(31)에서, 각각의 펄스는 하이 레벨에서 로우 레벨로 드롭된다. 펄스폭은 로우 레벨의 시간 지속기간으로 한정된다.
특정의 시간 간격 td와 펄스폭 tp을 적절한 값으로 선택함으로써 데이타 D(An)는 각각의 펄스 주기동안 즉, 펄스 신호가 로우 레벨인 시간 주기 동안 출력 래치 회로(32)로 제공된다. 환언하면, 펄스폭과 특정한 시간 간격은 메모리 섹션 MS가 펄스중 하나가 출현하는 동안 특정의 데이타를 새로이 출력하도록 결정된다.
펄스가 제공되면, 제1출력 래치 회로(16)는 각각의 펄스 주기동안 통과 모드에 놓이게 된다. 그래서, 데이타 D(An)는 출력 버퍼 회로(18)로 전송되고 남김없이 데이터 출력 단자(19)로 전달된다.
펄스폭 tp은 적절한 값(예를 들어, 사이클 시간 cyc 보다 짧은 값)으로 선택되어 특정의 데이타가 각각의 펄스 주기동안 다음의 데이타로 대체됨이 없이 제1출력 래치 회로(16)로 연속으로 제공된다. 그래서, 출력 섹션 OS는 레지스터 동작을 실행한다. 이것은 펄스 신호가 하이 레벨로 되었을 때 제1출력 래치 회로(16)가 래칭 모드에 놓이게 되기 때문이며, 또한 펄스 신호가 한 사이클후 로우 레벨로 될 때까지 특정의 데이타를 래치하기 때문이다.
그래서, 외부 클럭 신호에서 각각의 상승 엣지에 일치하여, 메모리 섹션 MS은 이전의 클럭 한 사이클의 상승 엣지에서 획득한 어드레스에 저장된 데이타를 특정의 데이타에 따라 생성한다. 특별한 데이터는 다음 클럭이 상승할 때까지 유지된다. 이 동작은 레지스터 동작에 지나지 않는다.
제1출력 래치회로(16)는 출력 섹션 0S에서 단일 래치 회로에 따라 레지스터 동작을 실현한다는 것에 유념해야 한다. 시간 간격 t12(=t2-t1) 및 t24(=t4-t2)는 종래의 동기식 반도체 메모리와 관련한 식(3)에서 시간 간격 t12 및 t34에 일치한다.
제4도의 동기식 반도체 메모리에서 사이클 시간 tcyc과 클럭 액세스 시간 tca의 합은 다음과 같이 주어진다.
tcyc+tca=t12+t24 (7)
식 (7)을 식 (6)과 비교하면, 출력 섹션 OS에서의 제3래치 회로 F3의 셋업 시간을 보장하는 시간 마진 t23이 식 (7)에서는 생략되어 있음을 알 수 있다. 그래서, 동작 속도는 그만큼 증가한다.
실제로 시간 간격 t12 및 t24는 각각 6ns, 2ns이다. 특정의 시간 간격 td와 펄스폭 tp이 각각 5ns, 2ns일 때, 사이클 시간 tcyc와 클럭 액세스 시간 tca은 각각 6ns, 2ns로 산출되며 이것은 종래의 동기식 반도체 메모리에서의 그것보다 1ns만큼 짧다. 사이클 시간 tcyc와 클럭 액세스 시간 tca의 합은 2ns만큼 짧다.
종래의 동기식 반도체 메모리와 비교해 보면, 전원 소모를 줄이기 위해 하나의 래치 회로가 출력 섹션 OS에서 절약된다. 래치 회로가 당분야에 공지된 바와 같은 에미터 결합 로직(ECL)을 포함하는 멀티비트 출력 신호의 경우 효과는 현저하다. 예를 들어, 단일 래치 회로는 1mA의 전류를 소비한다. 이 경우에, 8-비트 출력 신호이면 8mA의 전류가 절약된다.
위에서 언급한 바와 같이, 제4도의 동기식 반도체 메모리는 출력 섹션 OS에서의 레지스터 회로에서와 같이 신호 래치 회로와 펄스 발생기를 포함하며 펄스 발생기는 래치 회로를 제어하기 위해 클럭 신호에 동기하는 펄스 신호를 생성한다. 이러한 구조에서, 종래의 동기식 반도체 메모리에서 출력 섹션 OS에서의 래치 회로의 셋업 시간을 보장하기 위해 필요한 타이밍 마진이 절약될 수 있다. 결과적으로, 사이클 시간 tcyc과 클럭 액세스 시간 tca의 합은 종래의 동기식 반도체 메모리와 비교하여 줄어들 수 있다.
덧붙여서, 종래의 동기식 반도체 메모리와 비교하여 출력 섹션 OS에서 하나의 래치 회로를 절약할 수 있으며 그에 따라 칩 영역을 줄일 수 있다.
사이클 시간 tcyc과 클럭 액세스 시간 tca의 합은 감소되는데 예를 들어, 종래의 경우는 8ns 인데 본 실시예에서는 6ns가 된다. 2nm의 차이는 25%의 감소를 가져온다. 출력 섹션 OS에서의 하나의 래치 회로가 절약되기 때문에 전원 소모가 줄어든다.
본 발명은 각각이 레지스터 동작을 실행하는 입력 및 출력부를 갖는 동기식 반도체 메모리에 관한 것이다.

Claims (6)

  1. 특정의 데이터를 기억하는 메모리 섹션, 상기 메모리 섹션에 상기 특정의 데이터를 입력시키는 입력 섹션, 상기 메모리 섹션으로부터 상기 특정의 데이터를 출력시키는 출력 섹션, 및 외부 클럭 신호에 응답해서 상기 입력 섹션과 상기 출력 섹션 각각의 동작을 동기적으로 제어하는 제어수단을 구비하는 동기식 반도체 메모리에 있어서, 상기 제어 수단은 상기 외부 클럭신호에 응답해서 상기 외부 클럭신호로부터 지연된 내부 클럭 신호를 생성하는 내부 클럭신호 생성수단; 상기 내부 클럭신호 생성수단에 접속되어 있으며 상기 내부 클럭 신호에 응답해서 상기 입력 섹션의 동작을 제어하는데 사용되는 입력 섹션 제어 신호를 생성하는 제어신호 생성수단; 및 상기 내부 클럭신호 생성수단에 접속되어 있으며 상기 내부 클럭신호에 응답해서 상기 내부 클럭신호에 동기하는 펄스신호를 생성하며, 이 펄스 신호는 상기 내부 클럭신호와는 독립적이고 상기 메모리 섹션이 상기 특정의 데이터를 출력할 때의 시간에 따라 결정되는 펄스폭을 갖는, 펄스신호 생성수단;을 포함하며, 상기 출력 섹션은 상기 특정의 데이타가 단일 출력 래치회로를 통해 통과되든 안되든 간에 상기 펄스신호의 사용을 제어하기 위해 상기 메모리 섹션과 상기 펄스신호 생성수단에 접속된 상기 단일 출력 래치회로를 포함하는 것을 특징으로 하는 동기식 반도체 메모리.
  2. 제1항에 있어서, 상기 펄스신호는 간헐적 펄스를 포함하며 이 간헐적 펄스 각각은 상기 외부 클럭 신호의 천이 시간으로부터 특별한 시간 간격 만큼 지연되는 것을 특징으로 하는 동기식 반도체 메모리.
  3. 제2항에 있어서, 상기 펄스폭과 상기 특정의 시간 간격은 상기 메모리 섹션이 상기 펄스들중 하나가 출현하는 동안 상기 특정의 데이터를 새로이 출력하도록 결정되는 것을 특징으로 하는 동기식 반도체 메모리.
  4. 제1항에 있어서, 상기 특정의 데이터는 상기 단일 출력 래치 회로를 통해 로칼 출력 데이터로서 통과되며, 상기 출력 섹션은 상기 출력 래치 회로에 접속되어 상기 로칼 출력 데이터를 버퍼된 출력 데이터로 처리하는 출력 버퍼 회로; 및 상기 출력 버퍼에 접속되어 상기 버퍼된 출력 데이터를 출력하는 데이터 출력 단자를 포함하는 것을 특징으로 하는 동기식 반도체 메모리.
  5. 제1항에 있어서, 상기 입력 섹션은 원래의 데이터를 구비하는 데이터 입력 단자; 상기 데이터 입력 단자에 접속되어 있으며, 상기 내부 클럭 신호에 동기하도록 상기 원래의 데이터로부터 지연되는 버퍼된 입력 데이터로 상기 원래의 데이터를 처리하는 입력 버퍼 회로; 상기 입력 버퍼회로에 접속되어 있으며, 상기 버퍼된 입력 데이터가 상기 제1입력 래치 회로를 통해 로칼 입력 데이터로서 통과되든 안되든 간에 상기 입력 섹션 제어신호에 따라 제1입력 제어신호의 사용에 의해 제어되는 제1입력 래치회로; 및 상기 제1입력 래치회로에 접속되어 있으며, 상기 로칼 입력 데이터가 상기 제2입력 래치 회로를 통해 상기 특정의 데이터로서 통과되든 안되든 간에 상기 입력 섹션 제어신호에 따라 제2입력 제어신호의 사용에 의해 제어되는 제2입력 래치회로;를 포함하며, 상기 제어신호 생성수단은 상기 내부 클럭신호 생성수단과 상기 제1입력 래치회로에 접속되어 있으며 상기 제1입력 제어신호에 따라 상기 내부 클럭신호를 상기 제1입력 래치회로에 공급하는 공급수단; 및 상기 내부 클럭신호 생성수단과 상기 제2입력 래치회로에 접속되어 있으며 상기 제2입력 제어신호를 생성하도록 상기 내부 클럭신호의 극성을 반전시키는 반전수단을 포함하는 것을 특징으로 하는 동기식 반도체 메모리.
  6. 제1항에 있어서, 상기 내부 클럭신호 생성수단은 상기 외부 클럭신호를 공급받는 클럭신호 입력 단자; 및 상기 클럭신호 입력단자에 접속되어 있으며 상기 외부 클럭신호를 상기 외부 클럭신호로부터 지연되는 상기 내부 클럭신호로 처리하는 클럭 버퍼회로를 포함하는 것을 특징으로 하는 동기식 반도체 메모리.
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