KR100225947B1 - 라이트 리커버리 보장 회로 - Google Patents

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Abstract

본 발명은 반도체 메모리 칩에서 특히 싱크로너스 D-램의 라이트 동작에 관한 라이트 리커버리(recover) 보장 회로에 관한 것으로, 라이트 동작 완료후 다음 명령 수행에 걸리는 지연 시간을 단축시키기 위해, 라이트 리커버리 신호를 이용하여 라이트 동작 중일때에는 외부에서 입력되는 다음 명령을 소정의 시간동안 래치시킨 후, 라이트 동작이 완벽하게 수행되고 난 바로 직후 외부 명령을 액티브 시키도록 회로적으로 설계 함으로써, 싱크로너스 D-램의 전체적인 동작 속도를 향상시키는 잇점이 있다.

Description

라이트 리커버리 보장 회로
제1도는 일반적인 라이트 동작시 신호 흐름을 나타내는 타이밍도.
제2도는 본 발명에 의한 라이트 리커버리 보장을 위한 신호 흐름을 나타내는 타이밍도.
제3도는 본 발명에 의한 라이트 리커버리 보장 회로를 나타내는 회로도.
제4도는 제3도의 회로 동작을 나타내는 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
10 : 외부 신호 출력부 20 : 펄스 제공부
30 : 외부 신호 래치부 N1~N6 : N 모스트랜지스터
P1~P4 : P 모스트랜지스터 INV1~INV11 : 인버터
NOR1,NOR2 : 노아-게이트 WR : 라이트 리커버리 신호
PCG,PRE : 프리차아지 신호
본 발명의 반도체 메모리 칩에서 특히 싱크로너스 D-램의 라이트 동작에 관한 것으로, 라이트 동작 완료 후 다음 명령 수행에 걸리는 지연 시간을 단축시켜 싱크로너스 D-램의 전체적인 동작 속도를 향상시킨 라이트 리커버리(recovery) 보장 회로에 관한 것이다.
일반적으로 반도체 D-램에서는 특정 셀에 데이터를 라이트 하고자 할 때에는 라이트를 하고 난 후, 일정기간의 지연 시간을 주어 데이터가 라이트 되기도 전에 셀에 프리차아지가 일어나 데이터가 깨지는 것을 방지하도록 하는 바, 이와 같은 라이트 동작 시 일어나는 각 신호들의 흐름을 제1도에 도시된 타이밍도를 참조하여 설명하면, 기준 클럭(CLK)(제1a도)에 맞추어 라이트 동작 신호에 따라 셀에 라이트 동작이 시작하면, 데이터 입출력(DQ)라인을 통해 셀에 라이트 될 입력 데이터(제1d도)가 입력되고, 이 데이터는 라이트 신호가 인에이블되어 있는 동안 셀에 라이트 된다.
이어 모든 라이트가 완료되면 다음에 프리차아지 신호(PCG, PRE)(제1b도,(다))가 입력되는데, 이때 상기에서도 언급한 바와 같이 상기 프리차아지 신호가 입력되기 전 일정기간의 지연 시간을 가진다.
이 지연시간을 도면에 'T1'과, 'T2'로 표기되어 있으며, 이에 따른 라이트 리커버리 시간(tWR.min)과 라스 프리차아지 신호(tRP.min)가 표기되어 있다.
이러한 신호의 입력 다음에 또 다른 동작을 위한 액티브(ACTIVE) 주기가 시작되는데, 종래 상기 지연에서 걸리는 시간을 상세히 설명하면 하기와 같다.
만일 라이트 리커버리 시간(tWR.min)이 (n -1)·t CLK tWR.minn·t CLK 이라 하면, 마지막 라이트 동작에서 다음 프리차아지 까지의 지연 시간 T1은 T1 = n·t CLK 이어야 하고, 이에 따라 (n·t CLK) - (tWR.min) 만큼의 시간이 지연된다.
또한 라스 프리차아지 신호의 경우도 상기와 동일한 바, 라스 프리차아지 시간(tRP.min)이 (m -1)·t CLK tRP.minm·t CLK 이면, 프리차아지에서 액티브 까지의 T2는 T2 = m·t CLK 이어야 하고, 이에 따라 (m·t CLK) - (tRP.min) 만큼의 딜레이가 걸리는 것이다.
이와 같은 각 지연시간에 따라 마지막 라이트 동작에서 액티브 까지의 모든 지연시간은 {(n·t CLK) - (tWR.min)} + {(m·t CLK) - (tRP.min)} → {(n+m)·t CLK} - (tRP.min+ tWR.min)시간 만큼의 시간이 지연된다.
이와 같은 딜레이 시간은 현재 사용중인 D-램에 있어서는 불가피한 시간으로써, 라이트 동작 후 입력되는 프리차아지 신호는 현재 칩릉 제조하고 난 후 작성하는 스펙에 따라 라이트 동작 후 소정의 시간 다음에 프리차아지 신호를 입력하라는 사항을 보고 유저(user)가 그에 맞추어 칩을 사용하고 있다.
따라서 이와 같은 딜레이는 D-램이 동작하는데 있어 전체적인 D-램의 동작 속도를 저하시키는 하나의 요인으로 작용하고 있는 문제점이 있다.
이에 따라 본 발명에서 상술한 바와 같은 종래 문제점을 해결하기 위해 라이트 리커버리 동작에 소요되는 지연시간을 최소한으로 감소기키므로써, 전체적인 D-램의 동작 속도를 향상시키는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위해 본 발명에서는 라이트 동작 후 소정의 지연시간을 보낸 다음 프리차아지 신호를 입력하는 것이 아니라 회로적으로 라이트 리커버리 동작이 필요할때와 필요하지 않을 때를 구분하고, 이 구분에 따라 외부에서 입력된 프리차아지 신호를, 상기 신호가 입력됨과 동시에 출력하는 경우와, 입력된 프리차아지 신호를 래치시켰다가 출력하는 경우로 구분하여 회로를 동작시키도록 한 것이다.
상기와 같이 동작되도록 하는 본 발명의 라이트 리커버리 회로의 구성은 라이트 동작 후 입력되는 외부 신호의 딜레이 제어를 위해; 외부 신호와 라이트 리커버리 신호를 입력으로 하여 상기 라이트 리커버리 신호의 상태에 따라 상기 외부 신호를 선택적으로 활성화시켜 출력하는 외부 신호 출력부와; 상기 외부 신호와 라이트 리커버리 신호의 입력상태에 따라 라이트 리커버리 동작의 필요여부를 판단하여 그 판단결과에 따라 상기 외부신호를 일정시간 래이시켜 출력타이밍을 조절하는 외부 신호 래치부; 및 상기 라이트 리커버리 신호를 입력으로 하여, 상기 외부 신호 래치부에 래치된 외부 신호 출력을 위해 펄스를 제공하는 펄스 제공부를 포함하는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 특징, 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해질 것이다. 이하 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하되, 종래와 같은 구성은 동일부호를 부여하여 설명한다.
제2도는 본 발명에서 제시하고자 하는 방식을 개념적으로 설명하기 위한 타이밍도로, 라이트 동작 후에 입력되는 프리차아지 신호와 지연에 걸리는 시간을 나타낸 것이다.
기준 클럭(CLK)(제2a도)에 맞추어 라이트 동작 신호에 따라 셀레 라이트 동작이 시작되면, 데이터 입출력(DQ) 라인을 통해 셀에 라이트 될 입력 데이터(제2e도)가 입력되고, 이 데이터는 라이트 신호가 인에이블되어 있는 동안 셀에 라이트 된다.
이어 모든 라이트가 완료되면 다음에 프리차아지 신호(PCG, PRE)(제2도 (다),(라))가 입력되며, 이 신호는 라이트 리커버리 신호(WR)(제2b도)의 액티브 상태에 따라 입력되는 순간 곧바로 출력될 수도 있고, 일정 기간 동안 래치되어 있다가 출력될 수도 있다.
즉, 타이밍도에도 나타난 바와 같이 리커버리 신호(제2b도)가 액티브 상태이면 프리차아지 신호(PCG, PRE)(제2c도,(라))는 디스에이블 상태가 된다.
그리고 라이트 리커버리 신호(WR)가 디스에이블 되면 상기 프리차아지 신호가 액티브 되어 출력되는 것이다.
이때의 지연시간을 상세히 설명하면 'T3'로 표기되어 있는 부분으로 T3=K·tCLK 이라 하고, tWR.min과 tRP.min범위를 (k -1)·t CLK tWR.min+ tRP.mink ·t CLK 이라 할 경우 지연되는 시간은 k ·t CLK - (tWR.min+ tRP.min) 된다.
이러한 상태에서 상기 종래 설명된 지연시간을 나타내는 n,m과 본 발명에서의 지연시간을 나타내는 k는 다음과 같다.
k f m + n (n, m, k = 2, 3, ....)
결론적으로 이를 종래 회로 방식에 따른 지연시간과 본 발명 방식에 의한 지연 시간을 비교해 보면, 종래는 {(n+m)·t CLK} - (tRP.min+ tWR.min)이고, 본 발명에서는 k ·t CLK - (tWR.min+ tRP.min) 이며, k d m + n 이므로 본 발명에서와 같이 회로를 동작시키면 지연되는 시간을 최대한으로 줄일 수 있다.
상기와 같은 방식으로 라이트를 행하도록 하는 라이트 리커버리 보장회로 구성을 보면 제3도에 도시된 바와 같이, 프리차아지 신호와 라이트 리커버리 신호를 입력으로 하여 상기 라이트 리커버리 신호 상태에 따라 프리차아지 신호를 출력하는 프리차아지 신호 출력부(10)와; 프리차아지 신호와 라이트 리커버리 신호를 입력으로 하여, 라이트 리커버리 동작 중 일 때 프리차아지 신호가 입력되면 이를 래치하여 프리차아지 신호의 출력을 제어하는 외부 신호 래치부(20); 및 라이트 리커버리 신호를 입력으로 하여, 상기 외부 신호 래치부(20)에 래치된 프리차아지 신호 출력을 위해 펄스를 제공하는 펄스 제공부(30)를 포함한다.
상기 프리차아지 신호 출력부(10)는 인버터(INV1)를 통한 라이트 리커버리 신호(WR)를 입력받는 N 모스 트랜지스터(N1)와, 직렬로 접속되어 프리차아지 신호(PCG)를 게이트로 입력받는 각각의 P 모스 트랜지스터(P1)와 N 모스 트랜지스터(N2)와, 상기 P 모스 트랜지스터(P1)에 접속되어 펄스 제공부(30)의 노드2의 출력을 게이트단으로 입력받는 P 모스 트랜지스터(P2)와, 노드 1에서 출력되는 신호를 반전시켜 최종 프리차아지 신호(PRE)로 출력하는 인버터(INV2), 및 상기 인버터(INV2)에서 궤환된 신호를 게이트 입력으로 하는 P 모스 트랜지스터(P3)를 포함한다.
상기 외부 신호 래치부(20)는 노드2의 출력과, 복수개의 인버터(INV3~INV5)를 거친 노드2의 신호를 입력으로 하는 노아-게이트(NOR1)와, 상기 노아-게이트(NOR1)의 출력을 반전시키는 인버터(INV6)와, 상기 인버터(INV6)의 노드4 출력을 게이트로 입력받는 P 모스 트랜지스터(P4)와, 프리차아지 신호(PCG)를 게이트로 입력받는 N 모스 트랜지스터(N3)와, 상기 N 모스 트랜지스터(N3)와 직렬로 접속되며, 라이트 리커버리 신호(WR)를 게이트로 입력받는 N 모스 트랜지스터(N4)와, 상기 P 모스 트랜지스터(P4)의 출력인 노드5의 출력을 반전시키는 인버터(INV7)와, 상기 인버터(INV7)에서 궤환된 출력을 다시 반전시켜 상기 인버터(INV7)로 출력하는 인버터(INV8), 및 상기 인버터(INV7)의 출력인 노드6의 출력을 게이트로 입력받는 N 모스 트랜지스터(N5)를 포함한다.
상기 펄스 제공부(30)는 라이트 리커버리 신호(WR)와, 복수개의 인버터(INV9~INV11)를 거친 신호를 입력으로 하는 노아-게이트(NOR2), 및 이싸기 노아-게이트(NOR2)의 출력인 노드2의 신호를 게이트로 입력받는 N 모스 트랜지스터(N6)를 포함한다.
상기 N 모스 트랜지스터9N6)는 특히 N 모스 트랜지스터(N6)의 온/오프 동작에 따라 프리차아지 신호를 출력 또는 차단시킨다.
상기와 같이 구성된 본 발명에 의한 라이트 리커버리 보장회로의 동작 과정을 설명하면 하기와 같다.
먼저 라이트 리커버리 신호(WR) 역할은 셀에 데이터를 라이트하고 난 후, 종래에는 상기에서도 언급한 바와 같이 일정시간 후에 프리차아지 신호를 입력하도록 되어 있으나, 본 발명에서는 상기 라이트 리커버리 신호(WR)를 이용하여 라이트 동작 중일 때 어떠한 외부 신호 예를 들면 프리차아지 신호등이 입력되면 이 신호를 래치 시켰다가 완벽하게 라이트 동작이 수행되고 난 다음 상기 외부신호가 동작할 수 있도록 하는 역할을 하는 것으로, 라이트 리커버리 신호(WR)가 '하이' 상태일 때 외부 신호를 래치하고, '로우' 상태일때는 기존과 동일한 상태의 회로로 동작하도록 한다.
이러한 라이트 리커버리 신호(WR)의 상태에 따라 본 발명 회로가 동작되는 상태를 나타낸 타이밍도는 제4도에 도시된 바와 같으며, 본 발명 회로 동작을 상기 타이밍도를 보면서 상세히 설명한다.
먼저 일반적인 상태인 라이트 리커버리 신호(WR)가 '로우'상태일 때 각 노드의 신호 상태를 보면, 프리차아지 신호 출력부(10)의 N 모스 트랜지스터(N1)는 인버터(INV1)를 통한 '하이' 신호를 인가받아 턴-온되고, 이때의 프리차아지 신호는 '로우' 상태이므로 P모스 트랜지스터(P1)는 턴-온되며, 상기 P 모스 트랜지스터(P1)와 연결된 N 모스 트랜지스터(N2)는 턴-오프된다.
그리고 노드2의 신호를 입력받는 P 모스 트랜지스터(P2)는 '로우'신호와, 복수개의 인버터(INV9~INV11)를 거친 '하이'상태의 신호를 입력받은 노아-게이트(NOR2)의 출력이 '로우'상태이므로, '로우' 값을 입력받아 턴-온 되고, 이에 따라 노드 1의 상태는 '하이'가 된다.
그리고 상기 신호는 인버터(INV2)를 통해 다시 '로우' 상태가 되어 최종적인 프리차아지 신호(PRE)로는 디스에이블된 상태로써 출력된다.
본 발명에서 구현한 사항인 라이트 리커버리 신호(WR)가 '하이'상태일 때 외부 신호가 입력되었을 경우 이를 래치시켰다가 라이트 동작이 완벽하게 이루어진 다음 외부 신호의 래치를 해제하는 동작을 보면, 라이트 리커버리 신호(WR)가 '하이'이면 프리차아지 신호 출력부(10)의 N 모스 트랜지스터(N1)는 인버터(INV1)를 거친 라이트 리커버리 신호(WR)를 제공받기 때문에 턴-오프되며, 이때 프리차아지 신호(PCG)가 '하이'로 입력되면 P 모스 트랜지스터(P1)는 오프되고, N 모스 트랜지스터(N2)는 턴-온 된다.
이에 따라 노드1은 '하이'상태가 되고, 최종적인 프리차아지 신호(PRE)는 디스에이블된 신호로써 출력된다.
이와 동시에 펄스 제공부(30)는 라이트 리커버리 신호(WR)와, 복수개의 인버터(INV9~INV11)를 거친 '로우' 상태의 라이트 리커버리 신호(WR)를 입력으로 하는 노아-게이트(NOR2)의 출력이 '로우'가 되고, 상기와 동일한 상태의 입력인 노아-게이트(NOR1) 또한 '로우' 상태의 신호를 출력하며, 상기 신호는 인버터(INV6)를 거쳐 P 모스 트랜지스터(P4)를 턴-오프 시킨다.
그리고 N 모스 트랜지스터(N3)와, N모스 트랜지스터(N4)는 라이트 리커버리 신호(WR)가 모두 '하이'상태이기 때문에 턴-온되어 노드5의 신호 상태는 '로우' 상태가 되고, 이에 따라 N 모스 트랜지스터(N5)는 턴-온되며, 이 턴-온 된 상태는 인버터(INV7)와, 인버터(INV8)에 의해 일정기간 유지된다.
이와 같이 현재 라이트 동작 중일때에는 라이트 직후 외부 신호(PCG)가 입력되어 라이트가 완벽하게 실행되지 않는 것을 방지하기 위해 라이트 리커버리 신호(WR)를 액티브 시켜 상기 프리차아지 신호(PCG)의 액티브 상태를 지연시킨다.
이와 같은 상태에서 라이트 리커버리 신호(WR)가 '로우'로 디스에이블되고, 프리차아지 신호(PCG) 역시 '로우'로 디스에이블 되면, 펄스 발생부(30)의 노드2 상태는 노아-게이트(NOR2)에 '로우' 상태의 라이트 리커버리 신호(WR)와, 복수개의 인버터(INV9~INV11)를 통해 소정시간 지연된 바로 전 단계의 '로우' 상태의 신호가 동시에 입력되어 '하이' 값이 출력되게 된다.
이와 동시에 외부 신호 래치부(20) 상태는 바로 전단계와 동일하게 N 모스 트랜지스터(N5)가 턴-온된 상태이다. 따라서 펄스 제공부(30)의 N 모스 트랜지스터(30)와, 외부 신호 래치부(20)의 N 모스 트랜지스터(N5)가 동시에 턴-온되어 상기 프리차아지 신호 출력부(10)의 노드1의 '하이'상태 신호가 접지단으로 흐르게 되고, 결과적으로 노드1의 상태는 '로우'가 되어 인버터(INV2)를 거친 '하이'신호가 최종적인 프리차아지 신호(PRE)로 출력된다.
이는 곧 프리차아지 신호(PRE)의 액티브를 나타내며, 이로써 라이트 동작이 완전하게 이루어지고 난 다음 상기 프리차아지 신호(PRE)가 액티브 되어 다음 라이트 및 다른 동작을 수행할 수 있는 프리차아지 상태를 유지하게 된다.
상술한 내용을 요약하면, 본 발명에서 구현하고자 하는 것이 프리차아지 신호의 액티브를 회로적으로 래치시켰다가 라이트 동작 후의 일정한 시간이 지나고 난 다음 액티브 시키도록 하는 것으로써 타이밍도에도 나타난 바와 같이 라이트 동작이 완료되고 난 후(라이트 리커버리 신호(WR)는 '로우' 상태임) 노드2와 노드6이 동시에 '하이'가 될 때 프리차아지 신호(PRE)를 액티브 시켜 셀 상태를 프리차아지 상태로 만든다.
참고로 본 발명과 같은 회로를 이용하여 라이트 동작 후 입력될 수 있는 모든 외부 신호(본 발명에서는 프리차아지 신호를 예를 들어 설명하였음) 예를 들면 리드 액티브 신호 등과 같은 다른 모든 명령들도 본 발명처럼 라이트 동작을 인식하는 라이트 리커버리 신호(WR)와 조합하여 사용하면 여러 가지 회로를 설계할 수 있음은 물론이다.
이상에서 상세히 설명한 바와 같이 본 발명은 칩 스펙을 보고 소정의 지연시간을 거치고 난 후 입력하는 프리차아지 신호를 회로 내부적으로 딜레이 시켜 액티브 될 수 있도록 하므로써, 라이트 후 프리차아지 시간에서부터 다음 액티브 시간까지 소요되는 시간을 최대한으로 줄여 전체적인 데이터의 억세스타임을 향상시키는 잇점이 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (4)

  1. 반도체 메모리 소자에 있어서, 외부 신호와 라이트 리커버리 신호를 입력으로 하여 상기 라이트 리커버리 신호의 상태에 따라 상기 외부 신호를 선택적으로 활성화시켜 출력하는 외부 신호 출력부와; 상기 외부 신호와 라이트 리커버리 신호이 입력상태에 따라 라이트 리커버리 동작의 필요여부를 판단하여 그 판단결과에 따라 상기 외부신호를 일정시간 래치시켜 출력타이밍을 조절하는 외부 신호 래치부; 및 상기 라이트 리커버리 신로를 입력으로 하여, 상기 외부 신호 래치부에 래치된 외부 신호 출력을 위해 펄스를 제공하는 펄스 제공부를 포함하는 것을 특징으로 하는 라이트 리커버리 보장 회로.
  2. 제1항에 있어서, 상기 외부 신호 출력부는 인버터를 통한 라이트 리커버리 신호를 입력받는 제1 N 모스 트랜지스터와, 상기 제1 N 모스 트랜지스터와 직렬로 적속되어 외부 신호를 게이트로 입력받는 제1 P 모스 트랜지스터와 제2 N 모스 트랜지스터와; 전원전압 인가단과 상기 제1 P 모스 트랜지스터 사이에 접속되어 상기 펄스 제공부의 출력을 게이트단으로 입력받는 제2 P 모스 트랜지스터와; 상기 제1 P 모스 트랜지스터와 제2 N 모스 트랜지스터의 접합노드에서 출력되는 신호를 반전시켜 최종 외부 신호로 출력하는 인버터; 및 상기 인버터에서 궤환된 신호를 게이트 입력으로 하며 전원전압 인가단과 상기 접합노드 사이에 연결된 제3 P 모스 트랜지스터를 포함하는 것을 특징으로 하는 라이트 리커버리 보장 회로.
  3. 제1항에 있어서, 상기 외부 신호 래치부는 펄스 제공부의 출력신호 및 복수개의 인버터를 거친 상기 펄스 제공부의 출력신호를 입력으로 하는 노아-게이트와; 상기 노아-게이트의 출력을 반전시키는 제1 인버터와; 상기 제1 인버터의 출력이 게이트로 인가되며, 전원전압 인가단과 제1 노드 사이에 연결된 제1 P 모스 트랜지스터와; 외부 신호를 게이트로 입력받는 제1 N 모스트랜지스터와; 상기 제1 N 모스 트랜지스터와 접지단 사이에 접속되며, 라이트 리커버리 신호를 게이트로 입력받는 제2 N 모스 트랜지스터와; 상기 제1 노드의 출력을 반전시키는 제2 인버터와; 상기 제2 인버터에서 궤환된 출력을 다시 반전시켜 상기 제2 인버터로 출력하는 제3 인버터; 및 상기 제2 인버터의 출력을 게이트로 입력받는 제3 N 모스 트랜지스터를 포함하는 것을 특징으로 하는 라이트 리커버리 보장 회로.
  4. 제1항에 있어서, 상기 펄스 제공부는 라이트 리커버리 신호와, 복수개의 인버터를 거쳐 출력된 라이트 리커버리 신호를 입력으로 하는 노아-게이트; 및 상기 노아-게이트의 출력 신호를 게이트로 입력받아 외부 신호의 출력을 제어하는 N 모스 트랜지스터를 포함하는 것을 특징으로 하는 라이트 리커버리 보장 회로.
KR1019960024279A 1996-06-27 1996-06-27 라이트 리커버리 보장 회로 KR100225947B1 (ko)

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