KR20090017222A - 라이트 오토 프리차지 신호 발생부를 공유하는 오토프리차지 회로 - Google Patents

라이트 오토 프리차지 신호 발생부를 공유하는 오토프리차지 회로 Download PDF

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KR20090017222A
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Abstract

본 발명은 반도체 메모리 소자에서 오토 프리차지 회로가 차지하는 면적을 줄이기 위한 것으로서, 본 발명에 따른 오토 프리차지 회로는 내부 카스 명령신호, 내부 어드레스 신호 및 프리 오토 프리차지 신호를 논리 조합하여 오토 프리차지 감지신호와 리드 오토 프리차지 신호를 생성하는 다수의 리드 오토 프리차지 신호 발생부; 상기 리드 오토 프리차지 신호를 소정 시간 지연하여 라이트 오토 프리차지 신호를 발생하는 라이트 오토 프리차지 신호 발생부; 및 상기 내부 카스 명령신호, 내부 어드레스 신호, 리드 오토 프리차지 신호 및 라이트 오토 프리차지 신호를 논리 조합하여 오토 프리차지 신호를 출력하는 다수의 오토 프리차지 신호 출력부;를 포함하고, 상기 다수의 리드 오토 프리차지 신호 발생부 및 오토 프리차지 신호 출력부는 상기 라이트 오토 프리차지 신호 발생부를 공유한다.

Description

라이트 오토 프리차지 신호 발생부를 공유하는 오토 프리차지 회로{Auto Precharge Circuit Sharing The Write Auto Precharge Signal Generating Unit}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 오토 프리차지(Auto Precharge) 회로가 차지하는 면적을 줄일 수 있는 반도체 메모리 장치에 관한 것이다.
일반적으로, 반도체 메모리 장치는 오토 프리차지 명령을 포함하는 라이트 (write) 명령에 응답하여, 데이터의 라이트 동작을 완료한 후, 자동으로 워드라인을 디스에이블(disable) 시키는 기능을 갖는다. 이러한 기능은 반도체 메모리 장치내에 포함되는 오토 프리차지 제어회로에 의해 실행된다. 오토 프리차지 명령을 포함하는 라이트 명령이 반도체 메모리 장치에 입력되면, 오토 프리차지 제어회로를 반도체 메모리 장치의 기입 동작이 완료된 후 설정된 시점에서 자동으로 프리차지 신호를 발생한다. 그 결과, 프리차지 신호에 응답하여 로우 활성화부(또는 로우 디코더)가 라이트 동작이 완료된 셀들이 연결된 워드라인을 디스에이블 시킨다.
이러한 오토 프리차지 블럭은 각 뱅크마다 있고, 오토 프리차지 블럭에 입력되는 내부 카스 명령신호 ICAS 내부에는 뱅크 정보가 들어 있으며, 리드 또는 라이 트 신호에 따라 오토 프리차지 신호의 발생 시점이 틀리다. 즉, 리드 명령 후에는 바로 오토 프리차지 신호가 발생하지만 라이트 명령 후에는 라이트 회복 시간(Write Recovery Time, tDPL : data in to precharge command 라고도 한다. 이하 tWR이라 한다.)이 필요하기 때문에 오토 프리차지 신호가 발생하는 시점이 틀리게 된다.
tWR 은 메모리 장치의 단위 셀에 데이터를 저장하고 난 뒤에 프리차지 동작이 수행되는 시간까지를 말하는 것이다. 즉, tWR은 액티브 되어 있는 뱅크에 저장되는 데이터가 프리차지 명령을 방해받지 않고 충분히 저장될 최소한의 시간을 말한다.
이러한 tWR을 확보하기 위해서 오토 프리차지 블럭에는 지연부가 포함되어 있다. 도 1은 이러한 지연부가 오토 프리차지 회로마다 포함되어 있는 일 실시예를 나타낸 것이다.
도 1을 참고하면, 오토 프리차지 회로(10)는 소정 신호를 입력받아 리드 오토 프리차지 신호를 발생하는 리드 오토 프리차지 신호 발생부(20), 상기 리드 오토 프리차지 신호를 소정 시간 지연하여 라이트 오토 프리차지 신호를 발생하는 라이트 오토 프리차지 신호 발생부(30) 및 상기 리드/라이트 오토 프리차지 신호를 입력받고 필요한 오토 프리차지 신호를 출력하는 오토 프리차지 신호 출력부(40)를 포함한다. 상기 라이트 오토 프리차지 신호 발생부(30)는 내부 클럭 신호에 동기해 상기 리드 오토 프리차지 신호를 쉬프트 시키는 제 1 지연부(31)와 카스 레이스턴시(CL)에 따라 소정 시간 지연하는 제 2 지연부(32)를 포함한다.
상기 리드 오토 프리차지 신호 발생부(20)는 외부 라이트(write) 또는 리드(read) 명령어인 CAS 명령어와 오토 프리차지(auto precharge) 여부를 결정하는 어드레스 신호 address<10> 를 내부 신호로 변환한 ICAS<0:3>와 IA<10> 신호를 입력신호로 한다. 즉 ICAS<0:3>은 내부 신호에 뱅크 정보가 들어 있으며 리드 또는 라이트(외부 라이트 신호보다 2 클럭 쉬프트 되어짐)의 신호에 따라 발생 시점이 틀리다. 그리고 내부 어드레스 신호 IA<10> 역시 리드 또는 라이트(외부 라이트 신호보다 2 클럭 쉬프트 되어짐)의 신호에 따라 발생 시점이 틀리다. 본 실시예는 뱅크가 4개인 경우를 상정하였다.
그리고 각 뱅크마다 오토 프리차지 회로(10)가 포함되어 있기 때문에 만약 4 뱅크라면, 각 뱅크마다 4개의 리드 오토 프리차지 발생부(20), 라이트 오토 프리차지 신호 발생부(30) 및 오토 프리차지 신호 출력부(40)가 필요하다. 그러나 뱅크의 수가 많아지면 회로의 면적이 넓어지고 셀 효율을 떨어뜨릴 수 있다.
상기 도 1 블럭의 동작을 간략하게 살펴보면, 다음과 같다.
먼저, 리드 오토 프리차지의 경우에는 외부에서 명령이 들어오면 ICAS<0>, IA<0>이 만들어 지정된 뱅크의 오토 프리차지 제어회로로 입력된다. 이 신호를 받아서 리드 오토 프리차지 신호 발생부(20)는 래치 동작에 의해서 오토 프리차지 감지신호 APCG_DETB 신호를 하이에서 로우 레벨로 유지한다. 버스트 동작 동안 기다렸다가 버스트 종료 신호를 받으면 로우 레벨의 리드 오토 프리차지 신호 Read_APCG <0> 가 발생한다.
리드 동작에서는 tWR 을 보장할 필요가 없기 때문에 상기 라이트 오토 프리 차지 신호 발생부(30)로 입력되지 않고 바로 오토 프리차지 신호 출력부(40)로 입력되고 적정한 펄스 폭을 가진 하이 레벨의 펄스를 만들어 오토 프리차지 신호 APCG<0> 신호로 출력된다.
라이트 오토 프리차지의 경우에도, 외부에서 명령이 들어오면 ICAS<0>, IA<0>이 만들어 지정된 뱅크의 오토 프리차지 회로로 입력되고, 래치 동작에 의해 오토 프리차지 감지신호 APCG_DETB를 로우 레벨로 유지하고 버스트 종료 신호를 받으면 리드 오토 프리차지 신호 Read_APCG<0> 이 발생하는 것은 동일하다. 그러나 라이트 동작의 경우에는 tWR을 보장하기 위해서, 라이트 오토 프리차지 신호 발생부(30)를 거치게 되다. 상기 라이트 오토 프리차지 신호 발생부의 제 1 및 제 2 지연부를 통해 tWR 만큼 지연된 라이트 오토 프리차지 신호 Write_APCG<0> 는 상기 오토 프리차지 신호 발생부(40)에서 적정한 펄스 폭을 가진 하이 레벨의 펄스를 만들어 오토 프리차지 신호 APCG <0> 신호를 출력한다.
상기 라이트 신호 WT 는 라이트 오토 프리차지 신호와 리드 오토 프리차지 신호를 선택해서 하나만 출력하게 하는 신호이다.
상기와 같은 구성에 의할 때, 상기 라이트 오토 프리차지 신호 발생부(30)는 각 뱅크마다 동일한 회로가 적용됨에도 불구하고 각 뱅크마다 각각 형성되어 있어 면적이 불필요하게 커지는 문제점이 있다.
본 발명은 상기의 문제점을 해결하기 위한 것으로서, 각 오토 프리차지 블럭마다 포함되어 있는 라이트 오토 프리차지 신호 발생부를 공유하여 회로 면적을 최소화하는 것을 목적으로 한다.
본 발명에 따른 반도체 메모리 장치의 오토 프리차지 회로는 내부 카스 명령신호, 내부 어드레스 신호 및 프리 오토 프리차지 신호를 논리 조합하여 오토 프리차지 감지신호와 리드 오토 프리차지 신호를 생성하는 다수의 리드 오토 프리차지 신호 발생부; 상기 리드 오토 프리차지 신호를 소정 시간 지연하여 라이트 오토 프리차지 신호를 발생하는 라이트 오토 프리차지 신호 발생부; 및 상기 내부 카스 명령신호, 내부 어드레스 신호, 리드 오토 프리차지 신호 및 라이트 오토 프리차지 신호를 논리 조합하여 오토 프리차지 신호를 출력하는 다수의 오토 프리차지 신호 출력부;를 포함하고, 상기 다수의 리드 오토 프리차지 신호 발생부 및 오토 프리차지 신호 출력부는 상기 라이트 오토 프리차지 신호 발생부를 공유한다.
상기 리드 오토 프리차지 신호 발생부는 내부 카스 신호에 따라 상기 오토 프리차지 검출 신호를 제어하는 제 1 제어부; 상기 프리 오토 프리차지 신호의 지연 시간 동안 상기 오토 프리차지 검출 신호를 래치하는 제 1 래치부; 상기 래치부의 출력을 지연하는 제 2 지연부; 및 상기 지연부의 출력과 버스트 종료 신호를 논리 조합하여 상기 리드 오토 프리차지 신호를 출력하는 제 1 논리 연산부;를 포함 한다.
상기 라이트 오토 프리차지 신호 발생부는 상기 리드 오토 프리차지 신호를 소정 시간 지연하는 제 2 지연부와, 상기 리드 오토 프리차지 신호, 오토 프리차지 감지 신호 및 상기 소정 시간 지연된 신호를 논리 조합하여 라이트 오토 프리차지 신호를 생성하는 로직부를 포함한다.
상기 로직부는 상기 다수의 리드 오토 프리차지 신호 중 어느 하나를 선택하여 상기 제 2 지연부로 출력하는 리드 오토 프리차지 신호 선택부를 포함한다.
상기 리드 오토 프리차지 신호 선택부는 상기 다수의 리드 오토 프리차지 신호를 입력으로 하는 낸드 연산부와 상기 낸드 연산부의 출력을 반전하는 인버터를 포함한다.
상기 로직부는 상기 리드 오토 프리차지 신호와 반전된 오토 프리차지 감지 신호를 입력으로 하여 상기 라이트 오토 프리차지 신호를 활성화하기 위한 인에이블 신호를 생성하는 제 2 래치부와, 상기 인에이블 신호와 제 2 지연부를 통해 소정 시간 지연된 신호를 입력으로 하는 낸드 연산부를 포함한다.
상기 제 2 래치부와 낸드 연산부는 뱅크의 수와 동일하게 형성된다.
상기 오토 프리차지 신호 발생부는 상기 내부 카스 명령 신호와 내부 어드레스 신호가 활성화 되는 경우 라이트 신호를 출력하는 제 2 논리 연산부; 상기 논리 연산부의 출력과 상기 리드 오토 프리차지 신호 및 라이트 오토 프리차지 신호를 논리 연산하여 프리 오토 프리차지 신호를 출력하는 제 3 논리 연산부; 및 상기 오토 프리차지 동작의 완료시 상기 제 2 논리 연산부의 프리 오토 프리차지 신호를 소정 시간 지연하여 상기 오토 프리차지 신호를 출력하는 제 4 논리 연산부를 포함한다.
본 발명에 의하면, 오토 프리차지 회로가 포함되어 있는 다수의 뱅크가 하나의 라이트 오토 프리차지 신호 발생부를 공유함으로써, 반도체 소자의 전체 면적을 줄일 수 있어 셀 효율을 향상시킬 수 있다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예 및 구성에 대해 상세히 살펴보기로 한다.
도 2는 본 발명의 일 실시예로써, 4개의 뱅크가 (100, 200, 300, 400)가 하나의 라이트 오토 프리차지 신호 발생부(500)를 공유하는 실시예를 나타낸 블럭도이다.
오토 프리차지 발생회로(100)는 리드 오토 프리차지 신호 발생부(110, 210, 310, 410)와 오토 프리차지 신호 출력부(120, 220, 320, 420)를 포함하고, 상기 라이트 오토 프리차지 신호 발생부(500)는 상기 리드 오토 프리차지 신호 발생부(110, 210, 310, 410)로부터 리드 오토 프리차지 신호(Read_APCG <0> ~ <3>) 와 오토 프리차지 감지신호(APCG_DETB <0> ~ <3>)를 입력받아 라이트 오토 프리차지 신호 (Write_APCG <0> ~ <3>)를 생성하여 상기 오토 프리차지 신호 출력부(120, 220, 320, 420)로 출력한다.
각 뱅크에 포함되어 있는 오토 프리차지 제어회로는 모두 동일하므로 뱅크<0>에 형성된 오토 프리차지 제어회로(100)와 라이트 오토 프리차지 신호 발생부(500)에 대해서만 살펴보기로 한다.
상기 리드 오토 프리차지 신호 발생부(110)의 상세 구성은 도 3에 나타내었고, 상기 라이트 오토 프리차지 신호 발생부(500)의 상세 구성은 도 4 및 도 5에 나타내었고, 상기 오토 프리차지 신호 출력부(120)의 상세 구성은 도 6에 나타내었다.
상기 리드 오토 프리차지 신호 발생부(110)는 복수 개의 인버터(IV1~IN3), 복수 개의 낸드 게이트(ND1~ND3), 래치회로(111), 지연부(112), 복수 개의 PMOS 트랜지스터(P1, P2), 및 복수 개의 NMOS 트랜지스터(N1, N2)를 포함한다.
여기서 낸드 게이트 ND1은 인버터 IV1에 의해 반전된 오토 프리차지 동작 신호 IA<0>과 버스트 동작신호 ICAS<0>를 낸드 연산한다. 상기 낸드 게이트 ND1은 PMOS 트랜지스터 P1의 게이트단에 입력되다. 그리고 NMOS 트랜지스터 N1의 게이트단에는 내부 카스 명령신호 ICAS<0> 이 입력되고, NMOS 트랜지스터 N2의 게이트단에는 내부 어드레스 IA<0>이 입력된다. 상기 PMOS 트랜지스터 P2에는 프리 오토 프리차지 신호 PRE_APCG<0>을 입력받아 턴 온 또는 턴 오프된다.
상기 모스 트랜지스터 P1, P2, N1, N2들은 입력 신호에 따라 스위칭 동작을 수행하여 오토 프리차지 감지신호 APCB_DETB를 출력한다. 예를 들어, 내부 카스 명령 신호 ICAS<0>, 내부 어드레스 IA<10>가 모두 하이 레벨이면 상기 NMOS 트랜지 스터 N1, N2가 턴 온되고 VSS 전압이 인가되어 상기 래치회로(111)에 의해 로우 레벨로 고정된 오토 프리차지 감지신호 APCB_DETB를 출력하게 된다. 따라서 상기 인버터 IV1, 낸드 게이트 ND1, 및 모스 트랜지스터 P1, N1, N2는 오토 프리차지 감지 신호 APCG_DETB를 제어하는 역할을 한다.
상기 PMOS 트랜지스터 P2 가 턴 온 되는 경우 상기 프리 오토 프리차지 제어신호 PRE_APCGB<0>와 상기 래치회로(111)에 의해 래치된 신호가 지연부(D1)에서 지연되고 노아 게이트 NR1에서 노아 연산을 수행한다.
낸드 게이트 ND2는 버스터 종료신호 YBST_ENDBP9와 다른 뱅크의 내부 카스 명령 신호 ICAS<1>, ICAS<2>, ICAS<3>가 노아 연산된 신호와 낸드 연산을 수행한다.
낸드 게이트 ND3은 상기 노아 게이트 NR1의 출력신호와 낸드 게이트 ND2의 출력신호를 낸드 연산하여 리드 오토 프리차지 신호 Read_APCG<0>을 발생시킨다.
상기 리드 오토 프리차지 신호 발생부(110)에서 생성된 오토 프리차지 감지 신호 APCG_DETB와 리드 오토 프리차지 신호 Read_APCG는 라이트 오토 프리차지 신호 발생부(500)로 입력된다.
상기 라이트 오토 프리차지 신호 발생부(500)는 리드 오토 프리차지 신호 발생부(110, 210, 310, 410)로부터 출력되는 오토 프리차지 감지 신호 APCG_DETB<0>, APCG_DETB<1>, APCG_DETB<2>, APCG_DETB<3>와 리드 오토 프리차지 신호 Read_APCG<0>, Read_APCG<1>, Read_APCG<2>, Read_APCG<3> 를 논리 조합하고 라이트 오토 프라치지 신호 Write_APCG<0>, Write_APCG<1>, Write_APCG<2>, Write_APCG<3>을 출력하는 로직부(510)와, 상기 다수의 리드 오토 프리차지 신호 중 로직부에서 선택된 신호 Delay_input 신호를 내부 클럭에 따라 지연하는 제 1 지연부(520)와, 상기 제 1 지연부의 출력신호를 카스 레이스턴시(CL)에 따라 지연하는 제 2 지연부(530)를 포함한다. 상기 제 2 지연부에서 지연된 신호는 다시 상기 로직부(510)로 입력된다.
상기 로직부(510)의 상세 구성은 도 5에 도시하였다.
상기 로직부는 다수의 인버터(IV10 내지 IV 15) 및 낸드 게이트(ND10 내지 ND22)를 포함한다.
상기 로직부(510)는 상기 다수의 리드 오토 프리차지 신호 발생부(110, 210, 310, 410)로부터 입력되는 리드 오토 프리차지 신호 Read_APCG<0>, Read_APCG<1>, Read_APCG<2>, Read_APCG<3>들 중 하나를 선택하는 선택부를 포함한다. 상기 선택부 낸드 게이트 ND10 및 인버터 IV11로 구성된다. 상기 선택부를 통해 출력되는 신호 Delay_input 는 상기 제 1 지연부(520) 및 제 2 지연부(530)를 거쳐 지연 신호 Delay_ouput 로 다시 로직부(510)로 입력된다.
그리고 리드 프리차지 신호 Read_APCG<0>와 반전된 프리차지 감지신호 APCG_DETB<0>는 낸드 게이트 ND11, ND12로 이루어진 래치 회로를 통해 로우 레벨로 고정된다. 낸드 게이트 ND13은 상기 로우 레벨의 래치신호와 상기 지연된 신호 Delay_output 신호를 낸드 연산하여 라이트 오토 프리차지 신호 Write APCG<0>을 생성한다.
다른 뱅크에서 출력되는 신호도 동일한 과정을 거쳐 라이트 오토 프리차지 신호 Write_APCG<1>, Write_APCG<2>, Write_APCG<3>로 출력된다.
상기 라이트 오토 프리차지 신호는 오토 프리차지 신호 출력부(120)로 입력되된다.
도 6은 참조하면, 상기 오토 프리차지 신호 출력부(120)는 다수의 인버터(IV31 내지 IV34), 다수의 낸드 게이트(ND31 내지 ND38), 전송 게이트(T1) 및 지연부 D2를 포함한다.
낸드 게이트 ND31는 내부 어드레스 IA<10>와 내부 카스 명령신호 ICAS<0>을 낸드 연산하고, 인버터 31은 상기 낸드 연산된 신호를 반전하다. 전송 게이트 T1은 상기 인버터 IV31을 통해 반전된 신호에 따라 라이트 신호 WT를 선택적으로 제어한다.
낸드 게이트 ND32는 리드 오토 프리차지 신호 발생부(110)를 통해 출력된 리드 오토 프리차지 신호 Read_APCG<0>와 인버터 IV32 및 IV33으로 구성된 래치부(121)의 출력 신호를 낸드 연산한다. 그리고 낸드 게이트 33은 상기 래치부의 출력신호와 라이트 오토 프리차지 신호 발생부(500)를 통해 출력되는 라이트 오토 프리차지 신호 Write_APCG<0>을 낸드 연산하다. 그리고 낸드 게이트 ND34는 상기 낸드 게이트 ND32, ND33의 출력을 낸드 연산하여 프리 오토 프리차지 신호 PRE_APCG<0>를 출력한다.
낸드 게이트 ND37은 인버터 IV32에 의해 반전된 액티브 신호 ACT와 낸드 게이트 ND35, ND36에 의해 래치된 신호를 낸드 연산한다. 낸드 게이트 ND38은 상기 낸드 게이트 ND37의 지연신호와 반전된 신호를 낸드 연산한다. 그리고 인버터 IV34 는 상기 낸드 게이트 ND38의 출력 신호를 반전하여 오토 프리차지 신호 APCG<0>을 생성한다. 상기 낸드 게이트 ND36에 입력되는 파워 업 신호 PWRUP_A는 회로를 초기화 시키기 위한 신호이다.
도면에서 참조된 제어신호들을 간략하게 설명하면 다음과 같다.
상기 내부 어드레스 IA<10>는 오토 프리차지 동작 여부를 결정하기 위한 신호이다. 이 신호는 오토 프리차지 명령을 포함하는 라이트 또는 리드 명령이 활성화될 때 인에이블 된다.
상기 내부 카스 명령 신호 ICAS는 라이트나 리드 신호를 입력받아 버스트 동작의 시작 시점을 알리기 위한 신호로서, 버스트 동작의 시작 시점부터 회로가 동작할 수 있는 상태로 초기화시키는 역할을 수행한다.
상기 라이트 신호 WT는 라이트 동작과 리드 동작을 구분하기 위한 신호로서, 라이트 동작시에는 하이 레벨을 가지며, 리드 동작시에는 로우 레벨을 가지게 된다. 즉, 오토 프리차지 명령이 입력되면 라이트 오토 프리차지 신호나 리드 오토 프리차지 신호 중 하나만을 선택하여 출력할 수 있도록 한다.
상기 액티브 신호 ACT는 뱅크에서 출력되는 액티브 피드백 신호로서, 프리차지 동작이 끝나는 시점에서 동작을 멈추도록 동기화시키는 역할을 수행한다.
상기 버스트 종료신호 YBUST_END는 버스트 동작이 종료되고 오토 프리차지 동작의 시작 시점을 알려주기 위한 신호이다.
도 7은 본 발명에 따른 오토 프리차지 제어회로의 동작 타이밍도를 나타낸 것이다.
도시된 것과 같이 내부 카스 명령신호 ICAS<0>가 하이 레벨로 활성화 되면, 래치 회로에 의해 로오 레벨로 유지되는 신호가 오토 프리차지 감지신호 APCB_DETB<0>를 생성한다. 그리고 버스트 종료 신호 YBST_ENDBP9가 로우 레벨로 입력될 때 리드 오토 프리차지 신호 Read_APCG<0>가 로우 레벨로 생성된다.
도 1은 종래 기술에 따른 오토 프리치지 회로를 나타낸 블럭도
도 2는 본 발명에 따른 오토 프리차지 회로를 나타낸 블럭도
도 3은 도 2의 리드 오토 프리차지 신호 발생부의 상세 구성도
도 4는 도 2의 라이트 오토 프리차지 신호 발생부의 상세 구성도
도 6은 도 2의 오토 프리차지 신호 출력부의 상세 구성도
도 7은 도 2의 구성에 따른 오토 프리차지 신호의 발생 타이밍도

Claims (8)

  1. 내부 카스 명령신호, 내부 어드레스 신호 및 프리 오토 프리차지 신호를 논리 조합하여 오토 프리차지 감지신호와 리드 오토 프리차지 신호를 생성하는 다수의 리드 오토 프리차지 신호 발생부;
    상기 리드 오토 프리차지 신호를 소정 시간 지연하여 라이트 오토 프리차지 신호를 발생하는 라이트 오토 프리차지 신호 발생부; 및
    상기 내부 카스 명령신호, 내부 어드레스 신호, 리드 오토 프리차지 신호 및 라이트 오토 프리차지 신호를 논리 조합하여 오토 프리차지 신호를 출력하는 다수의 오토 프리차지 신호 출력부;를 포함하고,
    상기 다수의 리드 오토 프리차지 신호 발생부 및 오토 프리차지 신호 출력부는 상기 라이트 오토 프리차지 신호 발생부를 공유하는 반도체 메모리 장치의 오토 프리차지 회로.
  2. 제 1항에 있어서,
    상기 리드 오토 프리차지 신호 발생부는 내부 카스 신호에 따라 상기 오토 프리차지 검출 신호를 제어하는 제 1 제어부;
    상기 프리 오토 프리차지 신호의 지연 시간 동안 상기 오토 프리차지 검출 신호를 래치하는 제 1 래치부;
    상기 래치부의 출력을 지연하는 제 2 지연부; 및
    상기 지연부의 출력과 버스트 종료 신호를 논리 조합하여 상기 리드 오토 프리차지 신호를 출력하는 제 1 논리 연산부;를 포함하는 반도체 장치의 오토 프리차지 회로.
  3. 제 1항에 있어서,
    상기 라이트 오토 프리차지 신호 발생부는 상기 리드 오토 프리차지 신호를 소정 시간 지연하는 제 2 지연부와,
    상기 리드 오토 프리차지 신호, 오토 프리차지 감지 신호 및 상기 소정 시간 지연된 신호를 논리 조합하여 라이트 오토 프리차지 신호를 생성하는 로직부를 포함하는 반도체 장치의 오토 프리차지 회로.
  4. 제 3항에 있어서,
    상기 로직부는 상기 다수의 리드 오토 프리차지 신호 중 어느 하나를 선택하여 상기 제 2 지연부로 출력하는 리드 오토 프리차지 신호 선택부를 포함하는 반도체 장치의 오토 프리차지 회로.
  5. 제 4항에 있어서,
    상기 리드 오토 프리차지 신호 선택부는 상기 다수의 리드 오토 프리차지 신호를 입력으로 하는 낸드 연산부와 상기 낸드 연산부의 출력을 반전하는 인버터를 포함하는 반도체 장치의 오토 프리차지 회로.
  6. 제 3항에 있어서,
    상기 로직부는 상기 리드 오토 프리차지 신호와 반전된 오토 프리차지 감지 신호를 입력으로 하여 상기 라이트 오토 프리차지 신호를 활성화하기 위한 인에이블 신호를 생성하는 제 2 래치부와,
    상기 인에이블 신호와 제 2 지연부를 통해 소정 시간 지연된 신호를 입력으로 하는 낸드 연산부를 포함하는 반도체 장치의 오토 프리차지 회로.
  7. 제 6항에 있어서,
    상기 제 2 래치부와 낸드 연산부는 뱅크의 수와 동일하게 형성되는 반도체 장치의 오토 프리차지 회로.
  8. 제 1항에 있어서,
    상기 오토 프리차지 신호 발생부는 상기 내부 카스 명령 신호와 내부 어드레스 신호가 활성화 되는 경우 라이트 신호를 출력하는 제 2 논리 연산부;
    상기 논리 연산부의 출력과 상기 리드 오토 프리차지 신호 및 라이트 오토 프리차지 신호를 논리 연산하여 프리 오토 프리차지 신호를 출력하는 제 3 논리 연산부; 및
    상기 오토 프리차지 동작의 완료시 상기 제 2 논리 연산부의 프리 오토 프리차지 신호를 소정 시간 지연하여 상기 오토 프리차지 신호를 출력하는 제 4 논리 연산부를 포함하는 반도체 장치의 오토 프리차지 회로.
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