KR100868251B1 - 반도체 메모리장치 - Google Patents

반도체 메모리장치 Download PDF

Info

Publication number
KR100868251B1
KR100868251B1 KR1020070027923A KR20070027923A KR100868251B1 KR 100868251 B1 KR100868251 B1 KR 100868251B1 KR 1020070027923 A KR1020070027923 A KR 1020070027923A KR 20070027923 A KR20070027923 A KR 20070027923A KR 100868251 B1 KR100868251 B1 KR 100868251B1
Authority
KR
South Korea
Prior art keywords
signal
delay
memory device
command
command sequence
Prior art date
Application number
KR1020070027923A
Other languages
English (en)
Other versions
KR20080086151A (ko
Inventor
김경환
윤석철
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070027923A priority Critical patent/KR100868251B1/ko
Priority to US11/956,822 priority patent/US7813211B2/en
Priority to JP2007340623A priority patent/JP2008234818A/ja
Publication of KR20080086151A publication Critical patent/KR20080086151A/ko
Application granted granted Critical
Publication of KR100868251B1 publication Critical patent/KR100868251B1/ko
Priority to US12/876,690 priority patent/US8050118B2/en
Priority to US13/285,312 priority patent/US8320197B2/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1096—Write circuits, e.g. I/O line write drivers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/002—Isolation gates, i.e. gates coupling bit lines to the sense amplifier

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)

Abstract

본 발명은 반도체 메모리장치의 tAA를 개선하기 위한 것으로, 본 발명에 따른 반도체 메모리장치는 메모리장치가 쓰기 동작을 수행하고 있음을 나타내는 구별신호를 생성하는 구별신호 생성부; 및 어드레스 또는 커맨드 입력부로부터 뱅크 사이에서 커맨드계열 신호가 이동하는 경로 상에 구비되어, 상기 구별신호 생성부의 출력에 따라 상기 커맨드계열 신호의 지연량을 선택적으로 조절하는 선택적 지연부를 포함한다.
메모리장치, tAA, PVT변화

Description

반도체 메모리장치{Semiconductor Memory Device}
도 1은 8개의 뱅크를 갖는 종래의 반도체 메모리장치를 나타낸 도면.
도 2는 뱅크에서의 쓰기(Write) 동작 타이밍도.
도 3은 본 발명에 따른 반도체 메모리장치의 커맨드계열 신호 전송라인의 일실시예를 도시한 도면.
도 4는 도 3의 구별신호 생성부(100)의 일실예 구성도.
도 5는 도 4에 도시된 구별신호 생성부(100)에서 생성되는 구별신호(WT_MODE)의 생성과정을 도시한 타이밍도.
도 6은 도 3의 선택적 지연부(200)의 일실시예 구성도.
*도면의 주요 부분에 대한 부호의 설명
100: 구별신호 생성부 200: 선택적 지연부
210: 지연수단 220: 지연선택수단
본 발명은 반도체 메모리장치(DRAM)에 관한 것으로, 더욱 상세하게는 반도체 메모리장치의 tAA를 개선하기 위한 것이다.
여기서 tAA란 리드(Read) 커맨드(command)로부터 얼마나 빨리 데이터(Data)를 출력시킬 수 있는지를 나타내는 성능지수로, 반도체 메모리장치의 성능을 결정짓는 중요한 값에 해당한다.
도 1은 8개의 뱅크를 갖는 종래의 반도체 메모리장치를 나타낸 도면이다.
현재 메모리장치의 용량이 커지고 DDR3등 고성능의 메모리장치로 발전함에 따라 기존의 4뱅크 구조에서 8뱅크 구조로 전환되어 가고 있다.
전체 칩에서 보면, 데이터(Data)의 입출력 패드에 해당하는 부분을 DQ pad라고 하며, 어드레스(address)와 커맨드(command)의 입출력 패드에 해당하는 부분을 AC pad라 한다. 이러한 AC pad들 및 DQ pad들은 도면에 도시된 바와 같이, 칩의 한쪽에 몰려있게 된다. 따라서 뱅크의 위치별로 DQ pad로부터 멀거나 가까운 패드가 존재하게 되고, 마찬가지로 AC pad로부터 멀거나 가까운 패드가 존재하게 된다. 도 1에서 DQ worst, CMD(command) best라고 표시된 뱅크들(뱅크5, 뱅크7)의 경우, DQ pad로부터는 멀고 AC pad로부터는 가까운 위치의 뱅크들을 나타낸다. 또한 DQ best, CMD worst로 표시된 뱅크들(뱅크0, 뱅크2)의 경우, DQ pad로부터는 가깝고 AC pad로부터는 먼 위치의 뱅크들을 나타낸다.
도 2는 뱅크에서의 쓰기(Write) 동작 타이밍도이다.
상단의 타이밍도는 DQ best, CMD worst 위치에서 PVT(Process, Voltage, Temperature: 프로세스, 전압, 온도) 조건은 가장 빠른 PVT조건일 때를 나타낸 것인데, 가장 빠른 PVT 조건이란 프로세스도 빠른 특성을 나타내는 쪽으로 분포되고, 전압이 높고, 온도도 낮은 값을 가지기 때문에 회로 특성이 가장 빠르게 나타날 수 있는 조건을 의미한다. 하단의 타이밍도는 이와 반대로 DQ worst, CMD best 위치에서 가장 느린 PVT 조건일 때를 나타낸다.
뱅크에 쓰여지는(Write) 데이터는 DQ pad로부터 출발하여 뱅크쪽에 도착하며, 도착한 데이터는 뱅크 쓰기 인에이블 신호(BWEN: Bank Write enable)에 의해 뱅크쪽으로 쓰여진다. YS는 컬럼 어드레스에 의해 선택되는 컬럼 선택 신호(YS)이며 이 신호가 떠있는 동안 선택된 컬럼쪽 메모리셀에 데이터가 쓰여진다. 여기서 컬럼 선택 신호(YS)는 뱅크 쓰기 인에이블 신호(BWEN)와 약간의 시간차 만을 가지고 동시에 떠야하는 신호에 해당하며, 뱅크 쓰기 인에이블 신호(BWEN)를 밀거나 당길 때 같이 밀거나 당겨줘야 하는 신호이다.
데이터(Data(GIO))에 대해 설명을 하면, 일반적으로 뱅크로 도착하는 데이터는 최소의 지연시간만을 갖도록 설계하기 때문에 거쳐가는 로직의 수를 최소화한다. 다만 뱅크까지 도달하기 전까지는 긴 금속 도선을 거치게 되는데 이를 GIO(Global I/O) 도선이라고 한다. 이는 주로 RC지연 특성을 보이며, PVT가 가장 빠른 조건일 때와 가장 느린 조건일 때 그 변화 정도가 작은 특징이 있다. 이를 데이터계열 전송라인으로 분류한다. 도면의 tGIO는 데이터 계열 신호의 PVT변화에 의한 시간차를 나타낸다.
반면에, 뱅크 쓰기 인에이블 신호(BWEN) 또는 컬럼 선택 신호(YS)들의 경우 에는 타이밍을 맞춰주는 회로 및 복잡한 제어회로들을 거치기 때문에 비교적 많은 수의 로직 게이트를 거치도록 되어 있어서 PVT 변화에 매우 민감하게 변화한다. 이를 커맨드계열 신호로 분류한다. 도면의 tCMD는 커맨드계열 신호의 PVT변화에 의한 시간차를 나타내며 tGIO보다 tCMD가 더 크다는 것을 확인할 수 있다.
뱅크에 데이터가 쓰여지기(Write) 위해서는 데이터가 커맨드보다 먼저 도착해야 하며 적절한 타이밍 마진(tMARGIN)을 확보해야 한다. 일반적으로 가장 빠른 PVT 조건에서는 PVT 조건에 민감한 커맨드계열 신호(BWEN, YS)가 데이터계열 신호(Data)에 비해 더욱 빨라져 적절한 타이밍 마진(tMATGIN)을 확보할 수 없는 경우가 발생하기 때문에 커맨드계열 신호(BWEN, YS)를 일부러 지연시키게 된다. 특히 도 2의 상단의 경우와 같이 커맨드계열 신호(BWEN, YS)가 가장 빨라질 조건인 DQ worst, CMD best 위치에서 가장 빠른 PVT 조건일 때는 커맨드계열 신호(BWEN, YS)를 지연시킬 필요성이 더 커진다.
도 2의 하단의 타이밍도는 커맨드계열 신호(BWEN, YS)가 가장 느려질 조건인 DQ best, CMD worst 위치에서 가장 느린 PVT 조건일 때를 나타낸다. 이때 뱅크에 도착하는 데이터계열 신호(Data)의 경우에는 DQ best의 위치이고 PVT의 영향을 적게 받기 때문에 가장 느린 PVT 조건이라 해도 비교적 빨리 뱅크에 도착한다. 반면에 커맨드계열 신호(BWEN, YS)는 매우 늦어지게 되는데, 이는 CMD worst 조건임과 더불어, 앞서 설명한 바와 같이 가장 빠른 조건에서의 적절한 타이밍 마진(tMARGIN)을 확보하기 위해 일부러 커맨드계열 신호(BWEN, YS)를 지연시켜 놓은 양이 가장 느린 PVT조건에서는 더욱 많은 지연량으로 작용하기 때문이다.
쓰기(Write) 동작뿐 아니라 읽기(Read) 동작시에도 YS펄스가 뜨게되며, 이로부터 밴크쪽 데이터가 GIO로 전달되는 과정을 거치는데, 앞에서 YS펄스가 뜨는 시점을 지연시킨 것으로 인하여 tAA가 증가하는 문제점이 있다. 여기서 tAA는 읽기(Read) 커맨드로부터 얼마나 빨리 데이터(Data)를 출력시킬 수 있는지를 나타내는 성능지수이며, 메모리장치의 성능을 결정짓는 중요한 값에 해당한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 커맨드계열 신호를 지연시킨 것으로 인하여 읽기(Read) 동작시 tAA가 증가하는 문제점을 해결하기 위한 것이다.
상기한 목적을 달성하기 위한 본 발명의 일측면에 따르면, 메모리장치가 쓰기 동작을 수행하고 있음을 나타내는 구별신호를 생성하는 구별신호 생성부; 및 어드레스 또는 커맨드 입력부로부터 뱅크 사이에서 커맨드계열 신호가 이동하는 경로 상에 구비되어, 상기 구별신호 생성부의 출력에 따라 상기 커맨드계열 신호의 지연량을 선택적으로 조절하는 선택적 지연부를 포함하는 반도체 메모리장치가 제공된다.
또한 본 발명의 다른 측면에 따르면, 데이터 입력부와 뱅크 사이에 배치되어, 메모리셀에 저장된 데이터와 저장될 데이터가 이동하는 경로인 데이터계열 전송라인; 및 어드레스 또는 커맨드 입력부와 뱅크 사이에 배치되어, 커맨드계열 신호가 이동하는 경로인 커맨드계열 전송라인을 포함하며, 상기 커맨드계열 전송라인의 지연값은 메모리장치가 쓰기 동작을 수행할 때 더 커지는 것을 특징으로 하는 반도체 메모리장치가 제공된다.
이하 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명에 따른 반도체 메모리장치의 커맨드계열 신호 전송라인의 일실시예를 도시한 도면이다.
본 발명에 따른 메모리장치는 구별신호 생성부(100)와 선택적 지연부(200)를 포함하여 메모리장치의 커맨드계열 신호를 선택적으로 지연시켜 tAA를 개선한다.
구별신호 생성부(100)는 메모리장치가 쓰기 동작(Write)을 수행하고 있음을 알리는 구별신호(WT_MODE)를 생성한다. 본 발명은 커맨드계열 신호(컬럼 선택 신호(YS), 벵크 쓰기 인에이블 신호(BWEN), 및 이들을 생성하기 위한 신호를 의미한다.)를 지연시킴에 있어서 메모리장치가 읽기 동작을 수행할 때와 쓰기 동작을 수행할 때 그 지연값을 다르게 하는 것을 특징으로 하는데, 이 구별신호 생성부(100)는 메모리장치가 쓰기 동작을 수행하고 있음을 알리는 구별신호(WT_MODE)를 생성해 쓰기 동작 시 커맨드계열 신호의 지연값이 늘어나게 한다.
선택적 지연부(200)는 구별신호 생성부에서 출력되는 구별신호(WT_MODE)에 따라 커맨드계열 신호를 선택적으로 지연시킨다. 상세하게 메모리장치가 쓰기 동작을 수행해서 구별신호(WT_MODE)가 인에이블 되면 커맨드계열 신호의 지연값을 늘리고, 구별신호(WT_MODE)가 디스에이블 되면 커맨드계열 신호의 지연값을 줄인다.
이러한 선택적 지연부(200)는 커맨드계열 신호를 서로 다른 값으로 지연시키는 지연수단(210)과 지연수단(210)을 통과한 커맨드계열 신호를 구별신호(WT_MODE)에 따라 선택하는 지연선택수단(220)을 포함하여 구성될 수 있다.
도 4는 도 3의 구별신호 생성부(100)의 일실예 구성도이다.
상술한 바와 같이, 구별신호 생성부(100)는 메모리장치가 쓰기 동작을 수행하고 있음을 알리는 구별신호(WT_MODE)를 생성한다. 메모리장치가 쓰기 동작을 수행하고 있음을 알리는 구별신호는, 여러 가지 쓰기 동작과 관련된 신호를 조합해서 생성할 수 있으며, 도면에는 내부 쓰기명령 신호(CASP_WT)를 이용하여 구별신호(WT_MODE)를 생성하는 실시예를 도시하고 있다.
내부 쓰기명령 신호(CASP_WT)는 쓰기(Write) 명령에 해당하는 CAS(컬럼 어드레스 스트로브: Column Address Strobe) 커맨드로부터 만들어지는 펄스신호로, 메모리장치가 쓰기 동작을 할 때 인에이블 되는 신호이다.
구별신호(WT_MODE)는 내부 쓰기명령 신호(CASP_WT)가 한번 인에이블 되면 미리 설정된 시간 동안 인에이블 되었다가 디스에이블 된다. 여기서의 미리 설정된 시간이란 메모리장치가 쓰기 동작을 하는데 필요한 시간을 의미한다. 내부 쓰기명령 신호(CASP_WT)는 짧은 시간 동안 인에이블 되는 펄스(pulse) 파이기 때문에, 내부 쓰기명령 신호(CASP_WT)만으로는 메모리장치가 쓰기 동작을 하기 위한 시간을 충분히 확보할 수가 없다. 따라서 구별신호(WT_MODE)는 내부 쓰기명령 신호(CASP_WT)와 함께 인에이블 되지만 충분한 시간을 확보한 후에 디스에이블 되도록 조정된다.(구별신호가 인에이블 되어있는 시간 동안 커맨드계열 신호의 지연값 을 늘리기 때문에, 구별신호가 인에이블 되어있는 시간은 중요하다.)
이러한 구별신호 생성부(100)는 도면에 도시된 바와 같이, 내부 쓰기명령 신호(CASP_WT)를 지연하기 위한 지연수단(110); 및 내부 쓰기명령 신호(CASP_WT)와 지연수단(110)의 출력(CASP_WT_DFF)을 입력받아 구별신호(WT_MODE)를 출력하는 SR래치(120)를 포함하여 구성될 수 있다.
지연수단(110)은 하나 이상의 직렬로 연결된 D플립플롭(D flip flop)을 포함하여 구성될 수 있으며, D플립플롭의 수가 많아질수록 지연값이 커진다.
SR래치(120)는 내부 쓰기명령 신호(CASP_WT)를 입력받는 제1노아게이트(121); 지연수단(110)에 의해 지연된 내부 쓰기명령 신호(CASP_WT_DFF)를 입력받으며 제1노아게이트(121)와 래치를 형성하는 제2노아게이트(122); 및 제1노아게이트(121)의 출력을 반전해 구별신호로 출력하는 인버터(123)를 포함하여 구성될 수 있다.
도 5는 도 4에 도시된 구별신호 생성부(100)에서 생성되는 구별신호(WT_MODE)의 생성과정을 도시한 타이밍도이다.
처음에 내부 쓰기명령 신호(CASP_WT)가 인에이블 되면 구별신호(WT_MODE)가 인에이블 되고, 3클럭(clock)이 지난 후에 구별신호(WT_MODE)가 CASP_WT_DFF의 인에이블에 의해 디스에이블 된다.
도면에는 구별신호(WT_MODE)가 3클럭 동안 인에이블 되는 실시예에 대해서 도시하고 있으나, 메모리장치의 쓰기동작에 걸리는 시간 및 메모리장치의 동작 스피드 등에 따라 구별신호(WT_MODE)가 인에이블 되는 시간은 다르게 설정될 수 있 다.
또한, 본 발명의 구별신호 생성부(100)에서는 지연수단(110)으로 D플립플롭을 사용하고 있으나 인버터 딜레이에 의해 이를 구성할 수도 있으며, SR래치(120)로 노아(NOR)게이트가 아닌 낸드(NAND)게이트가 사용될 수도 있으며, 이러한 신호를 구현하는 방법이 수없이 많이 존재함은 자명하다 할 것이다.
도 6은 도 3의 선택적 지연부(200)의 일실시예 구성도이다.
선택적 지연부(200)는 커맨드계열 신호를 서로 다른 값으로 지연시키는 지연수단(210); 및 지연수단(210)을 통과한 커맨드계열 신호(Path_1, Path_2)를 선택하기 위한 지연 선택수단(220)을 포함하여 구성된다.
선택적 지연부(200)에 대한 상세한 설명에 들어가기에 앞서, 도면에 도시된 신호들에 대해 설명한다.
CAS_Pulse 신호는 메모리장치의 컬럼 억세스(Column Access)를 위한 초기 커맨드 신호로, 이 신호는 다양한 로직 게이트(logic gate)를 거쳐 결국은 AYP신호를 형성하게 된다. AYP신호는 각 뱅크로 전파되어 뱅크 쓰기 인에이블 신호(BWEN), 컬럼 셀렉트 신호(YS)의 펄스를 형성시키는 원천(source) 신호이다.
즉, AYP신호는 커맨드계열 신호 중 하나이며, 이의 타이밍을 조절하면 당연히 뱅크 쓰기 인에이블 신호(BWEN), 컬럼 셀렉트 신호(YS)의 타이밍도 조절된다. 참고로 상술했던 내부 쓰기명령 신호(CASP_WT)는 CAS_Pulse 신호로부터 만들어질 수 있다.
본 발명의 도면들에 사용되는 신호들은 하나의 예시에 불과할 뿐이며, 본 발 명의 핵심은 메모리장치의 쓰기 동작시 커맨드계열 신호의 지연량을 늘린다는데 있으므로, 여러 가지 다른 신호들이 사용될 수 있음은 자명하다 할 것이다.
지연수단(210)은 커맨드계열 신호를 서로 다른 값으로 지연시키는 두 개의 지연라인(211, 212)을 포함하여 실시될 수 있다. 본 발명은 쓰기 동작시에 메모리장치의 커맨드계열 신호의 지연값을 늘리는데 그 특징이 있으므로, 쓰기 동작시에 커맨드계열 신호가 통과하게 되는 지연라인 212가 지연라인 211보다 지연값이 더 크다.
또한, 본 발명에 있어서는 지연라인 211과 지연라인 212 각각의 지연값 보다는 두 지연라인 간의 지연값의 차이가 중요하기 때문에, 지연라인 211의 지연값은 '0'의 값을 가지게 설정할 수도 있다.(도선으로 구성하면 된다.)
지연선택수단(220)은 지연라인(211, 212)의 출력을 각각 입력받는 두 개의 패스게이트(PG1, PG2)를 포함하여 구성될 수 있다.
패스게이트(PG1, PG2)는 구별신호(WT_MODE)에 의해서 온/오프 되는데, 메모리장치가 쓰기 동작을 수행할 때, 즉 구별신호(WT_MODE)가 인에이블 되는 경우에는 패스게이트 PG2가 열려서 커맨드계열 신호(AYP, Path_2)의 지연값이 늘어나게 되고, 그 이외에는 구별신호(WT_MODE)가 디스에이블 되어 패스게이트 PG1이 열려서 커맨드계열 신호(AYP, Path_1)의 지연값이 줄어들게 된다.
참고로 도면에 도시된 로직게이트(230)는 CAS_Pulse 신호가 AYP신호로 생성되기까지 거치는 여러 회로들을 의미한다.
종래의 메모리장치에서는 가장 빠른 PVT조건에서의 마진(쓰기동작에서의 마 진)을 확보하기 위해 커맨드계열 신호를 일부러 지연시켜 놓았으며, 이것이 읽기(Read) 동작에서의 tAA에 손실을 가져왔다.
그러나 본 발명에 따른 메모리장치는 커맨드계열 신호를 쓰기(Write) 동작에서만 선택적으로 더 지연시키기 때문에 읽기(Read) 동작에서 쓸데없이 커맨드계열 신호의 지연이 발생하지 않으며, 메모리장치의 중요한 성능지수인 tAA를 개선할 수 있는 효과가 있다.
본 발명의 기술 사상은 상기 바람직한 일실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
특히, 상술한 실시예에서는 여러 가지의 신호들이 사용되고 있지만, 본 발명의 핵심은 쓰기(Write) 동작과 읽기(Read) 동작을 구분하여 쓰기 동작시에 커맨드계열 신호의 지연값을 더 늘린다는데 있으므로, 동일한 목적을 달성하기 위해 여러 가지의 다른 신호들이 사용될 수 있음은 자명하다 할 것이다.
상술한 본 발명은, 반도체 메모리장치의 쓰기 동작에서 커맨드계열 신호의 딜레이 값을 더 늘린다.
따라서 읽기 동작에서의 커맨드계열 신호의 딜레이값을 쓸데없이 늘릴 필요가 없어지고, 이는 반도체 메모리장치의 중요한 성능지수인 tAA(리드(Read) 커맨 드(command)로부터 얼마나 빨리 데이터(Data)를 출력시킬 수 있는지를 나타내는 성능지수)를 개선하게 되는 효과가 있다.

Claims (20)

  1. 메모리장치가 쓰기 동작을 수행하고 있음을 나타내는 구별신호를 생성하는 구별신호 생성부; 및
    어드레스 또는 커맨드 입력부로부터 뱅크 사이에서 커맨드계열 신호가 이동하는 경로 상에 구비되어, 상기 구별신호 생성부의 출력에 따라 상기 커맨드계열 신호의 지연량을 선택적으로 조절하는 선택적 지연부
    를 포함하는 반도체 메모리장치.
  2. 제 1항에 있어서,
    상기 선택적 지연부는,
    상기 커맨드계열 신호를 서로 다른 값으로 지연시키는 지연수단; 및
    상기 지연수단을 통과한 커맨드계열 신호를 선택하기 위한 지연선택수단
    을 포함하는 것을 특징으로 하는 반도체 메모리장치.
  3. 제 2항에 있어서,
    상기 지연수단은,
    상기 커맨드계열 신호를 서로 다른 값으로 지연시켜 출력하는 두 개의 지연라인을 포함하는 것을 특징으로 하는 반도체 메모리장치.
  4. 제 3항에 있어서,
    상기 지연라인 중 하나는,
    지연값이 0인 것을 특징으로 하는 반도체 메모리장치.
  5. 제 3항에 있어서,
    상기 지연선택수단은,
    상기 지연라인의 출력을 각각 입력받는 두 개의 패스게이트를 포함하는 것을 특징으로 하는 반도체 메모리장치.
  6. 제 5항에 있어서,
    상기 패스게이트는,
    상기 구별신호 생성부의 출력에 따라 온/오프되는 것을 특징으로 하는 반도체 메모리장치.
  7. 제 1항 내지 6항 중 어느 한 항에 있어서,
    상기 선택적 지연부는,
    메모리장치가 쓰기동작을 수행할 때 읽기동작을 수행할 때보다 상기 커맨드계열 신호를 더 많이 지연시키는 것을 특징으로 하는 반도체 메모리장치.
  8. 제 1항에 있어서,
    상기 구별신호 생성부는,
    내부 쓰기명령 신호에 응답하여 상기 구별신호를 생성하는 것을 특징으로 하는 반도체 메모리장치.
  9. 제 8항에 있어서,
    상기 구별신호 생성부는,
    상기 내부 쓰기명령 신호가 한번 인에이블 되면 미리 설정된 시간 동안 상기 구별신호를 인에이블 시키는 것을 특징으로 하는 반도체 메모리장치.
  10. 제 9항에 있어서,
    상기 미리 설정된 시간은,
    메모리장치의 쓰기 동작에 필요한 시간인 것을 특징으로 하는 반도체 메모리장치.
  11. 제 9항에 있어서,
    상기 구별신호 생성부는,
    상기 내부 쓰기명령 신호를 지연하는 지연수단; 및
    상기 내부 쓰기명령 신호와 상기 지연수단의 출력을 입력받아 상기 구별신호를 출력하는 SR래치
    를 포함하여 구성되는 것을 특징으로 하는 반도체 메모리장치.
  12. 제 11항에 있어서,
    상기 지연수단은,
    하나 이상의 직렬로 연결된 D플립플롭을 포함하는 것을 특징으로 하는 반도체 메모리장치.
  13. 제 11항에 있어서,
    상기 SR래치는,
    상기 내부 쓰기명령 신호를 입력받는 제1노아게이트;
    상기 지연수단에 의해 지연된 내부 쓰기명령 신호를 입력받으며 상기 제1노아게이트와 래치를 형성하는 제2노아게이트; 및
    상기 제1노아게이트의 출력을 반전해 상기 구별신호로 출력하는 인버터
    를 포함하는 것을 특징으로 하는 반도체 메모리장치.
  14. 제 1항에 있어서,
    상기 커맨드계열 신호는,
    컬럼 선택 신호(YS) 뱅크 쓰기 인에이블 신호(BWEN) 및 이들을 생성하기 위한 신호들을 포함하는 것을 특징으로 하는 반도체 메모리장치.
  15. 데이터 입력부와 뱅크 사이에 배치되어, 메모리셀에 저장된 데이터와 저장될 데이터가 이동하는 경로인 데이터계열 전송라인; 및
    어드레스 또는 커맨드 입력부와 뱅크 사이에 배치되어, 커맨드계열 신호가 이동하는 경로인 커맨드계열 전송라인을 포함하며,
    상기 커맨드계열 전송라인의 지연값은 메모리장치가 쓰기 동작을 수행할 때 더 커지는 것을 특징으로 하는 반도체 메모리장치.
  16. 제 15항에 있어서,
    상기 커맨드계열 전송라인으로는,
    컬럼 선택 신호(YS), 뱅크 쓰기 인에이블 신호(BWEN) 및 이들을 생성하기 위한 신호들이 이동하는 것을 특징으로 하는 반도체 메모리장치.
  17. 제 15항에 있어서,
    상기 커맨드계열 전송라인은,
    메모리장치가 쓰기 동작을 수행할 때 인에이블 되는 구별신호를 생성하는 구별신호 생성부; 및
    상기 구별신호가 인에이블 되면 상기 커맨드계열 전송라인의 지연값을 늘리는 선택적 지연부
    를 포함하는 것을 특징으로 하는 반도체 메모리장치.
  18. 제 17항에 있어서,
    상기 구별신호 생성부는,
    내부 쓰기명령 신호에 응답하여 상기 구별신호를 생성하는 것을 특징으로 하는 반도체 메모리장치.
  19. 제 18항에 있어서,
    상기 구별신호 생성부는,
    상기 내부 쓰기명령 신호가 한번 인에이블 되면 미리 설정된 시간 동안 상기 구별신호를 인에이블 시키는 것을 특징으로 하는 반도체 메모리장치.
  20. 제 19항에 있어서,
    상기 미리 설정된 시간은,
    메모리장치의 쓰기 동작에 필요한 시간인 것을 특징으로 하는 반도체 메모리장치.
KR1020070027923A 2007-03-22 2007-03-22 반도체 메모리장치 KR100868251B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020070027923A KR100868251B1 (ko) 2007-03-22 2007-03-22 반도체 메모리장치
US11/956,822 US7813211B2 (en) 2007-03-22 2007-12-14 Semiconductor memory device
JP2007340623A JP2008234818A (ja) 2007-03-22 2007-12-28 半導体メモリ装置
US12/876,690 US8050118B2 (en) 2007-03-22 2010-09-07 Semiconductor memory device
US13/285,312 US8320197B2 (en) 2007-03-22 2011-10-31 Semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070027923A KR100868251B1 (ko) 2007-03-22 2007-03-22 반도체 메모리장치

Publications (2)

Publication Number Publication Date
KR20080086151A KR20080086151A (ko) 2008-09-25
KR100868251B1 true KR100868251B1 (ko) 2008-11-12

Family

ID=39907411

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070027923A KR100868251B1 (ko) 2007-03-22 2007-03-22 반도체 메모리장치

Country Status (3)

Country Link
US (3) US7813211B2 (ko)
JP (1) JP2008234818A (ko)
KR (1) KR100868251B1 (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4777807B2 (ja) * 2006-03-29 2011-09-21 エルピーダメモリ株式会社 積層メモリ
KR100868251B1 (ko) * 2007-03-22 2008-11-12 주식회사 하이닉스반도체 반도체 메모리장치
US8543756B2 (en) * 2009-02-02 2013-09-24 Marvell World Trade Ltd. Solid-state drive command grouping
KR101115456B1 (ko) * 2009-10-30 2012-02-24 주식회사 하이닉스반도체 멀티 비트 테스트 제어회로
US20130076424A1 (en) 2011-09-23 2013-03-28 Qualcomm Incorporated System and method for reducing cross coupling effects
KR102425422B1 (ko) * 2015-11-30 2022-07-27 에스케이하이닉스 주식회사 지연 회로 블록을 포함하는 반도체 집적 회로 장치
US10163474B2 (en) * 2016-09-22 2018-12-25 Qualcomm Incorporated Apparatus and method of clock shaping for memory
JP7332239B2 (ja) * 2018-04-19 2023-08-23 ラピスセミコンダクタ株式会社 半導体メモリ装置
KR20200031894A (ko) * 2018-09-17 2020-03-25 에스케이하이닉스 주식회사 메모리 모듈 및 이를 포함하는 메모리 시스템
US11093244B2 (en) * 2019-08-28 2021-08-17 Micron Technology, Inc. Command delay

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060066203A (ko) * 2004-12-13 2006-06-16 삼성전자주식회사 반도체 메모리 장치의 컬럼 선택선 신호 생성 장치

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02177079A (ja) * 1988-12-27 1990-07-10 Nec Corp ランダムアクセスメモリの制御回路
US5655105A (en) * 1995-06-30 1997-08-05 Micron Technology, Inc. Method and apparatus for multiple latency synchronous pipelined dynamic random access memory
US6088774A (en) * 1996-09-20 2000-07-11 Advanced Memory International, Inc. Read/write timing for maximum utilization of bidirectional read/write bus
KR100230415B1 (ko) * 1997-03-31 1999-11-15 윤종용 동기식 반도체 메모리장치의 칼럼 선택라인 제어회로 및 제어방법
US6442644B1 (en) * 1997-08-11 2002-08-27 Advanced Memory International, Inc. Memory system having synchronous-link DRAM (SLDRAM) devices and controller
US6343352B1 (en) * 1997-10-10 2002-01-29 Rambus Inc. Method and apparatus for two step memory write operations
KR100252043B1 (ko) * 1997-11-07 2000-05-01 윤종용 반도체 메모리 장치의 칼럼 선택 신호 제어기 및 칼럼 선택제어 방법
KR100281105B1 (ko) * 1998-02-04 2001-02-01 김영환 디램의 데이타 출력 회로
JP2000137983A (ja) * 1998-08-26 2000-05-16 Toshiba Corp 半導体記憶装置
JP3076309B2 (ja) * 1998-09-17 2000-08-14 日本電気アイシーマイコンシステム株式会社 半導体記憶装置
JP4748828B2 (ja) * 1999-06-22 2011-08-17 ルネサスエレクトロニクス株式会社 半導体記憶装置
KR100543934B1 (ko) 2000-05-31 2006-01-23 주식회사 하이닉스반도체 반도체 메모리 장치에서 어드레스 및 데이터 억세스타임을 고속으로 하는 제어 및 어드레스 장치
KR100374637B1 (ko) * 2000-10-24 2003-03-04 삼성전자주식회사 Ｊｅｄｅｃ 규격의 포스티드 카스 기능을 가지는 동기식반도체 메모리 장치
JP2002157883A (ja) * 2000-11-20 2002-05-31 Fujitsu Ltd 同期型半導体装置及び同期型半導体装置における入力信号のラッチ方法
US6788593B2 (en) * 2001-02-28 2004-09-07 Rambus, Inc. Asynchronous, high-bandwidth memory component using calibrated timing elements
KR100393217B1 (ko) * 2001-03-09 2003-07-31 삼성전자주식회사 메모리장치들과 데이터 버퍼를 동일한 클럭 주파수로동작시키기 위한 제어 회로를 구비하는 메모리 모듈
US6606272B2 (en) * 2001-03-29 2003-08-12 G-Link Technology Method and circuit for processing output data in pipelined circuits
KR100402388B1 (ko) 2001-09-24 2003-10-17 삼성전자주식회사 칩선택 출력 시간이 단축된 반도체 메모리 장치
KR100416622B1 (ko) * 2002-04-27 2004-02-05 삼성전자주식회사 동기식 반도체 메모리장치의 컬럼 디코더 인에이블 타이밍제어방법 및 장치
US7035150B2 (en) * 2002-10-31 2006-04-25 Infineon Technologies Ag Memory device with column select being variably delayed
KR100586841B1 (ko) * 2003-12-15 2006-06-07 삼성전자주식회사 가변 딜레이 제어 방법 및 회로
KR100593442B1 (ko) * 2004-02-06 2006-06-28 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 데이터 라이트 및 리드방법
KR100605603B1 (ko) * 2004-03-30 2006-07-31 주식회사 하이닉스반도체 데이터라인의 스큐를 줄인 반도체 메모리 소자
KR100624296B1 (ko) * 2004-11-08 2006-09-19 주식회사 하이닉스반도체 반도체 메모리 소자
KR100638748B1 (ko) * 2005-04-30 2006-10-30 주식회사 하이닉스반도체 반도체메모리소자
KR100673904B1 (ko) * 2005-04-30 2007-01-25 주식회사 하이닉스반도체 반도체메모리소자
US7522467B2 (en) * 2005-09-29 2009-04-21 Hynix Semiconductor Inc. Semiconductor memory device
US7609584B2 (en) * 2005-11-19 2009-10-27 Samsung Electronics Co., Ltd. Latency control circuit and method thereof and an auto-precharge control circuit and method thereof
KR100699406B1 (ko) * 2006-01-23 2007-03-23 삼성전자주식회사 기입 회복 시간 제어회로 및 그 제어방법
KR100827657B1 (ko) * 2006-09-05 2008-05-07 삼성전자주식회사 반도체 메모리 장치.
US7518947B2 (en) * 2006-09-28 2009-04-14 Freescale Semiconductor, Inc. Self-timed memory having common timing control circuit and method therefor
KR100840692B1 (ko) * 2006-11-24 2008-06-24 삼성전자주식회사 기입 회복시간 제어회로를 포함하는 반도체 메모리 장치 및기입 회복시간 제어방법
KR100855267B1 (ko) * 2006-12-27 2008-09-01 주식회사 하이닉스반도체 반도체 메모리 장치
KR100868251B1 (ko) * 2007-03-22 2008-11-12 주식회사 하이닉스반도체 반도체 메모리장치
KR100893577B1 (ko) * 2007-06-26 2009-04-17 주식회사 하이닉스반도체 반도체 메모리장치
KR100853468B1 (ko) * 2007-07-12 2008-08-21 주식회사 하이닉스반도체 온 다이 터미네이션 장치를 구비하는 반도체메모리소자 및그의 구동방법
KR100911185B1 (ko) * 2007-08-14 2009-08-06 주식회사 하이닉스반도체 라이트 오토 프리차지 신호 발생부를 공유하는 오토프리차지 회로
KR100884604B1 (ko) * 2007-09-04 2009-02-19 주식회사 하이닉스반도체 충분한 내부 동작 마진을 확보하기 위한 반도체 메모리장치 및 그 방법
KR100933694B1 (ko) * 2007-12-26 2009-12-24 주식회사 하이닉스반도체 반도체 메모리장치

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060066203A (ko) * 2004-12-13 2006-06-16 삼성전자주식회사 반도체 메모리 장치의 컬럼 선택선 신호 생성 장치

Also Published As

Publication number Publication date
US7813211B2 (en) 2010-10-12
US20100329050A1 (en) 2010-12-30
US8320197B2 (en) 2012-11-27
KR20080086151A (ko) 2008-09-25
US20120044773A1 (en) 2012-02-23
US20090052260A1 (en) 2009-02-26
US8050118B2 (en) 2011-11-01
JP2008234818A (ja) 2008-10-02

Similar Documents

Publication Publication Date Title
KR100868251B1 (ko) 반도체 메모리장치
KR100567065B1 (ko) 메모리 장치용 입력 회로
US6262938B1 (en) Synchronous DRAM having posted CAS latency and method for controlling CAS latency
US9805781B2 (en) Semiconductor memory device
KR100719377B1 (ko) 데이터 패턴을 읽는 반도체 메모리 장치
KR100933694B1 (ko) 반도체 메모리장치
KR100893577B1 (ko) 반도체 메모리장치
US8230140B2 (en) Latency control circuit and method using queuing design method
US6055208A (en) Method and circuit for sending a signal in a semiconductor device during a setup time
JP2006134379A (ja) 半導体記憶装置
US6166970A (en) Priority determining apparatus using the least significant bit and CAS latency signal in DDR SDRAM device
KR100851991B1 (ko) 반도체 메모리 장치의 리드/라이트 동작 제어회로 및 방법
KR100911199B1 (ko) 반도체 메모리 장치의 프리차지 제어 회로
US8929173B1 (en) Data strobe control device
KR100818102B1 (ko) 컬럼 어드레스 선택 신호 발생 회로
JP3625688B2 (ja) メモリデバイス
KR100861309B1 (ko) 애디티브 레이턴시를 갖는 반도체 메모리 장치
KR20080029652A (ko) 컬럼 어드레스 인에이블 신호 생성회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121022

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20131023

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20141021

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20151020

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20161024

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20171025

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20181022

Year of fee payment: 11