KR100884604B1 - 충분한 내부 동작 마진을 확보하기 위한 반도체 메모리장치 및 그 방법 - Google Patents

충분한 내부 동작 마진을 확보하기 위한 반도체 메모리장치 및 그 방법 Download PDF

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Abstract

본 발명은 외부에서 인가된 어드레스 신호를 제어하기 위한 내부 제어 신호를 외부에서 인가된 명령 신호를 제어하기 위한 다른 내부 제어 신호보다 더 빠른 시점에 활성화시켜 데이터를 액세스를 위한 충분한 시간을 확보할 수 있도록 한다. 이를 위해, 본 발명에 따른 반도체 메모리 장치는 외부 명령을 디코딩하여 대응되는 내부 동작의 실행을 지시하는 명령 디코딩부, 명령 디코딩부의 출력에 대응하여 외부에서 입력된 어드레스를 디코딩한 내부 어드레스 신호를 상기 내부 동작을 제어하기 위한 스트로브 신호보다 먼저 활성화하는 제어부, 및 내부 어드레스 신호와 상기 스트로브 신호 모두 활성화되었을 때 데이터 액세스 신호를 생성하는 디코딩부를 포함한다. 따라서, 본 발명은 반도체 메모리 장치에서 프로세스, 전압 레벨, 혹은 온도 등의 반도체 메모리 장치의 동작 환경 변화에도 데이터 액세스를 위한 충분한 동작 마진을 확보할 수 있다.
컬럼 어드레스, 반도체, 컬럼 명령 신호, 메모리 장치, 디코딩부

Description

충분한 내부 동작 마진을 확보하기 위한 반도체 메모리 장치 및 그 방법{SEMICONDUCTOR MEMORY APPARATUS AND METHOD FOR OBTAINING SUFFICIENT TIMING MARGIN FOR INTERNAL OPERATION}
본 발명은 고속으로 동작할 수 있는 반도체 메모리 장치에 관한 것으로, 특히 입력된 명령과 주소를 디코딩한 후 대응하는 내부 동작을 수행하기 위해 일정한 타이밍 마진을 확보하기 위한 장치 및 그 방법에 관한 것이다.
복수의 반도체 장치들로 구성된 시스템에서 반도체 메모리 장치는 데이터를 저장하기 위한 것이다. 데이터 처리 장치, 예를 들면, 중앙처리장치(CPU), 등에서 데이터를 요구하게 되면, 반도체 메모리 장치는 데이터를 요구하는 장치로부터 입력된 어드레스에 대응하는 데이터를 출력하거나, 그 어드레스에 대응하는 위치에 데이터 요구 장치로부터 제공되는 데이터를 저장한다.
반도체 장치들로 구성된 시스템의 동작속도가 빨라지고 반도체 집적회로에 관한 기술이 발달하면서, 반도체 메모리 장치는 보다 빠른 속도로 데이터를 출력하 거나 저장하도록 요구받아 왔다. 반도체 메모리 장치가 보다 빠른 속도로 안전하게 동작하기 위해서는 반도체 메모리 장치 내 여러 회로들이 고속으로 동작할 수 있어야함은 물론 여러 회로들 간 신호 혹은 데이터를 빠른 속도로 전달할 수 있어야 한다.
실제로, 반도체 메모리 장치에는 단위셀에 저장된 데이터를 읽어내거나, 외부에서 입력되는 데이터를 단위셀에 전송하기 위한 여러 제어회로 및 이 데이터를 전달하기 위한 연결선 및 연결 장치를 통해 동작이 지연되고 있다. 또한, 반도체 메모리 장치가 출력한 데이터들이 시스템 내 데이터를 요구한 장치로 전달되는 데에도 지연이 발생한다. 고속으로 동작하는 시스템에서 신호 및 데이터 전달에 소요되는 지연은 시스템 성능을 저하하는 요소가 될 뿐만 아니라 동작의 안정성과 신뢰성을 낮춘다. 데이터가 전달된 경로에서 발생하는 지연은 주어진 동작 환경에 따라 변화될 가능성이 크며 이는 반도체 메모리 장치의 동작에 악영향을 미친다.
일반적으로, 외부 장치로부터 명령어가 입력된 후 반도체 메모리 장치가 단위셀의 데이터를 출력하는 동작(일반적으로 메모리동작에서의 Read동작)이 빠르면 빠를수록 동작 성능은 좋아지는데, 특히 이미지와 같은 많은 양의 데이터를 빠르게 처리하는 그래픽 작업에 사용하기 위한 반도체 메모리 장치의 경우 데이터를 출력하는 데 소요되는 시간은 매우 중요한 성능 지표가 된다. 이렇듯 반도체 메모리 장치는 더욱 빠른 동작을 요구받지만 외부 명령에 따라 수행되는 내부 동작들은 더욱 복잡해지고 있다. 만약 각각의 내부 동작이 정해진 시간 내에 수행되지 못할 경우, 반도체 메모리 장치의 동작은 신뢰성을 잃게 된다.
도 1a은 일반적인 반도체 메모리 장치의 읽기 동작을 설명하기 위한 타이밍도이다.
도시된 바와 같이, 컬럼 선택 신호(YI)는 외부에서 입력되는 읽기 명령(RD)을 디코딩하여 생성된다. 반도체 메모리 장치의 카스 레이턴시(CL)은 8인 경우로, 외부에서 읽기 명령(RD)이 공급된 이후 시스템 클록(CLK/CLK#)의 8주기가 지난 뒤 반도체 메모리 장치는 데이터 패드를 통해 데이터를 출력함을 의미한다.
일반적인 반도체 메모리 장치에서는 읽기 명령(RD)을 디코딩하여 활성화되는 내부 리드 명령(INTERNAL_RD)을 활성화하고, 내부 리드 명령(INTERNAL_RD)이 활성화되는 시점에 컬럼 액세스 읽기 펄스(CASP6RD)와 읽기 어드레스 래치 스트로브 신호(CASP6RD_ADD)를 동시에 활성화되도록 만든다. 이때 컬럼 액세스 쓰기 펄스(CASP6RD)와 읽기 어드레스 래치 스트로브 신호(CASP6RD_ADD)의 활성화 시점은 외부에서 인가된 읽기 명령(RD)과 어드레스가 인가될 때의 기준이 되었던 시스템 클록(CLK/CLK#)에 동기 되어있으며, 따라서 읽기 어드레스 래치 스트로브 신호(CASP6RD_ADD)에 의해 생성되는 컬럼 어드레스(ADDRESS<3:8>) 역시 컬럼 액세스 쓰기 펄스(CASP6RD)의 활성화 시점과 동일한 시점에 생성된다.
구체적으로 살펴보면, 컬럼 어드레스(ADDRESS<3:8>)는 읽기 명령(RD)이 입력된 후 1tCLK만에 생성되며(시스템 클록으로 한 주기가 지난 후) 명령어 간 최소 간격(tCCD)에 따라 2tCLK만큼의 유효한 펄스 폭을 갖는다. 마찬가지로, 컬럼 선택 신호(YI)를 만들기 위한 컬럼 액세스 쓰기 펄스(CASP6RD)는 읽기 명령(RD)이 입력된 후 1tCLK만에 생성되며 컬럼 어드레스(ADDRESS<3:8>)와 동일한 타이밍에 생성된다. 여기서, 컬럼 액세스 쓰기 펄스(CASP6RD)는 컬럼 선택 신호(YI)의 펄스 폭인 1tCLK의 폭을 가진다.
이러한 컬럼 액세스 쓰기 펄스(CASP6RD)와 컬럼 어드레스(ADDRESS<3:8>)는 각각 디코딩되어 컬럼 스트로브 신호(STROBE)와 뱅크 어드레스(BANK_ADD)를 생성한다. 외부에서 입력된 어드레스에 대응하는 뱅크 내 단위셀을 제어하기 위한 컬럼 선행 디코더와 컬럼 디코더는 컬럼 스트로브 신호(STROBE)와 뱅크 어드레스(BANK_ADD)에 대응하여 컬럼 선택 신호(YI)를 생성한다. 외부에서 입력된 명령에 대응하는 컬럼 스트로브 신호(STROBE)와 외부에서 입력된 주소에 대응하는 뱅크 어드레스(BANK_ADD)는 컬럼 선행 디코더와 컬럼 디코더에 입력되기 전에 서로 다른 신호 경로를 통해 생성되고 이동한다. 즉, 반도체 메모리 장치는 외부에서 입력된 주소를 디코딩하고 내부 단위셀을 제어하기 위한 내부 어드레스를 생성하기 위한 회로와 외부에서 입력된 명령을 디코딩하고 외부 명령에 대응되는 내부 동작들을 제어하기 위한 내부 명령 신호를 생성하기 위한 회로를 별도로 구비한다.
반도체 메모리 장치 내에서 명령과 주소는 서로 다른 회로를 통해 디코딩되고 내부로 전달되기 때문에 명령과 주소에 기인하여 만들어진 내부 명령 신호와 내부 어드레스 -예를 들면, 컬럼 스트로브 신호(STROBE) 및 뱅크 어드레스(BANK_ADD)- 는 동일한 시점에 내부에 전달되기 어려워진다. 도시된 바와 같이, 컬럼 선행 디코더로 입력되는 컬럼 스트로브 신호(STROBE)와 뱅크 어드레스(BANK_ADD)의 활성화되는 시점에 불일치할 수 있으며, 그 결과로 컬럼 스트로브 신호(STROBE)와 뱅크 어드레스(BANK_ADD)에 대응하여 생성되는 컬럼 선택 신호(YI)의 활성화 시점을 정확히 하기 어렵고 펄스 폭을 충분히 보장하기 어려워 질수 있다.
도 1b은 일반적인 반도체 메모리 장치의 쓰기 동작을 설명하기 위한 타이밍도이다. 도 1a에 도시된 읽기 동작과 달리, 쓰기 동작은 쓰기 명령(WT)이 입력된 후 쓰기 레이턴시(WL)만큼 지난 후 데이터 패드를 통해 데이터가 입력되어 반도체 메모리 장치 내의 단위셀에 저장된다. 도시된 바와 같이, 쓰기 레이턴시(WL)는 4이고 버스트 길이(BL)는 8인 반도체 메모리 장치를 예로 들어 설명한다.
쓰기 명령(WT)의 외부 입력 후, 쓰기 레이턴시(WL) 및 버스트 길이(BL)만큼 클럭이 지나면 쓰기 명령(WT)에 대응되는 마지막 데이터까지 입력되고, 그로부터 다시 1tCLK 지나면 컬럼 액세스 쓰기 펄스(CASP6WT)와 쓰기 어드레스 래치 스트로브 신호(CASP6WT_ADD)를 동시에 만든다. 외부로부터 쓰기 명령(WT)과 주소가 인가될 때 기준이 되는 외부 클록(CLK, CLK#)을 기준으로 동일한 시점에 쓰기 어드레스 래치 스트로브 신호(CASP6WT_ADD)와 그로 인해 생성되는 컬럼 어드레스(ADDRESS<3:8>)가 내부로 전달된다.
쓰기 동작의 경우, 컬럼 액세스 쓰기 펄스(CASP6WT)와 컬럼 선택 신호(YI)처럼 1tCLK 만큼의 활성화 구간을 가지는 신호라는 점과 컬럼 어드레스 (ADDRESS<3:8>)가 2tCLK 만큼의 유효한 윈도우를 가진다는 점은 읽기 동작과 유사하다. 그러나, 내부 동작의 시작이 쓰기 명령(WT)이 입력된 후 1tCLK가 지나고 이루어지는 것이 아니라 대응되는 데이터가 모두 전달된 후 1tCLK가 지나 이루어진다는 점에 차이가 있다.
읽기 동작과 마찬가지로, 컬럼 액세스 쓰기 펄스(CASP6WT)와 컬럼 어드레스(ADDRESS<3:8>)를 바탕으로 생성되는 컬럼 스트로브 신호(STROBE)와 뱅크 어드레스(BANK_ADD)는 서로 다른 회로와 경로를 통해 생성되어 컬럼 선행 디코더로 전달된다. 따라서, 읽기 동작과 마찬가지로 쓰기 동작에서도 반도체 메모리 장치 내에서 명령과 주소는 서로 다른 회로를 통해 디코딩되고 내부로 전달되기 때문에 명령과 주소에 기인하여 만들어진 내부 명령 신호와 내부 어드레스 -예를 들면, 컬럼 스트로브 신호(STROBE) 및 뱅크 어드레스(BANK_ADD)- 는 동일한 시점에 내부에 전달되기 어려워진다.
서로 다른 시점에 전달되는 컬럼 스트로브 신호(STROBE) 및 뱅크 어드레스(BANK_ADD)를 이용하여 컬럼 선택 신호(YI)를 생성하기 위해서는 별도의 지연 회로 혹은 동기화 회로 등을 통해 컬럼 스트로브 신호(STROBE) 및 뱅크 어드레스(BANK_ADD)의 전달 시점을 조정하게 된다. 즉, 컬럼 스트로브 신호(STROBE) 및 뱅크 어드레스(BANK_ADD)의 전달 시점을 조절하여 그들로부터 생성되는 컬럼 선택 신호(YI)의 활성화 구간 및 활성화 시점을 안정적으로 만든다. 그러나, 이러한 과정은 어드레스 액세스 타임(tAA)에 큰 영향을 미치며 그외 다른 프로세스, 전압 레벨, 혹은 온도 등의 반도체 메모리 장치의 동작 환경 변화에 의해 정확도가 매우 떨어진다. 이는 고속으로 동작하는 반도체 메모리 장치(예를 들어, GDDR5, DDR4 등)의 경우에 외부에서 입력되는 읽기 및 쓰기 명령에 대한 내부 동작의 타이밍 마진을 감소시키는 원인이 된다.
전술한 일반적인 외부 명령과 주소를 디코딩하여 반도체 메모리 장치의 내부 로 전달하는 방법은 외부에서 사용하는 시스템 클럭을 기준으로 하여 외부 명령과 주소에 해당하는 두 가지 내부 신호를 동시에 생성하는 방식이다. 즉, 외부 명령과 주소에 대해 카스 명령이 입력되면 반도체 메모리 장치 내부에서 컬럼 어드레스(ADDRESS<3:8>)와 읽기 혹은 쓰기 어드레스 래치 스트로브 신호(CASP6RD_ADD, CASP6WT_ADD)를 동시에 생성한다. 하지만 전술한 설명과 같이 컬럼 어드레스(ADDRESS<3:8>)와 읽기 혹은 쓰기 어드레스 래치 스트로브 신호(CASP6RD_ADD, CASP6WT_ADD)는 내부로 전달되는 경로가 서로 다르며 각 신호들을 디코딩하고 내부 동작을 위한 내부 신호를 파생하기 위한 회로들의 구성과 동작이 달라 단위셀을 액세스하기 위해 컬럼 액세스 관련 디코딩부로 전달될 때 그 전달 시점에 차이가 발생하게 된다. 이러한 차이로 인해 반도체 메모리 장치가 고속으로 동작할 때 동작의 신뢰성을 확보하기 어려워진다.
본 발명은 고속으로 동작하는 반도체 메모리 장치에 있어 내부 동작의 타이밍 마진을 확보하기 위한 것으로, 외부에서 인가된 어드레스 신호를 제어하기 위한 내부 제어 신호를 외부에서 인가된 명령 신호를 제어하기 위한 다른 내부 제어 신호보다 더 빠른 시점에 활성화시켜 데이터를 액세스를 위한 충분한 시간을 확보할 수 있도록 하는 데 그 특징이 있다.
본 발명은 외부 명령을 디코딩하여 대응되는 내부 동작의 실행을 지시하는 명령 디코딩부, 명령 디코딩부의 출력에 대응하여 외부에서 입력된 어드레스를 디코딩한 내부 어드레스 신호를 상기 내부 동작을 제어하기 위한 스트로브 신호보다 먼저 활성화하는 제어부, 및 내부 어드레스 신호와 상기 스트로브 신호 모두 활성화되었을 때 데이터 액세스 신호를 생성하는 디코딩부를 포함하는 반도체 메모리 장치를 제공한다.
또한, 본 발명은 외부 명령을 디코딩하여 대응되는 컬럼 액세스 동작의 실행을 지시하기 위한 카스 명령 신호를 출력하는 단계, 카스 명령 신호에 대응하여 상기 내부 동작을 제어하기 위한 스트로브 신호보다 외부에서 입력된 어드레스를 디코딩한 내부 어드레스 신호를 먼저 활성화하는 단계, 내부 어드레스 신호와 상기 스트로브 신호 모두 활성화되었을 때 데이터 액세스 신호를 생성하는 단계를 포함 하는 반도체 메모리 장치의 동작 방법을 제공한다.
동작 속도가 빠른 반도체 메모리 장치에서 외부로부터 인가되는 명령 신호와 어드레스 신호를 디코딩하여 내부로 전달하는 데 발생할 수 있는 시간적 차이를 극복하기 위해 어드레스 신호에 대응하는 동작을 제어하기 위한 내부 신호를 명령 신호에 대응하는 동작을 제어하기 위한 내부 신호보다 먼저 활성화한다. 명령 신호에 대응하는 내부 신호는 일반적으로 기준이 되는 시스템 클록의 한 주기만큼의 활성화 구간을 가지는 반면, 어드레스 신호는 명령어 간 최소 간격(tCCD)을 규정한 스펙에 따라 통상적으로 시스템 클록의 두 주기만큼의 유효한 윈도우를 가진다. 이러한 차이를 활용하여 어드레스 신호와 관련한 내부 제어 신호들을 명령 신호와 관련한 신호들보다 먼저 동작하게 함으로써 명령 신호와 관련한 여러 내부 신호의 활성화 구간 동안 충분히 데이터 액세스가 일어날 수 있도록 한다. 특히, 본 발명에서는 어드레스 신호와 명령 신호에 관련한 내부 신호가 반 주기만큼의 차이를 가지고 생성되도록 하여 데이터 액세스를 위한 충분한 동작 마진을 확보하고 아울러 그외 다른 프로세스, 전압 레벨, 혹은 온도 등의 반도체 메모리 장치의 동작 환경 변화에도 반도체 메모리 장치가 안정적으로 동작할 수 있도록 한다.
본 발명은 반도체 메모리 장치에서 프로세스, 전압 레벨, 혹은 온도 등의 반도체 메모리 장치의 동작 환경 변화에도 데이터 액세스를 위한 충분한 동작 마진을 확보할 수 있는 장점이 있다.
또한, 본 발명은 외부 명령에 대응하는 내부 동작을 외부 시스템 클록에 동기화하여 수행할 수 있도록 함으로써 비동기적 지연 요소들로부터 반도체 메모리 장치의 동작 마진이 줄어드는 것을 막고 충분한 동작 마진을 확보할 수 있도록 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 2a는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 읽기 동작을 설명하기 위한 타이밍도이다.
도시된 바와 같이, 읽기 동작의 경우 외부로부터 읽기 명령(RD)이 입력된 직후 시스템 클록의 하강 에지에서 읽기 어드레스 래치 스트로브 신호(CASP6RD_ADD)를 활성화하고 그에 따라 읽기 명령(RD)과 함께 입력된 어드레스 중 컬럼 액세스 관련 어드레스(ADDRESS<3:8>)가 생성된다. 즉, 종래와 달리, 컬럼 액세스 관련 어드레스(ADDRESS<3:8>)는 읽기 명령(RD)의 인가 후 0.5 tCLK만에 생성되며 명령어간 최소 간격(tCCD)에 의거 2tCLK의 유효한 윈도우를 가질 수 있다. 반면, 컬럼 선택 신호(YI)의 소스가 되는 컬럼 액세스 읽기 펄스(CASP6RD)는 컬럼 액세스 관련 어드레스(ADDRESS<3:8>)와 0.5 tCLK의 시간 차이가 나는 시점인 읽기 명령(RD)의 인가 후 1 tCLK만에 생성되며, 1tCLK의 활성화 구간을 가진다. 그러므로, 컬럼 액세스 관련 어드레스(ADDRESS<3:8>)는 컬럼 액세스 읽기 펄스(CASP6RD)보다 활성화 시점이 0.5tCLK 만큼 앞서게 된다.
여기서, 어드레스의 유효한 윈도우는 컬럼 액세스를 위한 제어 신호의 활성화 구간보다 크기 때문에, 컬럼 액세스 관련 어드레스(ADDRESS<3:8>)와 컬럼 액세스 읽기 펄스(CASP6RD)는 각기 서로 다른 회로를 통해 디코딩되어 반도체 메모리 장치 내부로 전해지는 시점에 차이가 발생하더라도 내부 동작을 수행하는 데 동작 마진이 충분히 보장될 수 있다. 즉, 컬럼 액세스 관련 어드레스(ADDRESS<3:8>)와 컬럼 액세스 읽기 펄스(CASP6RD)의 경로가 전달되는 라인의 지연과 논리 게이트의 수등에 있어 차이가 있고 프로세스, 전압 레벨, 온도 등의 환경 변수의 변화로 인해 전달되는 데 소요되는 지연량이 차이가 있다고 하더라도 컬럼 선택 신호(YI)의 활성화 구간이 컬럼 액세스 관련 어드레스(ADDRESS<3:8>)의 유효한 윈도우 내 존재할 수 있어 내부 동작을 수행하는 데 필요한 동작 마진이 충분히 보장된다.
도 2b는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 쓰기 동작을 설명하기 위한 타이밍도이다.
도시된 바와 같이, 쓰기 동작의 경우도 읽기 동작과 유사하게 동작하며, 쓰기 동작의 특성에 따라 쓰기 명령(WT)의 인가 후 쓰기 레이턴시(write latency, WL) 및 버스트 길이(burst length, BL)만큼의 시간이 지난 뒤 쓰기 명령(WT)에 대응하는 컬럼 액세스 관련 어드레스(ADDRESS<3:8>)와 컬럼 액세스 쓰기 펄스(CASP6WT)를 순차적으로 활성화한다. 여기서, 쓰기 명령(WT)의 인가 후 쓰기 레 이턴시(write latency, WL) 및 버스트 길이(burst length, BL)만큼의 시간은 쓰기 명령(WT)에 대응하는 마지막 데이터까지 모두 입력되는 시간을 의미한다.
읽기 동작과 유사하게, 마지막 데이터 입력 직후 0.5 tCLK만에(즉, 시스템 클록(CLK)의 하강 에지에 동기하여) 쓰기 어드레스 래치 스트로브 신호(CASP6WT_ADD)를 생성하고 이에 대응하여 컬럼 액세스 관련 어드레스(ADDRESS<3:8>)가 생성된다. 쓰기 어드레스 래치 스트로브 신호(CASP6WT_ADD)가 활성화된 후 0.5 tCLK지나 컬럼 액세스 쓰기 펄스(CASP6WT)가 활성화된다. 여기서, 컬럼 액세스 관련 어드레스(ADDRESS<3:8>)의 유효 윈도우와 컬럼 액세스 쓰기 펄스(CASP6WT)의 활성화 구간은 읽기 동작과 같다. 마찬가지로, 컬럼 액세스 관련 어드레스(ADDRESS<3:8>)와 컬럼 액세스 쓰기 펄스(CASP6WT)가 서로 다른 회로를 통해 디코딩되어 반도체 메모리 장치 내부로 전해지는 시점에 차이가 발생하더라도 쓰기 명령(WT)과 관련한 내부 동작을 수행하는 데 동작 마진은 충분히 보장될 수 있다.
본 발명은 명령과 어드레스가 동일한 시점에 반도체 메모리 장치에 인가되더라도 그에 대응하는 내부 신호들의 활성화 시점을 0.5tCLK 다르게 하여 내부 동작의 동작 마진을 확보하는 기술이다. 기존에는 명령과 어드레스를 제어하기 위한 신호를 동일한 시점에 생성하거나 하나의 내부 신호를 사용하여 제어함으로써 명령과 어드레스를 디코딩하고 내부로 전달하는 회로에 동작상 지연이 다를 경우 별도의 지연 회로를 사용하여 명령과 어드레스의 전달 시점을 조절하였다. 그러나, 이러한 방법은 고속으로 동작하는 반도체 메모리 장치(예를 들어, GDDR5 및 DDR4와 같은 반도체 메모리 장치)에서는 적합하지 않고, 별도의 지연 회로는 프로세스, 전압 레 벨, 혹은 온도 등의 환경 변화에 따라 지연값이 변경되어 오동작을 일으킬 수 있다. 이를 극복하기 위해, 본 발명은 컬럼 어드레스를 만들기 위한 스트로브 신호를 명령관련 스트로브 신호보다 0.5tCLK 빨리 만들어 두 신호가 0.5tCLK 시간차를 가지도록 하고, 두 신호가 디코딩과 전달을 위한 회로를 거칠 때마다 시스템 클럭에 동기화되도록 하여 비동기적 지연 요소들에 의해 환경 변화에 따라 변경되는 동작 지연을 최소화하였다. 또한, 데이터 액세스를 수행하는 최종 내부 회로인 뱅크 컬럼 디코더까지 두 신호가 다른 경로를 통해 전달되더라도 0.5tCLK의 시간차이를 유지하여 최적의 동작 시점을 확보할 수 있게 된다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도시된 바와 같이, 반도체 메모리 장치는 외부 명령을 디코딩하여 대응되는 내부 동작의 실행을 지시하는 명령 디코딩부(200), 명령 디코딩부(200)의 출력에 대응하여 외부에서 입력된 어드레스를 디코딩한 내부 어드레스 신호(BANK_ADD)를 내부 동작을 제어하기 위한 스트로브 신호(STROBE)보다 먼저 활성화하는 제어부, 및 내부 어드레스 신호(BANK_ADD)와 스트로브 신호(STROBE) 모두 활성화되었을 때 데이터 액세스 신호-여기서는, 컬럼 선택 신호(YI)-를 생성하는 디코딩부를 포함한다.
여기서, 제어부는 명령 디코딩부(200)의 출력에 대응하여 서로 다른 시점에 활성화되는 어드레스 래치 스트로브 신호(CASP6RD_ADD, CASP6WT_ADD)와 컬럼 액세스 펄스(CASP6RD, CASP6WT)를 출력하기 위한 제어 신호 생성부(400), 컬럼 액세스 펄스(CASP6RD, CASP6WT)에 대응하여 스트로브 신호(STROBE)를 출력하기 위한 스트로브 생성부(500), 및 어드레스 래치 스트로브 신호(CASP6RD_ADD, CASP6WT_ADD)에 대응하여 입력된 어드레스를 디코딩하여 내부 어드레스(BANK_ADD)를 출력하기 위한 내부 어드레스 생성부(600)를 포함한다. 또한, 디코딩부는 내부 어드레스 신호(BANK_ADD)와 스트로브 신호(STROBE)의 활성화 여부를 1차 디코딩하기 위한 컬럼 선행 디코더(700) 및 컬럼 선행 디코더(700)의 출력에 대응하여 컬럼 선택 신호(YI)를 출력하기 위한 컬럼 디코더(800)를 포함한다.
도시된 바와 같이, 내부 어드레스 신호(BANK_ADD)와 스트로브 신호(STROBE)는 서로 다른 경로를 통해 생성되어 컬럼 선행 디코더(700)로 입력된다. 기존 방식에서는 서로 다른 경로에 따라 동작 지연의 차이가 발생할 경우 이를 보정하기 위해 별도의 지연 회로를 사용하였다. 그러나, 전술한 바와 같이, 본 발명에서는 제어 신호 생성부(400)에서 출력되는 어드레스 래치 스트로브 신호(CASP6RD_ADD, CASP6WT_ADD)와 컬럼 액세스 펄스(CASP6RD, CASP6WT)가 0.5 tCLK의 시간차를 가지고 활성화되기 때문에 별도의 지연 회로가 불필요해졌다. 아울러, 컬럼 선행 디코더(700)로 입력되는 스트로브 신호(STROBE)의 활성화 구간은 1 tCLK이고 내부 어드레스(BANK_ADD)는 2 tCLK의 유효 윈도우를 가지면서 스트로브 신호(STROBE)보다 0.5 tCLK 먼저 입력되므로 컬럼 선행 디코더(700)는 안전한 동작 마진을 확보할 수 있게 되었다. 특히, 내부 어드레스 신호(BANK_ADD)와 스트로브 신호(STROBE)의 생성과정에서 반도체 메모리 장치 내 여러 환경 변수들로 인해 오차가 발생하더라도 스트로브 신호(STROBE)의 활성화 시점 전후 0.5 tCLK의 동작 마진이 존재하기 때문 에 충분히 보상이 가능하다.
외부에서 입력된 읽기 혹은 쓰기 명령은 명령 디코딩부(200)로 입력되고 읽기 혹은 쓰기 명령과 같이 인가된 어드레스(ADDRESS)는 어드레스 버퍼(300)로 인가된다. 명령 디코딩부(200)는 읽기 혹은 쓰기 명령에 대응하는 내부 명령(RASB, CASB, WEB, CSB)의 조합을 통해 컬럼 액세스 명령(CAS_CMD)을 제어 신호 생성부(400)로 출력하고, 어드레스 버퍼(300)는 입력된 어드레스를 내부 어드레스 생성부(600)로 전달한다.
제어 신호 생성부(400)는 읽기 동작인지 쓰기 동작인지에 따라 서로 다르게 동작한다. 읽기 동작일 경우에 제어 신호 생성부(400)는 읽기 명령이 입력된 후, 시스템 클록(CLK)의 반 주기가 지난 시점에 스트로브 신호(STROBE)를 생성하기 위한 컬럼 액세스 읽기 펄스(CASP6RD)를 활성화하고, 시스템 클록(CLK)의 한 주기가 지난 시점에 내부 어드레스 신호(BANK_ADD)를 생성하기 위한 읽기 어드레스 래치 스트로브 신호(CASP6RD_ADD)를 생성한다. 반면, 쓰기 동작일 경우에 제어 신호 생성부(400)는 쓰기 명령에 대응되는 마지막 데이터가 입력된 후, 시스템 클록(CLK)의 반 주기가 지난 시점에 스트로브 신호(STROBE)를 생성하기 위한 컬럼 액세스 쓰기 펄스(CASP6WT)를 활성화하고, 시스템 클록(CLK)의 한 주기가 지난 시점에 내부 어드레스 신호(BANK_ADD)를 생성하기 위한 쓰기 어드레스 래치 스트로브 신호(CASP6RD_ADD)를 생성한다.
도 4는 도 3에 도시된 제어 신호 생성부(400)을 설명하기 위한 블록도이다.
도시된 바와 같이, 제어 신호 생성부(400)는 명령 디코딩부(200)의 출 력(CAS_CMD)에 대응하여 서로 다른 시점에 활성화되는 두 신호를 생성하고 이를 상기 외부 명령이 읽기 명령일 때 사용되는 읽기 어드레스 래치 스트로브 신호(CASP6RD_ADD)와 컬럼 액세스 읽기 펄스(CASP6RD)로서 출력하기 위한 클록 위상 이동부(420), 클록 위상 이동부(420)의 출력을 외부 명령이 입력된 시점으로부터 쓰기 레이턴시(Write Latency, WL)가 지난 시점까지 지연시키기 위한 레이턴시 제어부(440), 및 레이턴시 제어부(440)의 출력을 버스트 길이(BL)만큼 지연하여 서로 다른 시점에 활성화되는 두 신호를 외부 명령이 쓰기 명령일 때 사용되는 쓰기 어드레스 래치 스트로브 신호(CASP6WT_ADD)와 컬럼 액세스 쓰기 펄스(CASP6WT)로서 출력하기 위한 내부 명령 위상 변경부(460)를 포함한다.
제어 신호 생성부(400)는 읽기 동작 및 쓰기 동작에서 컬럼 액세스 읽기 펄스(CASP6RD) 및 컬럼 액세스 쓰기 펄스(CASP6WT)보다 읽기 어드레스 래치 스트로브 신호(CASP6RD_ADD) 및 쓰기 어드레스 래치 스트로브 신호(CASP6WT_ADD)를 0.5 tCK만큼 일찍 활성화하고, 컬럼 액세스 읽기 펄스(CASP6RD) 및 컬럼 액세스 쓰기 펄스(CASP6WT)를 스트로브 생성부(500)로 출력하고 읽기 어드레스 래치 스트로브 신호(CASP6RD_ADD) 및 쓰기 어드레스 래치 스트로브 신호(CASP6WT_ADD)를 내부 어드레스 생성부(600)로 출력한다.
읽기 동작의 경우, 레이턴시 제어부(440)와 내부 명령 위상 변경부(460)를 통하지 않고 클록 위상 이동부(420)에서 컬럼 액세스 읽기 펄스(CASP6RD) 및 읽기 어드레스 래치 스트로브 신호(CASP6RD_ADD)가 출력된다. 외부에서 읽기 명령이 인가되면 명령 디코딩부(200)는 컬럼 액세스 명령(CAS_CMD)을 출력하고 이에 대응하 여 시스템 클록의 하강 에지에 읽기 어드레스 래치 스트로브 신호(CASP6RD_ADD)를 먼저 활성화한 뒤 시스템 클록의 다음 상승 에지(즉, 0.5 tCK 후)에 컬럼 액세스 읽기 펄스(CASP6RD)를 활성화한다. 이를 통해 내부 어드레스 신호(BANK_ADD)는 스트로브 신호(STROBE)보다 0.5 tCK만큼 빠른 시점에 컬럼 선행 디코더(700)로 전달된다. 내부 어드레스 신호(BANK_ADD)는 2 tCK의 유효 윈도우를 가지고 스트로브 신호(STROBE)는 1tCK의 활성화구간을 가지므로 반도체 메모리 장치는 스트로브 신호(STROBE)의 활성화구간 전후로 0.5tCLK의 동작 마진을 가질 수 있다.
쓰기 동작의 경우, 클록 위상 이동부(420)에서 위상 지연 없이 컬럼 액세스 명령(CAS_CMD)에 대응하여 출력이 이루어지고 레이턴시 제어부(440)를 통해 쓰기 레이턴시만큼 지연된 뒤 내부 명령 위상 변경부(460)에서 다시 버스트 길이에 해당하는 만큼 지연 후 0.5 tCK의 위상차를 가고 활성화되는 컬럼 액세스 쓰기 펄스(CASP6WT) 및 쓰기 어드레스 래치 스트로브 신호(CASP6WT_ADD)를 출력한다. 이후, 스트로브 생성부(500)와 내부 어드레스 생성부(600)를 통해 스트로브 신호(STROBE)와 내부 어드레스 신호(BANK_ADD)가 출력되는 과정은 읽기 동작과 유사하다.
전술한 읽기 및 쓰기 동작에서와 같이, 제어 신호 생성부(400)에서 어드레스 래치 스트로브 신호(CASP6RD_ADD, CASP6WT_ADD)가 컬럼 액세스 펄스(CASP6RD, CASP6WT)보다 0.5 tCK 빠르게 활성화되어 출력되어 내부 어드레스 신호(BANK_ADD)가 스트로브 신호(STROBE)보다 0.5 tCK만큼 빨리 컬럼 선행 디코더(700)로 입력될 수 있다.
내부 어드레스 생성부(600)는 어드레스 래치 스트로브 신호(CASP6RD_ADD, CASP6WT_ADD)에 대응하여 내부 어드레스 신호(BANK_ADD)를 컬럼 선행 디코더(700)로 뱅크 어드레스(BK_ADD)를 스트로브 생성부(500)로 출력한다. 스트로브 생성부(500)는 제어 신호 생성부(400)로부터 출력된 컬럼 액세스 펄스(CASP6RD, CASP6WT)를 입력받아 뱅크 어드레스(BK_ADD)에 대응하는 스트로브 신호(STROBE)를 생성하여 컬럼 선행 디코더(700)로 출력한다. 이때 스트로브 신호(STROBE)의 활성화 구간은 컬럼 액세스 펄스(CASP6RD, CASP6WT)와 동일하게 유지된다.
이후, 뱅크 내 존재하는 컬럼 선행 디코더(700)는 스트로브 신호(STROBE)와 내부 어드레스 신호(BANK_ADD)가 모두 활성화되면 그에 대응하는 출력 신호를 생성하고, 컬럼 디코더(800)는 이를 바탕으로 데이터 액세스를 위한 컬럼 선택 신호(YI)를 출력한다. 이러한 과정에서 본 발명은 스트로브 신호(STROBE)와 내부 어드레스 신호(BANK_ADD)의 시간차를 유지하여 동작 마진을 확보함으로써, 반도체 메모리 장치의 환경 변화에 따라 데이터 액세스 시간(tAA)이 줄어들 수 있는 지연 회로의 사용을 없앨 수 있고 반도체 메모리 장치의 고속 동작을 가능하게 할 수 있다.
도 5는 도 4에 도시된 클록 위상 이동부(420)를 설명하기 위한 회로도이다. 클록 위상 이동부(420)는 명령 디코딩부(200)에서 출력된 컬럼 액세스 명령(CAS_CMD)에 대응하여 0.5 tCK의 시간차이를 두고 활성화되는 신호를 생성하기 위한 것으로, 읽기 동작을 예로 들어 설명한다.
도시된 바와 같이, 클록 위상 이동부(420)는 컬럼 액세스 명령을 입력받기 위한 신호 입력부(422), 신호 입력부(422)의 출력을 0.5 tCK만큼 지연한 뒤 시스템 클록(CLK)의 1 tCK 만큼의 활성화 구간을 가지는 읽기 어드레스 래치 스트로브 신호(CASP6RD_ADD)를 출력하는 제 1 펄스 생성부(424), 및 제 1 펄스 생성부(424)의 출력을 시스템 클록의 0.5 tCK 만큼 다시 지연한 뒤 컬럼 액세스 읽기 펄스(CASP6RD)로 출력하는 제 2 펄스 생성부(426)를 포함한다.
구체적으로, 신호 입력부(422)는 명령 디코딩부(200)의 출력에 대응하여 반전값을 전달하는 입력단과 입력단의 출력을 반전하여 출력하는 래치로 구성되어 있다. 여기서, 입력단과 래치는 전원 시동 신호(PWRUP)에 의해 제어되며, 전원 시동 신호(PWRUP)가 비활성화되면 입력단은 비활성화되고 래치는 논리 로우 레벨 신호를 전달한다. 제 1 펄스 생성부(424) 및 제 2 펄스 생성부(426)는 각각 전송 게이트와 래치를 포함하고 있다. 그러나, 제 1 펄스 생성부(424) 내 전송 게이트는 시스템 클록(CLK)의 하강 에지에 대응하여 입력 신호를 통과시키는 반면 제 2 펄스 생성부(426) 내 전송 게이트는 시스템 클록(CLK)의 상승 에지에 대응하여 입력 신호를 통과시킨다. 제 1 펄스 생성부(424)와 제 2 펄스 생성부(426)에 포함된 전송 게이트가 서로 다른 시스템 클록의 위상에서 신호를 전달함으로써 제 1 펄스 생성부(424)와 제 2 펄스 생성부(426)로부터 출력되는 두 신호는 0.5 tCK의 위상차이를 가지게 된다.
쓰기 동작의 경우는 전술한 읽기 동작의 경우와 다르다. 쓰기 동작의 경우, 제 1 펄스 생성부(424) 및 제 2 펄스 생성부(426)를 거치지 않고 신호 입력부(422)의 출력이 레이턴시 제어부(440)로 입력된다. 이 경우 지연 없이 레이턴시 제어 부(440)에서 쓰기 레이턴시만큼 입력된 신호를 지연하여 내부 명령 위상 변경부(460)로 출력한다. 이와는 달리, 본 발명의 다른 실시예에서는 제 2 펄스 생성부(426)의 출력을 레이턴시 제어부(440)로 입력한다. 이 경우, 제 2 펄스 생성부(426)를 통해 시스템 클록(CLK)의 한 주기만큼 이미 지연되어 있으므로 레이턴시 제어부(440)에서는 쓰기 레이턴시보다 1이 적은(즉, 시스템 클록의 한 주기 줄어든)만큼 입력된 신호를 지연하여 내부 명령 위상 변경부(460)로 출력한다. 예를 들어 쓰기 레이턴시가 4라면, 1이 적은 3만큼만 입력 신호를 지연한다. 쓰기 동작과 관련하여 어느 선택을 하느냐에 따라 회로의 구성이 바뀔 수 있음은 당업자에게 당연한 것이므로 구체적 설명은 생략한다.
도 6는 도 4에 도시된 내부 명령 위상 변경부(460)를 설명하기 위한 회로도이다.
도시된 바와 같이, 내부 명령 위상 변경부(460)는 레이턴시 제어부(440)의 출력을 버스트 길이에 대응되는 시스템 클록(CLK)의 주기만큼 지연시키기 위한 버스트 지연부(462), 버스트 지연부(462)의 출력을 시스템 클록(CLK)의 반 주기가 지난 시점에 쓰기 어드레스 래치 스트로브 신호(CASP6WT_ADD)를 출력하는 제 1 펄스 출력부(464), 및 쓰기 어드레스 래치 스트로브 신호(CASP6WT_ADD)를 시스템 클록(CLK)의 반 주기만큼 지연한 뒤 컬럼 액세스 쓰기 펄스(CASP6WT)로 출력하는 제 2 펄스 출력부(466)를 포함한다.
구체적으로, 버스트 지연부(462)는 시스템 클록(CLK)의 상승 에지에 대응하여 입력되는 신호를 전달하기 위한 제 1 단위 지연부(462_1) 및 시스템 클록(CLK) 의 하강 에지에 대응하여 입력되는 신호를 전달하기 위한 제 2 단위 지연부(462_2)를 포함하고, 버스트 길이에 대응하는 만큼 입력 신호의 지연을 위해 제 1 및 제 2 지연부(462_1, 462_2)는 교대로 직렬 연결되어 있다. 제 1 및 제 2 단위 지연부(462_1, 462_2)는 각각 시스템 클록(CLK)에 대응하여 입력되는 신호를 전달하기 위한 전송 게이트 및 전송 게이트의 출력 신호를 일정시간 유지하기 위한 래치형 버퍼를 포함한다.
버스트 지연부(462)에서 버스트 길이만큼 지연된 신호는 제 1 및 제 2 펄스 출력부(464, 466)에 의해 0.5 tCK만큼의 시간차를 가지고 활성화되는 쓰기 어드레스 래치 스트로브 신호(CASP6WT_ADD) 및 컬럼 액세스 쓰기 펄스(CASP6WT)가 출력된다. 읽기 동작에서는 클록 위상 이동부(420)에서 읽기 어드레스 래치 스트로브 신호(CASP6RD_ADD) 및 컬럼 액세스 읽기 펄스(CASP6RD)를 출력하였으나, 쓰기 동작에서는 클록 위상 이동부(420)가 아닌 내부 명령 위상 변경부(460)가 그 역활을 대신한다.
도 7는 도 3에 도시된 컬럼 선행 디코더(700)을 설명하기 위한 회로도이다.
도시된 바와 같이, 컬럼 선행 디코더(700)는 내부 어드레스 신호(BANK_ADD)와 스트로브 신호(STROBE)의 활성화 여부를 1차 디코딩하여 컬럼 디코더(800)로 출력한다. 내부 어드레스 신호(BANK_ADD)와 스트로브 신호(STROBE)는 서로 다른 시점에 컬럼 선행 디코더(700)로 입력되었으나, 두 신호는 0.5tCLK의 마진을 갖고 생성된 신호이므로 두 신호 간 동작 시점을 맞추기가 비교적 용이하다. 컬럼 선행 디코더(700)는 내부 어드레스 신호(BANK_ADD)와 스트로브 신호(STROBE)의 동작 마진을 활용하여 데이터 액세스 시간(tAA)을 충분히 보장할 수 있도록 1차 디코딩 결과를 출력하고 컬럼 디코더(800)는 이를 바탕으로 컬럼 선택 신호(YI)를 출력한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1a은 일반적인 반도체 메모리 장치의 읽기 동작을 설명하기 위한 타이밍도이다.
도 1b은 일반적인 반도체 메모리 장치의 쓰기 동작을 설명하기 위한 타이밍도이다.
도 2a는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 읽기 동작을 설명하기 위한 타이밍도이다.
도 2b는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 쓰기 동작을 설명하기 위한 타이밍도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 4는 도 3에 도시된 제어 신호 생성부을 설명하기 위한 블록도이다.
도 5는 도 4에 도시된 클록 위상 이동부를 설명하기 위한 회로도이다.
도 6는 도 4에 도시된 내부 명령 위상 변경부를 설명하기 위한 회로도이다.
도 7는 도 3에 도시된 컬럼 선행 디코더을 설명하기 위한 회로도이다.

Claims (23)

  1. 외부 명령을 디코딩하여 대응되는 내부 동작의 실행을 지시하는 명령 디코딩부;
    상기 명령 디코딩부의 출력에 대응하여 외부에서 입력된 어드레스를 디코딩한 내부 어드레스 신호를 상기 내부 동작을 제어하기 위한 스트로브 신호보다 먼저 활성화하는 제어부; 및
    상기 내부 어드레스 신호와 상기 스트로브 신호 모두 활성화되었을 때 데이터 액세스 신호를 생성하는 디코딩부를 포함하는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 제어부는
    상기 디코딩부의 출력에 대응하여 서로 다른 시점에 활성화되는 어드레스 래치 스트로브 신호와 컬럼 액세스 펄스를 출력하기 위한 제어 신호 생성부;
    상기 컬럼 액세스 펄스에 대응하여 상기 스트로브 신호를 출력하기 위한 스트로브 생성부; 및
    상기 어드레스 래치 스트로브 신호에 대응하여 입력된 어드레스를 디코딩하여 내부 어드레스를 출력하기 위한 내부 어드레스 생성부를 포함한 반도체 메모리 장치.
  3. 제 2항에 있어서,
    상기 어드레스 래치 스트로브 신호는 상기 컬럼 액세스 펄스보다 시스템 클록의 반 주기만큼 빨리 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3항에 있어서,
    상기 제어 신호 생성부는
    상기 명령 디코딩부의 출력에 대응하여 서로 다른 시점에 활성화되는 두 신호를 생성하고 상기 외부 명령이 읽기 명령일 때 사용되는 어드레스 래치 스트로브 신호와 컬럼 액세스 펄스로서 출력하기 위한 클록 위상 이동부;
    상기 클록 위상 이동부의 출력을 상기 외부 명령이 입력된 시점으로부터 쓰기 레이턴시가 지난 시점까지 지연시키기 위한 레이턴시 제어부; 및
    상기 레이턴시 제어부의 출력을 버스트 길이만큼 지연하고 서로 다른 시점에 활성화되는 두 신호를 생성하고 상기 외부 명령이 쓰기 명령일 때 사용되는 어드레스 래치 스트로브 신호와 컬럼 액세스 펄스로서 출력하기 위한 내부 명령 위상 변경부를 포함하는 반도체 메모리 장치.
  5. 제 4항에 있어서,
    상기 클록 위상 이동부는
    상기 명령 디코딩부의 출력을 입력받기 위한 신호 입력부;
    상기 신호 입력부의 출력을 상기 시스템 클록의 반 주기만큼 지연하고 상기 시스템 클록의 한 주기만큼의 활성화 구간을 가지는 상기 어드레스 래치 스트로브 신호를 출력하는 제 1 펄스 생성부; 및
    상기 어드레스 래치 스트로브 신호를 상기 시스템 클록의 반 주기만큼 지연한 뒤 상기 컬럼 액세스 펄스로 출력하는 제 2 펄스 생성부를 포함하는 반도체 메모리 장치.
  6. 제 5항에 있어서,
    상기 신호 입력부는
    상기 디코딩부의 출력에 대응하여 반전값을 전달하는 입력부; 및
    상기 입력부의 출력을 반전하여 출력하는 제 1 래치를 포함하는 반도체 메모리 장치.
  7. 제 5항에 있어서,
    상기 제 1 및 2 펄스 생성부 각각은
    입력 신호를 상기 시스템 클록에 대응하여 통과시키는 제 2 전송 게이트; 및
    상기 제 2 전송 게이트의 출력을 래치하기 위한 제 3 래치를 포함하는 반도체 메모리 장치.
  8. 제 4항에 있어서,
    상기 내부 명령 위상 변경부는
    상기 레이턴시 제어부의 출력을 상기 버스트 길이에 대응하는 상기 시스템 클록의 주기만큼 지연시키기 위한 버스트 지연부;
    상기 버스트 지연부의 출력을 상기 시스템 클록의 반 주기가 지난 시점에 상기 어드레스 래치 스트로브 신호를 출력하는 제 1 펄스 출력부; 및
    상기 어드레스 래치 스트로브 신호를 상기 시스템 클록의 반 주기만큼 지연한 뒤 상기 컬럼 액세스 펄스로 출력하는 제 2 펄스 출력부를 포함하는 반도체 메모리 장치.
  9. 제 8항에 있어서,
    상기 버스트 지연부는
    상기 시스템 클록의 상승 에지에 대응하여 입력되는 신호를 전달하기 위한 제 1 단위 지연부; 및
    상기 시스템 클록의 하강 에지에 대응하여 입력되는 신호를 전달하기 위한 제 2 단위 지연부를 포함하고,
    상기 버스트 길이에 대응하는 만큼 상기 제 1 및 제 2 단위 지연부가 교대로 직렬 연결된 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 9항에 있어서,
    상기 제 1 및 제 2 단위 지연부는 각각
    상기 시스템 클록에 대응하여 입력되는 신호를 전달하기 위한 전송 게이트; 및
    상기 전송 게이트의 출력 신호를 일정시간 유지하기 위한 래치형 버퍼를 포함하는 반도체 메모리 장치.
  11. 제 4항에 있어서,
    상기 레이턴시 제어부는 상기 클록 위상 이동부에 의해 한 주기 지연된 신호를 입력받아 기 설정된 쓰기 레이턴시보다 한 주기 적은 값에 대응하는 지연량만큼 입력된 신호를 지연하여 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 4항에 있어서,
    상기 레이턴시 제어부는 상기 클록 위상 이동부로부터 지연 없이 전달된 신호를 신호를 입력받아 기 설정된 쓰기 레이턴시에 대응하는 지연량만큼 입력된 신호를 지연하여 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 1항에 있어서,
    상기 디코딩부는
    상기 내부 어드레스 신호와 상기 스트로브 신호의 활성화 여부를 1차 디코딩하기 위한 컬럼 선행 디코더; 및
    상기 컬럼 선행 디코더의 출력에 대응하여 컬럼 선택 신호를 출력하기 위한 컬럼 디코더를 포함하는 반도체 메모리 장치.
  14. 제 1항에 있어서,
    상기 내부 어드레스 신호는 상기 스트로브 신호보다 시스템 클록의 반 주기만큼 빨리 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 14항에 있어서,
    상기 외부 명령이 읽기 명령일 경우, 상기 외부 명령이 입력된 후, 시스템 클록의 반 주기가 지난 후 상기 스트로브 신호를 생성하기 위한 컬럼 액세스 펄스를 활성화하고 상기 시스템 클록의 한 주기가 지난 시점에 상기 내부 어드레스 신호를 생성하기 위한 어드레스 래치 스트로브 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 12항에 있어서,
    상기 외부 명령이 쓰기 명령일 경우, 상기 외부 명령에 대응되는 마지막 데이터가 입력된 후, 시스템 클록의 반 주기가 지난 후 상기 스트로브 신호를 생성하기 위한 컬럼 액세스 펄스를 활성화하고 상기 시스템 클록의 한 주기가 지난 시점에 상기 내부 어드레스 신호를 생성하기 위한 어드레스 래치 스트로브 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제 1항에 있어서,
    상기 데이터 액세스 신호는 시스템 클록의 한 주기만큼의 활성화 구간을 가지는 컬럼 선택 신호이고, 상기 어드레스는 상기 시스템 클록의 두 주기만큼의 유효 윈도우를 가지는 것을 특징으로 하는 반도체 메모리 장치.
  18. 외부 명령을 디코딩하여 대응되는 컬럼 액세스 동작의 실행을 지시하기 위한 카스 명령 신호를 출력하는 단계;
    상기 카스 명령 신호에 대응하여 내부 동작을 제어하기 위한 스트로브 신호보다 외부에서 입력된 어드레스를 디코딩한 내부 어드레스 신호를 먼저 활성화하는 단계;
    상기 내부 어드레스 신호와 상기 스트로브 신호 모두 활성화되었을 때 데이터 액세스 신호를 생성하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  19. 제 18항에 있어서,
    상기 내부 어드레스 신호를 먼저 활성화하는 단계는
    상기 카스 명령 신호에 대응하여 서로 다른 시점에 활성화되는 어드레스 래치 스트로브 신호와 컬럼 액세스 펄스를 출력하기 위한 단계;
    상기 컬럼 액세스 펄스에 대응하여 상기 스트로브 신호를 출력하기 위한 단계; 및
    상기 어드레스 래치 스트로브 신호에 대응하여 입력된 어드레스를 디코딩하여 내부 어드레스를 출력하기 위한 단계를 포함한 반도체 메모리 장치의 동작 방법.
  20. 제 19항에 있어서,
    상기 어드레스 래치 스트로브 신호와 컬럼 액세스 펄스를 출력하기 위한 단계는
    상기 카스 명령 신호에 대응하여 서로 다른 시점에 활성화되는 두 신호를 생성하고 상기 외부 명령이 읽기 명령일 때 사용되는 어드레스 래치 스트로브 신호와 컬럼 액세스 펄스로서 출력하기 위한 단계;
    상기 컬럼 액세스 펄스를 상기 외부 명령이 입력된 시점으로부터 쓰기 레이턴시가 지난 시점까지 지연시키기 위한 단계; 및
    지연된 상기 컬럼 액세스 펄스를 다시 버스트 길이만큼 지연하고 서로 다른 시점에 활성화되는 두 신호를 생성하여 상기 외부 명령이 쓰기 명령일 때 사용되는 어드레스 래치 스트로브 신호와 컬럼 액세스 펄스로서 출력하기 위한 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  21. 제 20항에 있어서,
    상기 어드레스 래치 스트로브 신호를 상기 컬럼 액세스 펄스보다 시스템 클록의 반 주기만큼 빨리 활성화하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  22. 제 18항에 있어서,
    상기 외부 명령이 읽기 명령일 경우, 상기 외부 명령이 입력된 후, 시스템 클록의 반 주기가 지난 후 상기 스트로브 신호를 생성하기 위한 컬럼 액세스 펄스를 활성화하고 상기 시스템 클록의 한 주기가 지난 시점에 상기 내부 어드레스 신호를 생성하기 위한 어드레스 래치 스트로브 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  23. 제 18항에 있어서,
    상기 외부 명령이 쓰기 명령일 경우, 상기 외부 명령에 대응되는 마지막 데이터가 입력된 후, 시스템 클록의 반 주기가 지난 후 상기 스트로브 신호를 생성하기 위한 컬럼 액세스 펄스를 활성화하고 상기 시스템 클록의 한 주기가 지난 시점에 상기 내부 어드레스 신호를 생성하기 위한 어드레스 래치 스트로브 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101203036B1 (ko) 2011-01-26 2012-11-20 윈본드 일렉트로닉스 코포레이션 메모리장치 및 그의 접근방법
US8576644B2 (en) 2011-01-19 2013-11-05 Samsung Electronics Co., Ltd. Memory devices having controllers that divide command signals into two signals and systems including such memory devices
US8588013B2 (en) 2011-11-08 2013-11-19 SK Hynix Inc. Address decoding method and semiconductor memory device using the same
KR20160079289A (ko) * 2014-12-26 2016-07-06 삼성전자주식회사 반도체 장치
CN109147838A (zh) * 2013-09-04 2019-01-04 东芝存储器株式会社 半导体存储装置

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100868251B1 (ko) * 2007-03-22 2008-11-12 주식회사 하이닉스반도체 반도체 메모리장치
KR100945794B1 (ko) * 2008-05-02 2010-03-08 주식회사 하이닉스반도체 반도체 집적회로 및 그 어드레스/커맨드 처리방법
JP5346259B2 (ja) 2009-09-08 2013-11-20 ルネサスエレクトロニクス株式会社 半導体集積回路
JP5390310B2 (ja) 2009-09-08 2014-01-15 ルネサスエレクトロニクス株式会社 半導体集積回路
JP5363252B2 (ja) 2009-09-09 2013-12-11 ルネサスエレクトロニクス株式会社 半導体集積回路
KR101097437B1 (ko) * 2009-10-12 2011-12-23 주식회사 하이닉스반도체 반도체 메모리 장치 및 이의 데이터 입출력 방법
TWI424445B (zh) * 2009-12-29 2014-01-21 Macronix Int Co Ltd 指令解碼電路及其方法
KR101079209B1 (ko) * 2010-04-28 2011-11-03 주식회사 하이닉스반도체 반도체 시스템의 데이터 송수신 장치 및 방법
KR101115452B1 (ko) * 2010-10-29 2012-02-24 주식회사 하이닉스반도체 반도체 메모리 장치의 링백 회로
TWI550403B (zh) * 2013-04-02 2016-09-21 晨星半導體股份有限公司 記憶體控制器及其記憶體位址產生方法
CN104123231B (zh) * 2013-04-24 2017-04-19 晨星半导体股份有限公司 存储器地址产生方法
US10388362B1 (en) 2018-05-08 2019-08-20 Micron Technology, Inc. Half-width, double pumped data path
US11537323B2 (en) * 2020-01-07 2022-12-27 SK Hynix Inc. Processing-in-memory (PIM) device

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000222879A (ja) 1999-01-29 2000-08-11 Nec Corp 半導体記憶装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3723340B2 (ja) * 1997-06-26 2005-12-07 富士通株式会社 半導体記憶装置
JP2000048565A (ja) * 1998-07-29 2000-02-18 Mitsubishi Electric Corp 同期型半導体記憶装置
JP3948141B2 (ja) * 1998-09-24 2007-07-25 富士通株式会社 半導体記憶装置及びその制御方法
JP3708729B2 (ja) * 1998-11-18 2005-10-19 富士通株式会社 半導体記憶装置
JP4025488B2 (ja) * 1999-09-30 2007-12-19 富士通株式会社 半導体集積回路およびその制御方法
JP4683690B2 (ja) * 1999-11-05 2011-05-18 ルネサスエレクトロニクス株式会社 半導体装置
JP2001176268A (ja) * 1999-12-14 2001-06-29 Matsushita Electric Ind Co Ltd 半導体記憶装置
US7414899B2 (en) * 2006-04-28 2008-08-19 Infineon Technologies North America Corp. Method and apparatus for early write termination in a semiconductor memory

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000222879A (ja) 1999-01-29 2000-08-11 Nec Corp 半導体記憶装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8576644B2 (en) 2011-01-19 2013-11-05 Samsung Electronics Co., Ltd. Memory devices having controllers that divide command signals into two signals and systems including such memory devices
KR101203036B1 (ko) 2011-01-26 2012-11-20 윈본드 일렉트로닉스 코포레이션 메모리장치 및 그의 접근방법
US8588013B2 (en) 2011-11-08 2013-11-19 SK Hynix Inc. Address decoding method and semiconductor memory device using the same
CN109147838A (zh) * 2013-09-04 2019-01-04 东芝存储器株式会社 半导体存储装置
CN109147838B (zh) * 2013-09-04 2022-05-03 铠侠股份有限公司 半导体存储装置
KR20160079289A (ko) * 2014-12-26 2016-07-06 삼성전자주식회사 반도체 장치
KR102227124B1 (ko) * 2014-12-26 2021-03-12 삼성전자주식회사 반도체 장치

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