KR100903387B1 - 전력 소모를 줄이는 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 읽기 및 쓰기 동작에 이은 오토 프리차지 동작을 수행하기 위해 동작 시점을 결정하는 반도체 메모리 장치를 제공한다. 본 발명에 따른 반도체 메모리 장치는 특정 어드레스 정보를 통해 오토 프리차지 동작의 요청을 확인하여 읽기 혹은 쓰기 동작에 따라 반영되는 타이밍 요소를 결정하기 위한 타이밍 결정부 및 타이밍 결정부의 출력과 읽기 혹은 쓰기 동작의 액티브 구간을 반영하여 오토 프리차지 동작의 동작 시점을 결정하기 위한 오토 프리차지 결정부를 포함한다. 이에 따른 본 발명은 반도체 메모리 장치 내 오토 프리차지 동작을 제어하기 위한 제어 회로의 일부가 불필요하게 동작하여 전류가 소모되는 것을 방지하여 반도체 메모리 장치의 전체 소비 전력을 감소시킬 수 있다.
반도체, 프리차지, 전류 소모, 메모리 장치, 어드레스 정보

Description

전력 소모를 줄이는 반도체 메모리 장치{SEMICONDUCTOR MEMORY APPARATUS FOR REDUCING POWER CONSUMPTION}
본 발명은 반도체 메모리 장치에 관한 것으로, 액티브 동작 후에 수행되는 내부 동작의 제어 방식을 변경하여 전력 소모를 줄이기 위한 반도체 메모리 장치 내 내부 동작 제어 회로 및 제어 방법에 관한 것이다.
복수의 반도체 장치들로 구성된 시스템에서 반도체 메모리 장치는 데이터를 저장하기 위한 것이다. 데이터 처리 장치, 예를 들면, 중앙처리장치(CPU), 등에서 데이터를 요구하게 되면, 반도체 메모리 장치는 데이터를 요구하는 장치로부터 입력된 어드레스에 대응하는 데이터를 출력하거나, 그 어드레스에 대응하는 위치에 데이터 요구 장치로부터 제공되는 데이터를 저장한다.
반도체 장치들로 구성된 시스템의 동작속도가 빨라지고 반도체 집적회로에 관한 기술이 발달하면서, 반도체 메모리 장치는 보다 빠른 속도로 데이터를 출력하거나 저장하도록 요구받아 왔다. 더 많은 데이터 양을 저장하고 더 빠른 속도로 동 작하기 위해 반도체 메모리 장치의 크기는 점점 작아지고 집적도는 상승했으며 전원 전압의 레벨은 점차 낮아졌다.
일반적으로 사용되는 반도체 메모리 장치는 하나의 단위셀에 저장된 데이터를 읽기 위해서 액티브 명령을 통해 활성화되는 워드 라인에 연결된 다수개의 단위셀에서 데이터를 먼저 출력하고 이를 감지하여 증폭한 뒤 컬럼 리드 명령을 통해 선별적으로 외부로 출력한다. 이때, 고집적 반도체 메모리 장치의 단위셀 크기는 매우 작게 설계되어 있으며 그에 따라 단위셀 내 캐패시터에 저장되는 데이터에 대응하는 전하량도 크지 않다. 따라서, 활성화된 워드 라인에 대응하여 단위셀에 저장된 데이터에 대응하는 매우 작은 전위가 비트 라인으로 전달되고 센스 앰프는 이는 감지하여 증폭한다. 센스 앰프는 한 쌍의 비트 라인과 연결되어 있어 한 쌍의 비트 라인 중 하나에 데이터가 인가되면 다른 하나와의 전압 차이를 감지하고 그 차이를 증폭한다.
통상적으로, 데이터가 인가되기 전 비트 라인은 1/2 전원 전압의 레벨로 프리차지(precharge)되어 있다. 프리차지의 레벨은 한 쌍의 비트 라인 중 하나가 단위셀로 부터 데이터를 전달받아 다른 하나와 전위차이가 발생했을 때 기준이 되는 레벨로 반도체 메모리 장치에 따라 접지 전압, 코어 전압, 혹은 전원 전압을 프리차지 전압으로 사용하기도 한다. 반도체 메모리 장치가 외부에서 입력되는 명령과 주소에 대응하여 액티브 동작을 실행하고 나면 각 쌍의 비트 라인의 전위는 출력했던 데이터의 값에 따라 균일하지 않은 상태가 되는데, 이러한 상태가 지속되면 다음 명령에 대응하여 액티브 동작을 수행하기 어렵다. 따라서, 액티브 동작 후, 한 쌍의 비트 라인에 연결된 이퀄라이징부와 프리차지부를 이용하여 각각의 비트 라인의 전위를 균일하게 하고 다시 일정한 프리차지 레벨을 가질 수 있도록 제어한다. 이러한 일련의 동작을 프리차지 동작이라고 일컫는다.
액티브 동작이 수행되고 난 뒤 곧바로 프리차지 동작을 실행하기 위해, 반도체 메모리 장치는 프리차지 동작을 수행하기 위한 시점을 가리키는 오토 프리차지 신호를 사용한다. 여기서, 오토 프리차지 신호는 액티브 동작이 시작되면 비활성화되어야 하고 액티브 동작이 끝나면 활성화되어야 하며, 활성화 여부는 반도체 메모리 장치 내 포함된 프리차지 타이밍 제어회로에 의해 결정된다.
도 1은 반도체 메모리 장치의 읽기 동작 후 수행되는 오토 프리차지 동작을 설명하기 위한 파형도이고, 도 2은 반도체 메모리 장치의 쓰기 동작 후 수행되는 오토 프리차지 동작을 설명하기 위한 파형도이다.
읽기 액티브 신호을 수신한 반도체 메모리 장치는 어드레스에 대응하는 단위셀로부터 데이터를 출력한다. 이때, 반도체 메모리 장치 내 코어 영역의 단위셀에 저장된 데이터는 센스앰프, 글로벌 데이터 라인, 입출력 버퍼 등을 통해 외부로 출력되는데, 데이터가 코어 영역에서 입출력 버퍼 등이 존재하는 주변 영역으로 전달되면 반도체 메모리 장치는 오토 프리차지 동작을 수행한다. 마찬가지로 쓰기 명령이 반도체 메모리 장치로 입력될 경우, 함께 입력되는 데이터를 코어 영역 내 단위셀에 저장한 뒤 오토 프리차지 동작을 수행하게 된다.
구체적으로, 도 1을 참조하여 읽기 동작 후 오토 프리차지 동작이 수행되는 시점을 설명한다. 먼저 읽기 액티브 신호(RDA)와 더불어 특정 어드레스 핀(A10)을 통해 논리 하이 레벨('1')이 입력되면, 반도체 메모리 장치는 이를 디코딩하여 오토 프리차지 동작을 수행할 시점을 결정한다. 참고로, 읽기 액티브 신호(RDA)에 대응하는 데이터는 부가적 레이턴시(Additive Latency, AL)와 컬럼 레이턴시(Column Latency, CL)가 지나면 데이터 패드(DQ)를 통해 출력된다. 여기서는, 부가적 레이턴시(AL)이 2tCK, 컬럼 레이턴시(CL)가 3tCK, 버스트 길이(Burst Length, BL)가 4인 경우를 들어 도시하였다.
오토 프리차지 동작은 최소 라스(Row Active Strobe, RAS) 액티브 시간(Minimum RAS Active Time, tRAS)과 프리차지 시간(Read to Precharge Time, tRTP)의 제한 조건을 만족시켜야 하며, 읽기 액티브 신호(RDA)의 입력 후 부가적 레이턴시(AL)과 1/2 버스트 길이(BL)만큼 지난 다음 실행될 수 있다. 통상적으로, 최소 라스 액티브 시간(tRAS)와 프리차지 시간(tRTP)는 반도체 메모리 장치의 스펙에 규정하고 있으며, 예를 들어 DDR2(Double Data Rate, version 2) 반도체 메모리 장치의 경우 최소 라스 액티브 시간(tRAS)은 최대 45ns, 프리차지 시간(tRTP)은 최대 7.5ns으로 규정되어 있다. 또한, DDR2 반도체 메모리 장치의 경우 시스템 클록 한 주기 동안 두 개의 데이터를 입출력하므로 버스트 길이(BL)의 1/2만큼의 시간 동안 데이터를 전달할 수 있다. 도 1을 참조하면, 오토 프리차지 동작은 최소 라스 액티브 시간(tRAS) 이후 및 부가적 레이턴시(AL)과 1/2 버스트 길이(BL)의 시스템 클록 주기만큼 지난 후에 수행시점이 정해진 것을 알 수 있다.
쓰기 액티브 신호(WTA)과 특정 어드레스 핀(A10)을 통해 논리 하이 레벨('1')이 입력된 경우에 반도체 메모리 장치는 쓰기 액티브 신호(WTA)와 함께 입 력되는 어드레스에 대응하는 단위셀에 데이터를 쓰기 위한 내부 동작을 쓰기 레이턴시(Write Latency, WL)동안 수행한다. 쓰기 레이턴시(WL)가 지난 후 데이터 패드를 통해 버스트 길이(BL)만큼 동안 데이터들은 반도체 메모리 장치로 입력되고, 입력된 데이터들은 쓰기 복구 시간(Write Recovery Time, tWR) 내 단위셀에 저장된다. 이러한 과정은 도 2에 도시된 반도체 메모리 장치를 통해 확인할 수 있다. 여기서, 쓰기 레이턴시(WL)가 2tCK이고, 쓰기 복구 시간(tWR)도 2tCK인 경우를 예로 들어 도시하였다. 쓰기 액티브 신호(WTA)가 인가된 후 쓰기 레이턴시(WL), 1/2 버스트 길이(BL)의 시스템 클록 주기, 및 쓰기 복구 시간(tWR)이 지나면 쓰기 액티브 신호(WTA)에 대응하는 모든 데이터가 단위셀에 저장되었음을 의미하고, 이는 쓰기 동작 후 수행되는 오토 프리차지 동작이 시작될 수 있음을 뜻한다.
도 3은 일반적인 반도체 메모리 장치를 설명하기 위한 블록도이다.
도시된 바와 같이, 반도체 메모리 장치는 명령 버퍼(300), 로우 명령 디코더(310), 뱅크 어드레스 디코더(320), 오토 프리차지 결정부(370), 뱅크 액티브 회로(380), 뱅크 프리차지 회로(390), 및 타이밍 결정부(200)를 포함한다. 여기서, 타이밍 결정부(200)는 버스트 카운터(330), 쓰기 리커버리부(340), 읽기 조절부(350), 및 논리부(360)를 포함한다.
명령 버퍼(300)는 외부로부터 인가된 읽기 혹은 쓰기 명령에 대응하는 다수의 내부 명령(CSB, RASB, CASB, WEB)를 버퍼링하여 로우 명령 디코더(310)로 전달하고 로우 명령 디코더(310)는 반도체 메모리 장치 내 뱅크에서 액티브 동작을 수행할 것인지 프리차지 동작을 수행할 것인지를 판별한다. 이때 뱅크 내 액티브 혹 은 프리차지 동작이 수행되는 영역은 뱅크 어드레스 디코더(320)의 출력에 의해 결정되며, 이를 위해 뱅크 어드레스 디코더(320)는 어드레스 정보(TLA<0:1>)를 입력받아 디코딩한 후 그 결과를 출력한다. 뱅크 프리차지 회로(390)는 로우 명령 디코더(310)에서 출력된 프리차지 신호(PCG)와 특정 어드레스 정보(여기서는 일례로 10번 어드레스, A<10>)에 대응하여 액티브 동작 후 프리차지 동작을 수행하기 위한 준비를 하고, 뱅크 어드레스 디코더(320)로부터 출력된 내부 주소(ATPEF<0:3>)에 해당하는 영역을 오토 프리차지 결정부(370)에서 출력된 오토 프리차지 신호(APCG<0:3>)의 활성화 시점에 대응하여 프리차지 인에이블 신호(PRE<0:3>)를 뱅크 액티브 회로(380)로 출력한다. 뱅크 액티브 회로(380)는 뱅크 어드레스 디코더(320)로부터 출력된 내부 주소(ATPEF<0:3>)에 해당하는 영역을 로우 명령 디코더(310)로부터 인가되는 액티브 신호(ACT)에 대응하여 읽기 및 쓰기 명령과 관련된 액티브 동작을 수행하거나 뱅크 프리차지 회로(390)로부터 인가되는 프리차지 인에이블 신호(PRE<0:3>)에 대응하여 프리차지 동작을 수행하기 위해 각 뱅크에 대응하는 뱅크 액티브 신호(BA<0:3>)을 출력한다. 이때의 프리차지 동작은 내부 명령(CSB, RASB, CASB, WEB)을 디코딩한 결과에 따라 생성된 프리차지 신호(PCG)에 의한 경우와 특정 어드레스 정보(A<10>)에 대응하여 액티브 동작 후 수행되는 경우를 모두 포함한다.
특히, 특정 어드레스 정보(A<10>)에 대응하여 액티브 동작 후 수행되는 오토 프리차지(Auto Precharge) 동작의 경우 반도체 메모리 장치는 타이밍 결정부(200)를 통해 읽기 및 쓰기 동작의 종료 후 별도의 명령 없이 프리차지 동작을 수행하도 록 동작 시점을 결정하여 오토 프리차지 결정부(370)로 전달한다. 전술한 바와 같이, 타이밍 결정부(200)는 버스트 카운터(330), 쓰기 리커버리부(340), 읽기 조절부(350), 및 논리부(360)를 포함하며, 읽기 및 쓰기 동작에 소요되는 시간을 측정하는 기능을 가진다.
읽기 명령에 대응하는 읽기 내부 펄스(RDP)와 쓰기 명령에 대응하는 쓰기 내부 펄스(WTP)가 버스트 카운터(330)로 인가되면 각각이 활성화된 시점부터 버스트 길이(BL)만큼을 지연시켜 버스트 종료 신호(BENDB)를 출력한다. 읽기 명령에 대응하는 읽기 동작이 수행되는 경우 버스트 종료 신호(BENDB)는 읽기 조절부(350)를 통해 읽기 프리차지 신호(RDAPB)로 변환된다. 만약 반도체 메모리 장치가 쓰기 동작을 수행하고 있는 경우, 버스트 종료 신호(BENDB)는 쓰기 리커버리부(340)를 통해 쓰기 동작에 필요한 쓰기 복구 시간(tWR)만큼 지연된 뒤 쓰기 프리차지 신호(WTAPB)로 변환된다. 논리부(360)는 반도체 메모리 장치의 동작에 대응하여 읽기 프리차지 신호(RDAPB) 및 쓰기 프리차지 신호(WTAPB) 중 하나를 선택하여 타이밍 결정 신호(BSTENDB<0:3>)로서 오토 프리차지 결정부(370)로 출력한다.
오토 프리차지 결정부(370)는 뱅크 액티브 신호(BA<0:3>), 카스(Column Access Strobe, CAS) 펄스(CASP<0:3>), 및 특정 컬럼 어드레스 정보(CA<10>)을 통해 해당하는 각 뱅크의 액티브 동작이 수행되는 구간을 파악하고 타이밍 결정부(200)로부터 출력된 타이밍 결정 신호(BSTENDB<0:3>)에 대응하여 오토 프리차지 신호(APCG<0:3>)를 활성화하여 뱅크 프리차지 회로(390)로 출력한다. 여기서, 특정 어드레스 정보(A<10>)과 특정 컬럼 어드레스 정보(CA<10>)는 동일한 어드레스 핀을 통해 입력되는 것인데, 특정 어드레스 정보(A<10>)는 행(row) 액세스 관련 명령(대표적으로, 액티브 명령(ACT))에 대응하여 입력되는 로우(row) 어드레스 중 하나이고 특정 컬럼 어드레스 정보(CA<10>)는 열(column) 액세스 관련 명령(대표적으로 읽기 혹은 쓰기 명령(RD, WT))에 대응하여 입력되는 컬럼(column) 어드레스 중 하나이다.
전술한 바와 같이, 반도체 메모리 장치는 오토 프리차지 동작의 경우에 내부적으로 버스트 길이와 읽기 및 쓰기 동작의 특성을 반영하는 타이밍 결정 신호(BSTENDB<0:3>)를 전달받아 오토 프리차지 신호(APCG<0:3>)를 활성화시점을 결정한다. 이때, 타이밍 결정부(200) 내 버스트 카운터(330)에서는 모드 레지스터 세트(Mode Register Set, MRS) 명령의 입력과 함께 인가되는 어드레스 정보에 따라 결정되는 버스트 길이(BL)에 따라 버스트 종료 신호(BENDB)를 출력하는 시점과 그 활성화 간격이 달라진다. 예를 들어, 버스트 길이(BL)가 4이고 읽기 동작이 쉼없이 계속 일어난다면 버스트 종료 신호(BENDB)는 2tCK간격으로 논리 로우 레벨 펄스로 활성화된다.
따라서, 읽기 혹은 쓰기 동작이 연속적으로 일어나서 연속적으로 데이터가 계속 입출력되는 경우에 버스트 카운터(330)는 주기적으로 토글링(Toggling)하는 펄스 형태의 버스트 종료 신호(BENDB)를 계속 출력하게 된다. 읽기 혹은 쓰기 동작이 연속적으로 일어나는 경우에는 읽기 혹은 쓰기 동작 후 오토 프리차지 동작을 수행할 수 없는 데 반해, 읽기 혹은 쓰기 명령에 대응하여 동작하는 버스트 카운터(330)는 계속 동작하여 타이밍 결정부(200) 전체가 정해진 동작을 수행하게 된 다. 즉, 오토 프리차지 동작을 수행할 필요가 없는 반도체 메모리 장치 내 타이밍 결정부(200)는 읽기 혹은 쓰기 명령에 대응하여 불필요한 동작을 계속 수행함으로써 전류를 소모하게 되고, 이로 인해 반도체 메모리 장치의 소비 전력이 증가하게 된다.
본 발명은 전술한 종래의 문제점을 해결하기 위해서 읽기 및 쓰기 동작에 이은 오토 프리차지 동작을 수행하기 위해 동작 시점을 결정하는 제어 회로를 특정 어드레스 정보에 대응하여 활성화함으로서 불필요하게 전류가 소비되는 것을 방지하여 소비되는 전력을 줄일 수 있는 반도체 메모리 장치를 제공하는 데 그 특징이 있다.
본 발명은 특정 어드레스 정보를 통해 오토 프리차지 동작의 요청을 확인하여 읽기 혹은 쓰기 동작에 따라 반영되는 타이밍 요소를 결정하기 위한 타이밍 결정부 및 타이밍 결정부의 출력과 읽기 혹은 쓰기 동작의 액티브 구간을 반영하여 오토 프리차지 동작의 동작 시점을 결정하기 위한 오토 프리차지 결정부를 포함하는 반도체 메모리 장치를 제공한다.
또한, 본 발명은 외부 명령에 대응하는 내부 명령을 디코딩하여 액티브 명령 혹은 프리차지 명령을 출력하기 위한 명령 디코더, 외부 명령에 대응하는 주소를 디코딩하기 위한 어드레스 디코더, 특정 어드레스 정보를 통해 오토 프리차지 동작의 요청을 확인하여 읽기 혹은 쓰기 동작에 따라 반영되는 타이밍 요소를 결정하기 위한 타이밍 결정부, 타이밍 결정부의 출력과 읽기 혹은 쓰기 동작의 액티브 구간을 반영하여 오토 프리차지 동작의 동작 시점을 결정하기 위한 오토 프리차지 결정 부, 어드레스 디코더의 출력에 해당하는 내부 영역에 대해 상기 프리차지 명령에 대응하여 프리차지 동작을 지시하거나 특정 어드레스 정보와 오토 프리차지 결정부의 출력에 대응하여 오토 프리차지 동작을 지시하기 위한 뱅크 프리차지 회로, 및내부 영역에 대해 액티브 명령과 뱅크 프리차지 회로의 출력에 대응하는 뱅크 액티브 신호를 출력하는 뱅크 액티브 회로를 포함하는 반도체 장치를 제공한다.
더 나아가, 본 발명은 외부 명령에 대응하는 내부 명령을 디코딩하여 액티브 명령 혹은 프리차지 명령을 출력하기 위한 단계, 외부 명령에 대응하는 주소를 디코딩하기 위한 단계, 특정 어드레스 정보를 통해 오토 프리차지 동작의 요청을 확인하여 읽기 혹은 쓰기 동작에 따라 반영되는 타이밍 요소를 결정하기 위한 단계, 타이밍 요소에 상기 읽기 혹은 쓰기 동작의 액티브 구간을 반영하여 오토 프리차지 동작의 동작 시점을 결정하기 위한 단계, 디코딩된 주소에 해당하는 내부 영역에 대해 프리차지 명령에 대응하여 프리차지 동작을 지시하거나 특정 어드레스 정보와 오토 프리차지 동작 시점에 대응하여 오토 프리차지 동작을 지시하기 위한 단계, 및 내부 영역에 대해 액티브 명령과 프리자치 동작 및 오토 프리차지 동작에 대응하는 뱅크 액티브 신호를 출력하는 단계를 포함하는 반도체 메모리 장치의 동작 방법을 제공한다.
반도체 메모리 장치에서 외부로부터 명령이 입력된 시점으로부터 읽기 및 쓰기 동작에 소요되는 시간을 반영하여 일정 시간 후에 활성화되는 펄스를 사용하여 오토 프리차지 동작을 수행하는데 있어서, 읽기 및 쓰기 동작이 연속적으로 수행되 어 오토 프리차지 동작을 수행하지 않을 경우 제어 회로의 일부를 비활성화하여 전류의 소모를 줄일 수 있도록 한다. 이를 위해, 인가되는 읽기 혹은 쓰기 명령에 대응하여 오토 프리차지 동작의 동작 시점을 결정하던 기존의 반도체 메모리 장치와 달리, 읽기 혹은 쓰기 명령 및 액티브 명령과 함께 인가되는 특정 어드레스 정보 모두에 대응하여 오토 프리차지 동작의 동작 시점을 결정하는 제어 회로를 활성화할 수 있도록 함으로써 불필요한 동작을 막고 읽기 혹은 쓰기 동작 후 오토 프리차지 동작이 수행될 경우만 제어 회로를 활성화한다.
본 발명은 반도체 메모리 장치 내 오토 프리차지 동작을 제어하기 위한 제어 회로의 일부가 불필요하게 동작하여 전류가 소모되는 것을 막고 읽기 및 쓰기 동작 후 오토 프리차지 동작이 수행될 경우에만 제어 회로를 활성화함으로써 반도체 메모리 장치의 전체 소비 전력을 감소시킬 수 있는 장점이 있다.
구체적으로, 본 발명은 반도체 메모리 장치에서 내부 명령을 디코딩하여 프리차지 동작을 수행하는 경우와 달리 읽기 혹은 쓰기 명령에 대응하는 액티브 동작 후 수행될 오토 프리차지 동작을 수행함에 있어, 특정 어드레스 정보를 활용하여 오토 프리차지 동작이 수행되는 시점을 계산하고 결정하는 제어 회로가 불필요한 경우에 동작하지 않도록 하여 전류 소모를 줄인다.
상술한 목적, 특징 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이며, 그에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 또한, 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에 그 상세한 설명을 생략하기로 한다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 상세히 설명하기로 한다.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도시된 바와 같이, 반도체 메모리 장치는 명령 버퍼(400), 로우 명령 디코더(410), 뱅크 어드레스 디코더(420), 오토 프리차지 결정부(470), 뱅크 액티브 회로(480), 뱅크 프리차지 회로(490), 및 타이밍 결정부(600)를 포함한다. 여기서, 타이밍 결정부(600)는 버스트 카운터(430), 오토 프리차지 래치부(500), 쓰기 리커버리부(440), 읽기 조절부(450), 및 논리부(460)를 포함한다.
명령 버퍼(400)는 외부로부터 인가된 읽기 혹은 쓰기 명령에 대응하는 다수의 내부 명령(CSB, RASB, CASB, WEB)를 버퍼링하여 로우 명령 디코더(410)로 전달하고 로우 명령 디코더(410)는 반도체 메모리 장치 내 뱅크에서 액티브 동작을 수행할 것인지 프리차지 동작을 수행할 것인지를 판별한다. 이때 뱅크 내 액티브 혹은 프리차지 동작이 수행되는 영역은 뱅크 어드레스 디코더(420)에 의해 결정되며, 이를 위해 뱅크 어드레스 디코더(420)는 어드레스 정보(TLA<0:1>)를 입력받는다. 뱅크 프리차지 회로(490)는 로우 명령 디코더(410)에서 출력된 프리차지 신호(PCG)와 특정 어드레스 정보(여기서는 일례로 10번 어드레스, A<10>)에 대응하여 액티브 동작 후 프리차지 동작을 수행하기 위한 준비를 하고, 뱅크 어드레스 디코더(420)로부터 출력된 내부 주소(ATPEF<0:3>)에 해당하는 영역을 프리차지하기 위해 오토 프리차지 결정부(470)에서 출력된 오토 프리차지 신호(APCG<0:3>)의 활성화 시점에 대응하여 프리차지 인에이블 신호(PRE<0:3>)를 뱅크 액티브 회로(480)로 출력한다. 뱅크 액티브 회로(480)는 뱅크 어드레스 디코더(420)로부터 출력된 내부 주소(ATPEF<0:3>)에 해당하는 영역을 로우 명령 디코더(410)로부터 인가되는 액티브 신호(ACT)에 대응하여 읽기 및 쓰기 명령과 관련된 액티브 동작을 수행하거나 뱅크 프리차지 회로(490)로부터 인가되는 프리차지 인에이블 신호(PRE<0:3>)에 대응하여 프리차지 동작을 수행하기 위해 각 뱅크에 대응하는 뱅크 액티브 신호(BA<0:3>)을 출력한다. 이때의 프리차지 동작은 내부 명령(CSB, RASB, CASB, WEB)을 디코딩한 결과에 따라 생성된 프리차지 신호(PCG)에 의한 경우와 특정 어드레스 정보(A<10>)에 대응하여 액티브 동작 후 수행되는 경우를 모두 포함한다. 여기서, 특정 어드레스 정보(A<10>)는 행(row) 액세스 관련 명령(대표적으로, 액티브 명령(ACT))에 대응하여 입력되는 로우(row) 어드레스 중 하나이다.
특히, 특정 어드레스 정보(A<10>)에 대응하여 액티브 동작 후 수행되는 오토 프리차지(Auto Precharge) 동작의 경우 반도체 메모리 장치는 타이밍 결정부(600)를 통해 읽기 및 쓰기 동작의 종료 후 별도의 명령 없이 프리차지 동작을 수행하도록 동작 시점을 결정하여 오토 프리차지 결정부(470)로 전달한다. 전술한 바와 같 이, 타이밍 결정부(600)는 버스트 카운터(330), 오토 프리차지 래치부(500), 쓰기 리커버리부(440), 읽기 조절부(450), 및 논리부(460)를 포함하며, 읽기 및 쓰기 동작에 소요되는 시간을 측정하여 프리차지 동작을 수행할 시점을 결정하는 기능을 가진다.
읽기 명령에 대응하는 읽기 내부 펄스(RDP)와 쓰기 명령에 대응하는 쓰기 내부 펄스(WTP)가 버스트 카운터(430)로 인가되면 각각이 활성화된 시점부터 버스트 길이(BL)만큼을 지연시켜 버스트 종료 신호(BENDB)를 출력한다. 버스트 종료 신호(BENDB)는 오토 프리차지 래치부(500)에 의해 읽기 내부 펄스(RDP), 쓰기 내부 펄스(WTP), 및 특정 어드레스 정보(A<10>)에 대응하여 읽기 조절부(450) 및 쓰기 리커버리부(440)로 전달된다. 오토 프리차지 래치부(500)는 읽기 내부 펄스(RDP) 혹은 쓰기 내부 펄스(WTP)와 더불어 특정 어드레스 정보(A<10>)가 활성화된 경우에만 버스트 종료 신호(BENDB)를 프리차지 버스트 종료 신호(BENDB_APCG)로서 출력하고, 읽기 내부 펄스(RDP) 혹은 쓰기 내부 펄스(WTP)가 활성화되어 입력되더라도 특정 어드레스 정보(A<10>)가 활성화되지 않은 경우에는 버스트 종료 신호(BENDB)를 읽기 조절부(450) 및 쓰기 리커버리부(440)로 전달하지 않는다.
읽기 명령에 대응하는 읽기 동작이 수행되는 경우 프리차지 버스트 종료 신호(BENDB_APCG)는 읽기 조절부(450)를 통해 읽기 프리차지 신호(RDAPB)로 변환된다. 만약 반도체 메모리 장치가 쓰기 동작을 수행하고 있는 경우, 프리차지 버스트 종료 신호(BENDB_APCG)는 쓰기 리커버리부(440)를 통해 쓰기 동작에 필요한 쓰기 복구 시간(tWR)만큼 지연된 뒤 쓰기 프리차지 신호(WTAPB)로 변환된다. 여기서, 읽 기 조절부(450)와 쓰기 리커버리부(440)에 의해 위상 이동(지연)되는 정도는 시스템 클록과 동일한 주기를 가지는 클록 신호(CK)를 바탕으로 규정된 스펙(spec.)이나 모드 레지스터 세트(MRS) 내 설정된 값에 의해 결정된다. 논리부(460)는 반도체 메모리 장치의 동작에 대응하여 읽기 프리차지 신호(RDAPB) 및 쓰기 프리차지 신호(WTAPB) 중 하나를 선택하여 타이밍 결정 신호(BSTENDB<0:3>)로서 오토 프리차지 결정부(470)로 출력한다.
오토 프리차지 결정부(470)는 뱅크 액티브 신호(BA<0:3>), 카스(Column Access Strobe, CAS) 펄스(CASP<0:3>), 및 특정 컬럼 어드레스 정보(CA<10>)을 통해 해당하는 각 뱅크의 액티브 동작이 수행되는 구간을 파악하고 타이밍 결정부(600)로부터 출력된 타이밍 결정 신호(BSTENDB<0:3>)에 대응하여 오토 프리차지 신호(APCG<0:3>)를 활성화하여 뱅크 프리차지 회로(490)로 출력한다. 여기서, 특정 어드레스 정보(A<10>)과 특정 컬럼 어드레스 정보(CA<10>)와 동일한 어드레스 핀을 통해 입력되는 것으로 열(column) 액세스 관련 명령(대표적으로 읽기 혹은 쓰기 명령(RD, WT))에 대응하여 입력되는 컬럼(column) 어드레스 중 하나이다. 이하에서는, 오토 프리차지 신호(APCG<0:3>)를 비활성화하거나 활성화할 수 있는 타이밍 결정부(600) 내 오토 프리차지 래치부(500)에 대해 자세히 살펴본다.
도 5는 도 4에 도시된 오토 프리자치 래치부(500)를 설명하기 위한 회로도이다.
도시된 바와 같이, 오토 프리차지 래치부(500)는 읽기 내부 펄스(RDP), 쓰기 내부 펄스(WTP), 및 특정 어드레스 정보(A<10>)에 대응하여 오토 프리차지 동작의 요청 여부를 확인하는 오토 프리차지 확인부(520), 버스트 종료 신호(BENDB)를 반전하기 위한 인버터(540), 및 오토 프리차지 확인부(520)의 출력 및 인버터(540)의 출력을 부정논리곱하여 프리차지 버스트 종료 신호(BENDB_APCG)를 출력하는 부정논리곱(NAND) 게이트(560)를 포함한다.
특정 어드레스 정보(A<10>)는 읽기 및 쓰기 동작 후 오토 프리차지 동작을 요청할 때 명령어와 함께 입력되는 정보로서 논리 하이 레벨('H')로 활성화된다. 이러한 특정 어드레스 정보(A<10>)는 읽기 및 쓰기 동작의 수행을 지시하는 읽기 내부 펄스(RDP) 혹은 쓰기 내부 펄스(WTP)가 활성화되어 있을 때 오토 프리차지 동작의 수행을 위해 전달되어 오토 프리차지 확인부(520) 내 래치에 임시 저장되고 오토 프리차지 확인 신호(APCG10)로 출력된다. 여기서, 오토 프리차지 확인 신호(APCG10)가 논리 하이 레벨('H')을 유지할 경우 버스트 종료 신호(BENDB)는 인버터(540)와 부정논리곱 게이트(560)를 통해 프리차지 버스트 종료 신호(BENDB_APCG)로서 출력된다.
그러나, 오토 프리차지 확인 신호(APCG10)가 논리 로우 레벨('L')을 유지할 경우 버스트 종료 신호(BENDB)의 논리 레벨이 토글링하더라도 오토 프리차지 래치부(500)는 프리차지 버스트 종료 신호(BENDB_APCG)를 논리 하이 레벨(H)로 비활성화시킨다. 따라서, 비활성화된 프리차지 버스트 종료 신호(BENDB_APCG)로 인하여 쓰기 리커버리부(340), 읽기 조절부(350), 및 논리부(360)를 통해 출력되는 신호 모두 논리 레벨이 토글링하지 않고 비활성화되어 오토 프리차지 동작을 수행할 필요가 없는 경우 신호들의 레벨이 토글링함으로써 소비되는 전류가 없어지게 된다.
연속적으로 읽기 혹은 쓰기 동작이 입력될 경우 반도체 메모리 장치는 오토 프리차지 동작을 요청받지 않음에도 읽기 및 쓰기 명령에 대응하여 항상 오토 프리차지 동작의 동작 시점을 결정하기 위해 타이밍 결정부가 펄스를 전달하였던 종래의 방식과 달리, 본 발명에 따른 반도체 메모리 장치에서는 특정 어드레스 정보를 통해 오토 프리차지 동작의 요청을 확인하고 오토 프리차지 동작의 요청이 확인되는 경우에만 내부 동작 시점을 결정하기 위한 펄스를 전달하여 정상적으로 동작시킴으로써 불필요한 동작을 줄이고 내부 신호들의 논리 레벨이 토글링하면서 발생하는 전류의 소모를 줄일 수 있게 되었다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 반도체 메모리 장치의 읽기 동작 후 수행되는 오토 프리차지 동작을 설명하기 위한 파형도이다.
도 2은 반도체 메모리 장치의 쓰기 동작 후 수행되는 오토 프리차지 동작을 설명하기 위한 파형도이다.
도 3은 일반적인 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 5는 도 4에 도시된 오토 프리자치 래치부를 설명하기 위한 회로도이다.

Claims (18)

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  2. 특정 어드레스 정보를 통해 오토 프리차지 동작의 요청을 확인하여 읽기 혹은 쓰기 동작에 따라 반영되는 타이밍 요소를 결정하기 위한 타이밍 결정부; 및
    상기 타이밍 결정부의 출력과 상기 읽기 혹은 쓰기 동작의 액티브 구간을 반영하여 오토 프리차지 동작의 동작 시점을 결정하기 위한 오토 프리차지 결정부를 구비하며,
    상기 타이밍 결정부는,
    상기 읽기 동작에 대응하는 읽기 내부 펄스와 상기 쓰기 동작에 대응하는 쓰기 내부 펄스를 버스트 길이에 대응하는 만큼 위상을 이동시키기 위한 버스트 카운터;
    상기 읽기 내부 펄스 혹은 상기 쓰기 내부 펄스가 활성화되었을 때의 상기 특정 어드레스 정보에 대응하여 상기 버스트 카운터의 출력을 전달하기 위한 오토 프리차지 래치부;
    상기 오토 프리차지 래치부의 출력에 대해 상기 읽기 동작에 대응하는 상기 타이밍 요소를 반영하기 위한 읽기 조절부;
    상기 오토 프리차지 래치부의 출력에 대해 상기 쓰기 동작에 대응하여 상기 타이밍 요소를 반영하기 위한 쓰기 레이턴시부; 및
    상기 읽기 혹은 쓰기 동작에 따라 상기 읽기 조절부 및 상기 쓰기 레이턴시부의 출력 중 하나를 출력하는 논리부를 포함하는 반도체 메모리 장치.
  3. 제 2항에서,
    상기 타이밍 요소는 상기 읽기 동작의 경우 상기 버스트 길이(Burst Length)의 1/2 혹은 1/4만큼의 클록 주기와 부가적 레이턴시(Additive Latency)의 합에 해당하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 2항에 있어서,
    상기 타이밍 요소는 상기 쓰기 동작의 경우 상기 버스트 길이(Burst Length)의 1/2 혹은 1/4만큼의 클록 주기와 쓰기 레이턴시(Write Latency)의 합에 해당하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 2항에 있어서,
    상기 오토 프리차지 래치부는
    상기 읽기 내부 펄스 및 상기 쓰기 내부 펄스의 활성화에 대응하여 상기 특 정 어드레스 정보를 통해 오토 프리차지 동작의 요청 여부를 확인하기 위한 오토 프리차지 확인부;
    상기 버스트 카운터의 출력을 반전하기 위한 인버터; 및
    상기 오토 프리차지 확인부의 출력 및 상기 인버터의 출력을 부정논리곱하여 출력하기 위한 부정논리곱(NAND) 게이트를 포함하는 반도체 메모리 장치.
  6. 제 5항에 있어서,
    상기 오토 프리차지 확인부는
    상기 특정 어드레스 정보를 상기 읽기 내부 펄스 및 상기 쓰기 내부 펄스의 활성화에 대응하여 전달하기 위한 전송 게이트; 및
    상기 전송 게이트의 출력을 래치하기 위한 래치를 포함하는 반도체 메모리 장치.
  7. 외부 명령에 대응하는 내부 명령을 디코딩하여 액티브 명령 혹은 프리차지 명령을 출력하기 위한 명령 디코더;
    상기 외부 명령에 대응하는 주소를 디코딩하기 위한 어드레스 디코더;
    특정 어드레스 정보를 통해 오토 프리차지 동작의 요청을 확인하여 읽기 혹은 쓰기 동작에 따라 반영되는 타이밍 요소를 결정하기 위한 타이밍 결정부;
    상기 타이밍 결정부의 출력과 상기 읽기 혹은 쓰기 동작의 액티브 구간을 반영하여 오토 프리차지 동작의 동작 시점을 결정하기 위한 오토 프리차지 결정부;
    상기 어드레스 디코더의 출력에 해당하는 내부 영역에 대해 상기 프리차지 명령에 대응하여 프리차지 동작을 지시하거나 상기 특정 어드레스 정보와 상기 오토 프리차지 결정부의 출력에 대응하여 오토 프리차지 동작을 지시하기 위한 뱅크 프리차지 회로; 및
    상기 내부 영역에 대해 상기 액티브 명령과 상기 뱅크 프리차지 회로의 출력에 대응하는 뱅크 액티브 신호를 출력하는 뱅크 액티브 회로를 포함하는 반도체 메모리 장치.
  8. 제 7항에 있어서,
    상기 타이밍 결정부는
    상기 읽기 동작에 대응하는 읽기 내부 펄스와 상기 쓰기 동작에 대응하는 쓰기 내부 펄스를 버스트 길이에 대응하는 만큼 위상을 이동시키기 위한 버스트 카운터;
    상기 읽기 내부 펄스 혹은 상기 쓰기 내부 펄스가 활성화되었을 때의 상기 특정 어드레스 정보에 대응하여 상기 버스트 카운터의 출력을 전달하기 위한 오토 프리차지 래치부;
    상기 오토 프리차지 래치부의 출력에 대해 상기 읽기 동작에 대응하는 상기 타이밍 요소를 반영하기 위한 읽기 조절부;
    상기 오토 프리차지 래치부의 출력에 대해 상기 쓰기 동작에 대응하여 상기 타이밍 요소를 반영하기 위한 쓰기 레이턴시부; 및
    상기 읽기 혹은 쓰기 동작에 따라 상기 읽기 조절부 및 상기 쓰기 레이턴시부의 출력 중 하나를 출력하는 논리부를 포함하는 반도체 메모리 장치.
  9. 제 8항에서,
    상기 타이밍 요소는 상기 읽기 동작의 경우 상기 버스트 길이(Burst Length)의 1/2 혹은 1/4만큼의 클록 주기와 부가적 레이턴시(Additive Latency)의 합에 해당하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 8항에 있어서,
    상기 타이밍 요소는 상기 쓰기 동작의 경우 상기 버스트 길이(Burst Length)의 1/2 혹은 1/4만큼의 클록 주기와 쓰기 레이턴시(Write Latency)의 합에 해당하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 8항에 있어서,
    상기 오토 프리차지 래치부는
    상기 읽기 내부 펄스 및 상기 쓰기 내부 펄스의 활성화에 대응하여 상기 특정 어드레스 정보를 통해 오토 프리차지 동작의 요청 여부를 확인하기 위한 오토 프리차지 확인부;
    상기 버스트 카운터의 출력을 반전하기 위한 인버터; 및
    상기 오토 프리차지 확인부의 출력 및 상기 인버터의 출력을 부정논리곱하여 출력하기 위한 부정논리곱(NAND) 게이트를 포함하는 반도체 메모리 장치.
  12. 제 11항에 있어서,
    상기 오토 프리차지 확인부는
    상기 특정 어드레스 정보를 상기 읽기 내부 펄스 및 상기 쓰기 내부 펄스의 활성화에 대응하여 전달하기 위한 전송 게이트; 및
    상기 전송 게이트의 출력을 래치하기 위한 래치를 포함하는 반도체 메모리 장치.
  13. 제 7항에 있어서,
    상기 특정 어드레스 정보는 상기 액티브 명령에 대응하여 입력되며, 상기 읽기 혹은 쓰기 동작을 수행하기 위한 읽기 명령 혹은 쓰기 명령의 액티브 구간은 컬 럼 어드레스의 입력을 바탕으로 판별하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 외부 명령에 대응하는 내부 명령을 디코딩하여 액티브 명령 혹은 프리차지 명령을 출력하기 위한 단계;
    상기 외부 명령에 대응하는 주소를 디코딩하기 위한 단계;
    특정 어드레스 정보를 통해 오토 프리차지 동작의 요청을 확인하여 읽기 혹은 쓰기 동작에 따라 반영되는 타이밍 요소를 결정하기 위한 단계;
    상기 타이밍 요소에 상기 읽기 혹은 쓰기 동작의 액티브 구간을 반영하여 오토 프리차지 동작의 동작 시점을 결정하기 위한 단계;
    디코딩된 주소에 해당하는 내부 영역에 대해 상기 프리차지 명령에 대응하여 프리차지 동작을 지시하거나 상기 특정 어드레스 정보와 상기 오토 프리차지 동작 시점에 대응하여 오토 프리차지 동작을 지시하기 위한 단계; 및
    상기 내부 영역에 대해 상기 액티브 명령과 상기 프리자치 동작 및 상기 오토 프리차지 동작에 대응하는 뱅크 액티브 신호를 출력하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  15. 제 14항에 있어서,
    상기 타이밍 요소를 결정하기 위한 단계는
    상기 읽기 동작에 대응하는 읽기 내부 펄스와 상기 쓰기 동작에 대응하는 쓰기 내부 펄스를 버스트 길이에 대응하는 만큼 위상을 이동시킨 버스트 종료 신호를 출력하기 위한 단계;
    상기 읽기 내부 펄스 혹은 상기 쓰기 내부 펄스가 활성화되었을 때의 상기 특정 어드레스 정보에 대응하여 상기 버스트 종료 신호를 전달하기 위한 단계;
    전달된 버스트 종료 신호에 대해 상기 읽기 동작에 대응하는 상기 타이밍 요소를 반영하기 위한 단계;
    상기 전달된 버스트 종료 신호에 대해 상기 쓰기 동작에 대응하여 상기 타이밍 요소를 반영하기 위한 단계; 및
    상기 읽기 혹은 쓰기 동작에 따라 상기 타이밍 요소가 반영된 결과 중 하나를 출력하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  16. 제 14항에서,
    상기 타이밍 요소는 상기 읽기 동작의 경우 상기 버스트 길이(Burst Length)의 1/2 혹은 1/4만큼의 클록 주기와 부가적 레이턴시(Additive Latency)의 합에 해당하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  17. 제 14항에 있어서,
    상기 타이밍 요소는 상기 쓰기 동작의 경우 상기 버스트 길이(Burst Length)의 1/2 혹은 1/4만큼의 클록 주기와 쓰기 레이턴시(Write Latency)의 합에 해당하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  18. 제 15항에 있어서,
    상기 버스트 종료 신호를 전달하기 위한 단계는
    상기 읽기 내부 펄스 및 상기 쓰기 내부 펄스의 활성화에 대응하여 상기 특정 어드레스 정보를 통해 오토 프리차지 동작의 요청 여부를 확인하기 위한 단계;
    상기 버스트 종료 신호를 반전하기 위한 단계; 및
    상기 오토 프리차지 동작의 요청 여부에 따라 상기 버스트 종료 신호를 반전하여 출력하거나 비활성화시키는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
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