KR101138835B1 - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

Info

Publication number
KR101138835B1
KR101138835B1 KR1020100106778A KR20100106778A KR101138835B1 KR 101138835 B1 KR101138835 B1 KR 101138835B1 KR 1020100106778 A KR1020100106778 A KR 1020100106778A KR 20100106778 A KR20100106778 A KR 20100106778A KR 101138835 B1 KR101138835 B1 KR 101138835B1
Authority
KR
South Korea
Prior art keywords
test
line
data
data storage
test data
Prior art date
Application number
KR1020100106778A
Other languages
English (en)
Other versions
KR20120045317A (ko
Inventor
송청기
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020100106778A priority Critical patent/KR101138835B1/ko
Priority to US12/980,482 priority patent/US8437209B2/en
Priority to TW100103787A priority patent/TWI520145B/zh
Priority to CN201110073585.6A priority patent/CN102467959B/zh
Publication of KR20120045317A publication Critical patent/KR20120045317A/ko
Application granted granted Critical
Publication of KR101138835B1 publication Critical patent/KR101138835B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/14—Implementation of control logic, e.g. test mode decoders
    • G11C29/16—Implementation of control logic, e.g. test mode decoders using microprogrammed units, e.g. state machines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/36—Data generation devices, e.g. data inverters

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

반도체 메모리 장치의 다목적 레지스터(Multi Purpose Register : MPR)에 관한 것으로서, 노말 동작 모드에서 라이트/리드 커맨드 및 어드레스 신호에 응답하여 노말 데이터를 저장하고, 저장된 노말 데이터를 출력하는 노말 데이터 저장부와, 테스트 동작 모드에서 상기 라이트 커맨드에 응답하여 상기 어드레스 신호를 테스트 데이터로서 저장하고, 상기 리드 커맨드에 응답하여 저장된 테스트 데이터를 출력하는 테스트 데이터 저장부, 및 동작 모드에 대응하여 상기 노말 데이터 저장부의 데이터 입/출력단 및 상기 테스트 데이터 저장부의 데이터 출력단을 선택적으로 글로벌 라인과 접속시키기 위한 접속선택부를 구비하는 반도체 메모리 장치를 제공한다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로서, 구체적으로 반도체 메모리 장치의 다목적 레지스터(Multi Purpose Register : MPR)에 관한 것이다.
복수의 반도체 장치들로 구성된 시스템에서 반도체 메모리 장치는 데이터를 저장하기 위한 것이다. 데이터 처리 장치, 예를 들면, 중앙처리장치(CPU), 등에서 데이터의 입/출력 동작을 요구하게 되면, 반도체 메모리 장치는 요구하는 장치로부터 입력된 어드레스에 대응하는 데이터를 내부의 코어영역에서 찾아내어 출력하거나, 그 어드레스에 대응하는 코어영역 내부의 임의의 공간에 요구 장치로부터 제공되는 데이터를 저장해주는 동작을 수행한다.
한편, 반도체 장치들로 구성된 시스템의 동작속도가 빨라지고 반도체 집적회로에 관한 기술이 발달하면서, 반도체 메모리 장치는 보다 빠른 속도로 데이터를 출력하거나 저장하도록 요구받아 왔다. 때문에, 반도체 메모리 장치가 보다 빠른 속도로 안전하게 동작할 수 있도록 하기 위해서 반도체 메모리 장치 내부에는 데이터 입/출력 동작을 수행하기 위한 코어영역과 페리영역 이외에도 반도체 메모리 장치에서 입/출력되는 데이터를 정확도를 향상시키던가 하는 등의 부수적인 동작을 수행하기 위한 회로들이 점차적으로 추가되어야 했다.
따라서, 반도체 메모리 장치에서 입/출력되는 데이터를 정확도를 향상시키던가 하는 등의 부수적인 동작으로 인해 생성되는 정보들을 저장하기 위한 공간이 요구되었고, 이를 달성하기 위해 다목적 레지스터(Multi Purpose Register : MPR)의 필요성이 대두되었다.
예를 들어, DDR3 SDRAM에서 다목적 레지스터(MPR)는 읽기 레벨링 동작(Read Leveling operation)을 지원하기 위해 사용되었다.
여기서, 읽기 레벨링 동작이란 메모리 칩 내의 레지스터에 미리 정의되어 있는 데이터 패턴을 핀셋으로 전송하며, 칩 셋과 메모리 칩 간의 DQS의 스큐(skew)를 조절하기 위한 동작이다. 이때, 레지스터에 저장된 데이터 패턴을 읽는 동작은 메모리 셀에 저장된 노말 데이터와 무관하게 이루어진다. 따라서, 데이터 패턴들을 읽기 위해 워드 라인을 인에이블하거나 비트 라인을 프리차지하는 등 일종의 메모리 액세스 동작은 불필요하다.
이와 같이, 종래기술에 따른 다목적 레지스터(MPR)는 메모리 셀에 저장되지 않지만 그 값이 미리 정의되어 있는 데이터 패턴을 저장하기 위해 사용되었다. 따라서, 종래기술에 따른 다목적 레지스터(MPR)는'Fixed Value Read-out'특성을 갖는 상태로 동작하기 때문에 별도로 데이터를 써넣는 동작(MPR Write)은 불필요했다. 즉, 반도체 시스템에서 메모리 칩을 읽기 레벨링 동작 모드(MPR Mode)로 셋팅하면, 액티브 커맨드를 메모리 칩에 인가하지 않아도 리드 커맨드 입력시 '10101010'과 같이 정해진 패턴 데이터가 일률적으로 출력되어 반도체 시스템과 메모리 칩 간의 고속동작을 위한 튜닝작업(tDS/tDH) 을 실시하는 것이 가능하였다.
하지만, DDR4 SDRAM을 비롯한 최근 차세대 메모리 제품군에서는 다목적 레지스터(MPR)에 저장되고 출력되는 패턴 데이터의 값을 미리 설정하는 방식이 아닌 반도체 시스템에서 써 넣는 방법이 제기되었다. 즉, 다목적 레지스터(MPR)가 기존과 같이 'Fixed Value Read-out'특성을 갖는 상태가 아니라 'Non-fixed Value Read-out'특성을 갖는 상태가 된다.
이와 같이 다목적 레지스터(MPR)의 특성이 변화하게 되면서 정상적인 데이터 입/출력을 위해 기존에 비해 더 많은 배선이 배치가 필요하며, 다목적 레지스터(MPR)의 저장 공간 또한 크게 늘어나야 하기 때문에 기존과 같은 방식으로 다목적 레지스터(MPR)를 동작시키는 것이 불가능하다는 문제점이 있다.
본 발명은 전술한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 차세대 메모리 제품군에서 새롭게 제기된 다목적 레지스터(MPR)의 입/출력 특성을 만족시킬 수 있는 회로를 제공하는데 그 목적이 있다.
또한, 차세대 메모리 제품군에서 새롭게 제기된 다목적 레지스터(MPR)의 입/출력 특성으로 인해 반도체 메모리 장치에서 다목적 레지스터(MPR)가 차지하는 공간이 늘어나는 것을 최소한으로 줄일 수 있는 회로를 제공하는데 그 목적이 있다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 노말 동작 모드에서 라이트/리드 커맨드 및 어드레스 신호에 응답하여 노말 데이터를 저장하고, 저장된 노말 데이터를 출력하는 노말 데이터 저장부; 테스트 동작 모드에서 상기 라이트 커맨드에 응답하여 상기 어드레스 신호를 테스트 데이터로서 저장하고, 상기 리드 커맨드에 응답하여 저장된 테스트 데이터를 출력하는 테스트 데이터 저장부; 및 동작 모드에 대응하여 상기 노말 데이터 저장부의 데이터 입/출력단 및 상기 테스트 데이터 저장부의 데이터 출력단을 선택적으로 글로벌 라인과 접속시키기 위한 접속선택부를 구비하는 반도체 메모리 장치를 제공한다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 어드레스 신호를 입력받기 위한 어드레스 입력 라인; 테스트 진입 제어신호에 응답하여 상기 어드레스 입력 라인을 통해 입력되는 상기 어드레스 신호를 테스트 데이터 또는 모드 설정 코드로서 모드 설정 라인으로 출력하는 모드 설정 제어부; 테스트 라이트 커맨드에 응답하여 상기 모드 설정 라인을 통해 입력되는 테스트 데이터를 저장하고, 테스트 리드 커맨드에 응답하여 저장된 테스트 데이터를 글로벌 라인으로 출력하는 테스트 데이터 저장부; 및 상기 테스트 진입 제어신호 및 상기 모드 설정 라인을 통해 입력되는 상기 모드 설정 코드에 응답하여 미리 설정된 내부 동작 모드가 설정되는 내부 회로를 구비하는 반도체 메모리 장치를 제공한다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 또 다른 측면에 따르면, 어드레스 신호를 입력받기 위한 어드레스 입력 라인; 테스트 진입 제어신호에 응답하여 상기 어드레스 입력 라인을 통해 입력되는 상기 어드레스 신호를 테스트 데이터 또는 모드 설정 코드로서 모드 설정 라인으로 출력하는 모드 설정 제어부; 테스트 라이트 커맨드에 응답하여 상기 모드 설정 라인을 통해 입력되는 상기 테스트 데이터를 저장하고, 테스트 리드 커맨드에 응답하여 저장된 테스트 데이터를 제1 글로벌 라인 및 제2 글로벌 라인으로 출력하는 테스트 데이터 저장부; 및 상기 테스트 진입 제어신호 및 상기 모드 설정 라인을 통해 입력되는 상기 모드 설정 코드에 응답하여 미리 설정된 내부 동작 모드가 설정되는 내부 회로를 구비하는 반도체 메모리 장치를 제공한다.
전술한 본 발명은 다목적 레지스터(MPR)에 저장되는 테스트 데이터가 어드레스 입력 라인을 통해 반도체 시스템에서 인가되므로 그 값이 반도체 시스템을 통해 변동가능하다는 것을 알 수 있으며, 이를 통해, 차세대 메모리 제품군에서 새롭게 제기된 다목적 레지스터(MPR)의 입/출력 특성을 만족시키는 것이 가능하다는 효과가 있다.
또한, 어드레스 입력 라인을 통해 입력된 테스트 데이터를 반도체 메모리 장치 내부에 이미 존재하는 모드 설정 라인을 통해 반도체 메모리 장치 내부의 다목적 레지스터(MPR)로 전달하므로, 테스트 데이터를 입력받기 위해 반도체 메모리 장치 내부에 추가적으로 라인을 더 배치할 필요가 없으며, 이로 인해, 반도체 메모리 장치의 면적이 늘어나는 것을 최소한으로 줄이는 효과가 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 메모리 장치에서 다목적 레지스터(MPR) 동작회로의 구성을 설명하기 위해 도시한 블록 다이어그램이다.
도 2는 본 발명의 제2 실시예에 따른 반도체 메모리 장치에서 다목적 레지스터(MPR) 동작회로의 구성을 설명하기 위해 도시한 블록 다이어그램이다.
도 3a는 도 2에 도시된 본 발명의 제2 실시예에 따른 반도체 메모리 장치에서 다목적 레지스터(MPR) 동작회로의 구성요소 중 테스트 데이터 저장부를 상세히 도시한 회로도이다.
도 3b는 도 2에 도시된 본 발명의 실시예에 따른 반도체 메모리 장치에서 다목적 레지스터(MPR) 동작회로의 구성요소 중 테스트 커맨드 생성부 및 모드 설정 제어부를 상세히 도시한 회로도이다.
도 3c는 도 3a에 도시된 테스트 데이터 저장부의 구성요소 중 다목적 레지스터 래치를 상세히 도시한 회로도이다.
도 4는 도 2에 도시된 본 발명의 실시예에 따른 반도체 메모리 장치에서 다목적 레지스터(MPR) 동작회로의 데이터 라이트 동작을 설명하기 위해 도시한 타이밍 다이어그램이다.
도 5는 도 2에 도시된 본 발명의 실시예에 따른 반도체 메모리 장치에서 다목적 레지스터(MPR) 동작회로의 데이터 리드 동작을 설명하기 위해 도시한 타이밍 다이어그램이다.
도 6a 및 도 6b는 본 발명의 제3 실시예에 따른 반도체 메모리 장치에서 다목적 레지스터(MPR) 동작회로의 구성을 설명하기 위해 도시한 블록 다이어그램이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
<제1 실시예>
도 1은 본 발명의 제1 실시예에 따른 반도체 메모리 장치에서 다목적 레지스터(MPR) 동작회로의 구성을 설명하기 위해 도시한 블록 다이어그램이다.
도 1을 참조하면, 본 발명의 제1 실시예에 따른 반도체 메모리 장치에서 다목적 레지스터(MPR) 동작회로는, 노말 동작 모드 - TS_SEL이 로직'로우'(Low)가되는 경우임 - 에서 라이트 커맨드(WRITE) 및 리드 커맨드(READ) 및 어드레스 신호(ADDR)에 응답하여 노말 데이터(NR_DATA)를 저장하고, 저장된 노말 데이터(NR_DATA)를 출력하는 노말 데이터 저장부(100)와, 테스트 동작 모드 - TS_SEL이 로직'하이'(High)가 되는 경우임 - 에서 라이트 커맨드(WRITE)에 응답하여 어드레스 신호(ADDR)를 테스트 데이터(TS_DATA)로서 저장하고, 리드 커맨드(READ)에 응답하여 저장된 테스트 데이터(TS_DATA)를 출력하는 테스트 데이터 저장부(120), 및 동작 모드에 대응하여 노말 데이터 저장부(100)의 데이터 입/출력단 및 테스트 데이터 저장부(120)의 데이터 출력단을 선택적으로 글로벌 라인(GIO_LINE)과 접속시키기 위한 접속선택부(140)를 구비한다.
또한, 노말 동작 모드 및 테스트 동작 모드에서 어드레스 신호(ADDR)를 입력받기 위한 어드레스 입력 라인(ADDR_LINE)을 더 구비하며, 노말 동작 모드에서는 글로벌 라인(GIO_LINE)을 통해 상기 노말 데이터(NR_DATA)가 입/출력되고, 테스트 동작 모드에서는 글로벌 라인(GIO_LINE)을 통해 테스트 데이터(TS_DATA)가 출력된다.
또한, 칩 선택 신호(CSB)와 컬럼 스트로브 신호(CASB)와 로우 스트로브 신호(RASB)와 라이트 인에이블 신호(WEB)를 입력받아 라이트 커맨드(WRITE)와 리드 커맨드(READ)를 생성하기 위한 커맨드 입력부(170)를 더 구비한다.
또한, 테스트 동작 모드에서 테스트 데이터 저장부의 데이터 출력단을 통해 출력되는 테스트 데이터(TS_DATA)의 비트 대역폭(8bit)을 설정된 값으로 확장하여 글로벌 라인(GIO_LINE)의 비트 대역폭(64bit)과 동일하게 만들기 위한 비트 대역폭 확장부(160)를 더 구비한다.
여기서, 비트 대역폭 확장부(160)가 존재하는 이유는, 어드레스 입력 라인(ADDR_LINE)의 데이터 대역폭과 글로벌 라인(GIO_LINE)의 데이터 대역폭이 서로 다르며, 일반적으로 글로벌 라인(GIO_LINE)의 데이터 대역폭이 어드레스 입력 라인(ADDR_LINE)의 대역폭보다 크기 때문이다. 즉, 어드레스 입력 라인(ADDR_LINE)을 통해 테스트 데이터(TS_DATA)가 테스트 데이터 저장부(120)로 입력되고, 테스트 데이터 저장부(120)에 저장된 테스트 데이터(TS_DATA)는 글로벌 라인(GIO_LINE)을 통해 출력되기 때문이다.
따라서, 비트 대역폭 확장부(160)는 보다 작은 데이터 대역폭을 갖는 테스트 데이터(TS_DATA(8bit))를 보다 큰 데이터 대역폭을 갖는 테스트 데이터(TS_DATA(64bit))로 변환시켜 주는 동작을 수행하며, 주로 똑같은 데이터를 반복하여 복사시켜주는 방식을 사용한다. 예컨대, 보다 작은 데이터 대역폭을 갖는 테스트 데이터(TS_DATA(8bit))를 8번 반복하여 복사함으로써 보다 큰 데이터 대역폭을 갖는 테스트 데이터(TS_DATA(64bit))를 생성해낸다.
그리고, 노말 데이터 저장부(100)는, 노말 데이터(NR_DATA)를 각각 저장할 수 있는 다수의 데이터 저장 공간 - 도면에 직접적으로 도시되지 않음 - 을 구비하하며, 노말 동작 모드에서 다수의 데이터 저장 공간 중 어드레스 신호(ADDR)에 대응하는 어느 하나의 데이터 저장 공간을 선택함으로써 라이트 커맨드(WRITE)가 활성화될 때 글로벌 라인(GIO_LINE)으로부터 인가되는 노말 데이터(NR_DATA)를 선택된 저장 공간에 저장한다. 마찬가지로, 노말 동작 모드에서 다수의 데이터 저장 공간 중 어드레스 신호(ADDR)에 대응하는 어느 하나의 데이터 저장 공간을 선택함으로써 리드 커맨드(READ)가 활성화될 때 선택된 저장 공간에 저장된 노말 데이터(NR_DATA)를 글로벌 라인(GIO_LINE)으로 출력한다. 반대로, 테스트 동작 모드에서는 라이트 커맨드(WRITE)가 활성화되든 리드 커맨드(READ)가 활성화되든 상관없이 노말 데이터(NR_DATA)를 저장하지 않는다.
이와 같은 노말 데이터 저장부(100)는, 일반적인 반도체 메모리 장치에서 노말 데이터를 저장하기 위한 다수의 뱅크에 대응하는 구성요소라고 볼 수 있으며, 본 발명의 제1 실시예에 따라 최소한의 읽기/쓰기 동작을 수행하는 다수의 뱅크를 새롭게 정의한 구성요소라고 볼 수 있다.
또한, 테스트 데이터 저장부(120)는, 동작에 따른 그 구성을 다음과 같이 두 가지 방식으로 나누어서 개시하는 것이 가능하다.
첫 번째 방식은, 테스트 데이터 저장부(120)가 최소한의 저장 공간을 갖는다고 가정하였을 때 정의될 수 있는 방식이다.
구체적으로, 테스트 데이터(TS_DATA)를 저장할 수 있는 테스트 데이터 저장 공간 - 도면에 직접적으로 도시되지 않음 - 을 내부에 구비하고, 테스트 동작 모드에서 라이트 커맨드(WRITE)가 활성화될 때 어드레스 입력 라인(ADDR_LINE)으로부터 입력되는 어드레스 신호(ADDR)를 테스트 데이터(TS_DATA)로서 저장한다. 마찬가지로, 테스트 동작 모드에서 리드 커맨드(READ)가 활성화될 때 저장된 테스트 데이터를 글로벌 라인으로 출력한다. 반대로, 노말 동작 모드에서는 라이트 커맨드(WRITE)가 활성화되든 리드 커맨드(READ)가 활성화되든 상관없이 어드레스 입력 라인(ADDR_LINE)을 통해 입력되는 어드레스 신호(ADDR)를 테스트 데이터(TS_DATA)로서 저장하지 않는다.
즉, 첫 번째 방식에 따른 테스트 데이터 저장부(120)는 최소한의 저장공간을 갖는 상태에서 한 개의 어드레스 신호(ADDR)를 한 개의 테스트 데이터(TS_DATA)로서 저장하는 동작을 수행한다고 가정한 구성이다.
두 번째 방식은, 테스트 데이터 저장부(120)가 충분한 크기의 저장 공간을 갖는다고 가정하였을 때 정의될 수 있는 방식이다.
구체적으로, 어드레스 입력 라인(ADDR_LINE)으로부터 입력되는 어드레스 신호(ADDR) 중 설정된 일부 비트(SEL_ADDR)의 값에 의해 선택이 가능하고, 어드레스 신호(ADDR) 중 설정된 일부 비트(SEL_ADDR)를 제외한 나머지 비트(SAV_ADDR)를 테스트 데이터(TS_DATA)로서 각각 저장할 수 있는 다수의 테스트 데이터 저장 공간 - 도면에 직접적으로 도시되지 않음 - 을 내부에 구비하고, 테스트 동작 모드에서 다수의 테스트 데이터 저장 공간 중 어드레스 신호(ADDR)의 설정된 일부 비트(SEL_ADDR)에 대응하는 어느 하나의 저장 공간을 선택함으로써 라이트 커맨드(WRITE)가 활성화될 때 어드레스 신호(ADDR)의 나머지 비트(TD_SAV)를 테스트 데이터(TS_DATA)로서 선택된 저장 공간에 저장한다. 마찬가지로, 테스트 동작 모드에서 다수의 테스트 데이터 저장 공간 중 어드레스 신호(ADDR)의 설정된 일부 비트(SEL_ADDR)에 대응하는 어느 하나의 저장 공간을 선택함으로써 리드 커맨드(READ)가 활성화될 때 선택된 저장 공간에 저장된 테스트 데이터(TS_DATA)를 글로벌 라인으로 출력한다. 이때, 테스트 동작 모드에서 리드 커맨드(READ)와 함께 입력되는 어드레스 신호(ADDR)의 일부 비트(SEL_ADDR)는 상기에서와 같이 저장 공간을 선택하기 위해 사용되지만 어드레스 신호(ADDR)의 나머지 비트(SAV_ADDR)는 사용하지 않고 버린다. 반대로, 노말 동작 모드에서는 라이트 커맨드(WRITE)가 활성화되든 리드 커맨드(READ)가 활성화되든 상관없이 어드레스 신호(ADDR)를 테스트 데이터(TS_DATA)로서 저장하지 않는다.
즉, 두 번째 방식에 따른 테스트 데이터 저장부(120)는 충분한 저장공간을 갖는 상태에서 여러 개의 어드레스 신호(ADDR)를 구별하여 여러 개의 테스트 데이터(TS_DATA)로서 모두 저장하는 동작을 수행한다고 가정한 구성이다.
이와 같은 테스트 데이터 저장부(120)는, 종래기술에 따른 반도체 메모리 장치에서 패턴 데이터를 저장하기 위한 다목적 레지스터(MPR)에 대응하는 구성요소라고 볼 수 있으며, 본 발명의 제1 실시예에 따라 최소한의 읽기/쓰기 동작을 수행하는 다목적 레지스터(MPR)를 새롭게 정의한 구성요소라고 볼 수 있다.
그리고, 접속선택부(140)는, 노말 동작 모드에서 노말 데이터 저장부(100)의 데이터 입/출력단과 글로벌 라인(GIO_LINE)을 접속시키고, 테스트 동작 모드에서 테스트 데이터 저장부(120)의 데이터 출력단과 글로벌 라인을 접속시킨다.
구체적으로, 접속선택부(140)는, 노말 동작 모드와 테스트 동작 모드를 선택하기 위해 사용되는 'TS_SEL'신호가 로직'로우'(Low)로 비활성화될 때 노말 동작 모드에 진입하게 되어 노말 데이터 저장부(100)와 글로벌 라인(GIO_LINE) 사이에서 노말 데이터(NR_DATA)가 입/출력될 수 있도록 한다. 마찬가지로,'TS_SEL'신호가 로직'하이'(High)로 활성화될 때 테스트 동작 모드에 진입하게 되어 테스트 데이터 저장부(120)에 저장된 테스트 데이터(TS_DATA)가 글로벌 라인(GIO_LINE)으로 출력될 수 있도록 한다.
이상에서 살펴본 바와 같이 본 발명의 제1 실시예를 적용하면, 다목적 레지스터(MPR)에 대응하는 구성요소인 테스트 데이터 저장부(120)에 저장되는 테스트 데이터(TS_DATA)가 어드레스 입력 라인(ADDR_LINE)을 통해 반도체 시스템에서 인가되므로 그 값이 반도체 시스템을 통해 변동가능하다는 것을 알 수 있으며, 이를 통해, 차세대 메모리 제품군에서 새롭게 제기된 다목적 레지스터(MPR)의 입/출력 특성을 만족시키는 것이 가능하다는 것을 알 수 있다.
<제2 실시예>
도 2는 본 발명의 제2 실시예에 따른 반도체 메모리 장치에서 다목적 레지스터(MPR) 동작회로의 구성을 설명하기 위해 도시한 블록 다이어그램이다.
도 2를 참조하면, 본 발명의 제2 실시예에 따른 반도체 메모리 장치에서 다목적 레지스터(MPR) 동작회로는, 어드레스 신호(ADDR)를 입력받기 위한 어드레스 입력 라인(ADDR_LINE)와, 테스트 진입 제어신호(TS_SEL)에 응답하여 어드레스 입력 라인(ADDR_LINE)을 통해 입력되는 어드레스 신호(ADDR)를 테스트 데이터(TS_DATA) 또는 모드 설정 코드(MD_CONF)로서 모드 설정 라인(MD_CONF_LINE)으로 출력하는 모드 설정 제어부(210)와, 테스트 라이트 커맨드(TS_WRITE)에 응답하여 모드 설정 라인(MD_CONF_LINE)을 통해 입력되는 테스트 데이터(TS_DATA)를 저장하고, 테스트 리드 커맨드(TS_READ)에 응답하여 저장된 테스트 데이터(TS_DATA)를 글로벌 라인(GIO_LINE)으로 출력하는 테스트 데이터 저장부(220), 및 테스트 진입 제어신호(TS_SEL) 및 모드 설정 라인(MD_CONF_LINE)을 통해 입력되는 모드 설정 코드(MD_CONF)에 응답하여 미리 설정된 내부 동작 모드가 설정되는 내부 회로(230)를 구비한다.
또한, 테스트 진입 제어신호(TS_SEL) 및 라이트 커맨드(WRITE)에 응답하여 테스트 라이트 커맨드(TS_WRITE)를 생성하고, 테스트 진입 제어신호(TS_SEL) 및 리드 커맨드(READ)에 응답하여 테스트 리드 커맨드(TS_READ)를 생성하기 위한 테스트 커맨드 생성부(250)를 더 구비한다.
또한, 어드레스 입력 라인(ADDR_LINE)을 통해 입력되는 어드레스 신호(ADDR) 및 라이트 커맨드(WRITE)에 응답하여 글로벌 라인(GIO_LINE)을 통해 노말 데이터(NR_DATA)를 입력받아 저장하고, 어드레스 입력 라인(ADDR_LINE)을 통해 입력되는 어드레스 신호(ADDR) 및 리드 커맨드(READ)에 응답하여 저장된 노말 데이터(NR_DATA)를 글로벌 라인(GIO_LINE)을 통해 출력하는 노말 데이터 저장부(200), 및 테스트 진입 제어신호(TS_SEL)에 응답하여 노말 데이터 저장부(200)와 테스트 데이터 저장부(220)를 선택적으로 글로벌 라인(GIO_LINE)과 접속시키기 위한 접속선택부(240)를 더 구비한다.
또한, 테스트 리드 커맨드(TS_READ)가 활성화될 때 테스트 데이터 저장부(220)의 데이터 출력단을 통해 출력되는 테스트 데이터(TS_DATA)의 비트 대역폭(8bit)을 설정된 값으로 확장하여 글로벌 라인(GIO_LINE)의 비트 대역폭(64bit)과 동일하게 만들기 위한 비트 대역폭 확장부(260)를 더 구비한다.
또한, 칩 선택 신호(CSB)와 컬럼 스트로브 신호(CASB)와 로우 스트로브 신호(RASB)와 라이트 인에이블 신호(WEB)를 입력받아 라이트 커맨드(WRITE)와 리드 커맨드(READ)를 생성하기 위한 커맨드 입력부(270)를 더 구비한다.
참고로, 도 2에 도시된 도면에서는 테스트 커맨드 생성부(250)와 모드 설정 제어부(210)가 서로 분리되어 독립적인 동작을 수행하는 것처럼 되어 있는데, 이는 각 구성요소의 동작을 좀 더 구체적으로 부각시키기 위해 의도적으로 분리한 것일 뿐이며, 얼마든지 하나의 구성요소로 묶어서 그 동작을 정의할 수도 있다.
또한, 실제 반도체 메모리 장치의 구성에서 상기의 테스트 커맨드 생성부(250)와 모드 설정 제어부(210)의 동작은 모두 모드 레지스터 셋(Mode Register Set : MRS)에서 정의될 수 있는 동작이다. 따라서, 하기에서 설명할 도 3b에서는 테스트 커맨드 생성부(250)와 모드 설정 제어부(210)가 하나의 구성요소처럼 결합되어 있는 상태의 상세한 회로가 도시되어 있다.
이와 같은 구성을 갖는 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 다목적 레지스터(MPR) 동작회로의 동작을 각 구성요소별로 나누어서 설명하면 다음과 같다.
먼저, 비트 대역폭 확장부(260)가 존재하는 이유는, 어드레스 입력 라인(ADDR_LINE)의 데이터 대역폭과 글로벌 라인(GIO_LINE)의 데이터 대역폭이 서로 다르며, 일반적으로 글로벌 라인(GIO_LINE)의 데이터 대역폭이 어드레스 입력 라인(ADDR_LINE)의 대역폭보다 크기 때문이다. 즉, 어드레스 입력 라인(ADDR_LINE)을 통해 테스트 데이터(TS_DATA)가 테스트 데이터 저장부(220)로 입력되고, 테스트 데이터 저장부(220)에 저장된 테스트 데이터(TS_DATA)는 글로벌 라인(GIO_LINE)을 통해 출력되기 때문이다.
따라서, 비트 대역폭 확장부(260)는 보다 작은 데이터 대역폭을 갖는 테스트 데이터(TS_DATA(8bit))를 보다 큰 데이터 대역폭을 갖는 테스트 데이터(TS_DATA(64bit))로 변환시켜 주는 동작을 수행하며, 주로 똑같은 데이터를 반복하여 복사시켜주는 방식을 사용한다. 예컨대, 보다 작은 데이터 대역폭을 갖는 테스트 데이터(TS_DATA(8bit))를 8번 반복하여 복사함으로써 보다 큰 데이터 대역폭을 갖는 테스트 데이터(TS_DATA(64bit))를 생성해낸다.
그리고, 테스트 커맨드 생성부(250)는, 테스트 진입 제어신호(TS_SEL)의 활성화구간에서 라이트 커맨드(WRITE)가 활성화될 때 테스트 라이트 커맨드(TS_WRITE)를 활성화시키고, 라이트 커맨드(WRITE)가 비활성화될 때 테스트 라이트 커맨드(TS_WRITE)를 비활성화시킨다. 마찬가지로, 테스트 진입 제어신호(TS_SEL)의 활성화구간에서 리드 커맨드(READ)가 활성화될 때 테스트 리드 커맨드(TS_READ)를 활성화시키고, 리드 커맨드(READ)가 비활성화될 때 테스트 리드 커맨드(TS_READ)를 비활성화시킨다. 또한, 테스트 진입 제어신호(TS_SEL)의 비활성화구간에서 라이트 커맨드(WRITE)의 활성화여부와 상관없이 테스트 라이트 커맨드(TS_WRITE)를 비활성화시킨다. 마찬가지로, 테스트 진입 제어신호(TS_SEL)의 비활성화구간에서 리드 커맨드(READ)의 활성화여부와 상관없이 테스트 리드 커맨드(TS_READ)를 비활성화시킨다.
그리고, 노말 데이터 저장부(200)는, 노말 데이터(NR_DATA)를 각각 저장할 수 있는 다수의 노말 데이터 저장 공간 - 도면에 직접적으로 도시되지 않음 - 을 구비한다. 이와 같은 상태에서, 테스트 진입 제어신호(TS_SEL)의 비활성화구간에서 라이트 커맨드(WRITE)가 활성화되는 것에 응답하여 다수의 노말 데이터 저장 공간 중 어드레스 신호(ADDR)에 대응하는 어느 하나의 저장 공간에 글로벌 라인(GIO_LINE)으로부터 입력되는 노말 데이터(NR_DATA)를 저장한다. 또한, 테스트 진입 제어신호(TS_SEL)의 비활성화구간에서 리드 커맨드(READ)가 활성화되는 것에 응답하여 다수의 노말 저장 공간 중 어드레스 신호(ADDR)에 대응하는 어느 하나의 저장 공간에 저장된 노말 데이터를 글로벌 라인(GIO_LINE)으로 출력한다. 또한, 테스트 진입 제어신호(TS_SEL)의 활성화구간에서 라이트 커맨드(WRITE) 및 리드 커맨드(READ)의 활성화여부와 상관없이 아무런 동작을 수행하지 않는다.
이와 같은 노말 데이터 저장부(200)는, 일반적인 반도체 메모리 장치에서 노말 데이터를 저장하기 위한 다수의 뱅크에 대응하는 구성요소라고 볼 수 있으며, 본 발명의 제2 실시예에 따라 최소한의 읽기/쓰기 동작을 수행하는 다수의 뱅크를 새롭게 정의한 구성요소라고 볼 수 있다.
그리고, 테스트 데이터 저장부(220)는, 동작에 따른 그 구성을 다음과 같이 두 가지 방식으로 나누어서 개시하는 것이 가능하다.
첫 번째 방식은, 테스트 데이터 저장부(220)가 최소한의 저장 공간을 갖는다고 가정할 때 개시될 수 있는 방식이다.
구체적으로, 테스트 데이터(TS_DATA)를 저장할 수 있는 테스트 데이터 저장 공간 - 도면에 직접적으로 도시되지 않음 - 을 내부에 구비하고, 테스트 라이트 커맨드(TS_WRITE)에 응답하여 모드 설정 라인(MD_CONF_LINE)으로부터 입력되는 테스트 데이터(TS_DATA)를 저장한다. 마찬가지로, 테스트 리드 커맨드(TS_READ)에 응답하여 테스트 데이터 저장 공간에 저장된 테스트 데이터(TS_DATA)를 글로벌 라인(GIO_LINE)으로 출력한다. 이때, 테스트 라이트 커맨드(TS_WRITE) 및 테스트 리드 커맨드(TS_READ)는 테스트 진입 제어신호(TS_SEL)가 비활성화된 상태에서 활성화되지 않으므로 반도체 메모리 장치가 노말 동작 모드로 동작할 때에는 테스트 데이터 저장부(220)에 어떠한 데이터도 저장될 수 없는 상태가 된다.
즉, 첫 번째 방식에 따른 테스트 데이터 저장부(220)는 최소한의 저장공간을 갖는 상태에서 한 개의 어드레스 신호(ADDR)를 한 개의 테스트 데이터(TS_DATA)로서 저장하는 동작을 수행한다고 가정한 구성이다.
두 번째 방식은, 테스트 데이터 저장부(220)가 충분한 크기의 저장 공간을 갖는다고 가정하였을 때 개시될 수 있는 방식이다.
구체적으로, 모드 설정 라인(MD_CONF_LINE)으로부터 입력되는 테스트 데이터(TS_DATA) 중 일부 비트(TD_SEL) 값에 의해 선택이 가능하고, 일부 비트(TD_SEL)를 제외한 나머지 비트(TD_SAV)를 각각 저장할 수 있는 다수의 테스트 데이터 저장 공간 - 도면에 직접적으로 도시되지 않음 - 을 내부에 구비하고, 테스트 라이트 커맨드(TS_WRITE)가 활성화될 때 테스트 데이터(TS_DATA)의 일부 비트(TD_SEL)에 따라 다수의 테스트 데이터 저장 공간 중 어느 하나의 저장 공간을 선택하여 테스트 데이터(TS_DATA)의 나머지 비트(TD_SAV)를 저장한다. 마찬가지로, 테스트 리드 커맨드(TS_READ)가 활성화될 때 테스트 데이터(TS_DATA)의 일부 비트(TD_SEL)에 따라 다수의 테스트 데이터 저장 공간 중 어느 하나의 저장 공간에 저장된 값을 글로벌 라인(GIO_LINE)으로 출력한다. 이때, 테스트 리드 커맨드(TS_READ)와 함께 입력되는 테스트 데이터(TS_DATA)의 일부 비트(TD_SEL)는 상기에서와 같이 저장 공간을 선택하는데 사용되지만 테스트 데이터(TS_DATA)의 나머지 비트(TD_SAV)는 사용하지 않고 버린다. 또한, 테스트 라이트 커맨드(TS_WRITE) 및 테스트 리드 커맨드(TS_READ)는 테스트 진입 제어신호(TS_SEL)가 비활성화된 상태에서 활성화되지 않으므로 반도체 메모리 장치가 노말 동작 모드로 동작할 때에는 테스트 데이터 저장부(220)에 어떠한 데이터도 저장될 수 없는 상태가 된다.
즉, 두 번째 방식에 따른 테스트 데이터 저장부(220)는 충분한 저장공간을 갖는 상태에서 여러 개의 어드레스 신호(ADDR)를 구별하여 여러 개의 테스트 데이터(TS_DATA)로서 모두 저장하는 동작을 수행한다고 가정한 구성이다.
이와 같은 테스트 데이터 저장부(220)는, 종래기술에 따른 반도체 메모리 장치에서 패턴 데이터를 저장하기 위한 다목적 레지스터(MPR)에 대응하는 구성요소라고 볼 수 있으며, 본 발명의 제2 실시예에 따라 최소한의 읽기/쓰기 동작을 수행하는 다목적 레지스터(MPR)를 새롭게 정의한 구성요소라고 볼 수 있다.
그리고, 접속선택부(240)는, 노말 동작 모드에서 노말 데이터 저장부(200)의 데이터 입/출력단과 글로벌 라인(GIO_LINE)을 접속시키고, 테스트 동작 모드에서 테스트 데이터 저장부(220)의 데이터 출력단과 글로벌 라인을 접속시킨다.
구체적으로, 노말 동작 모드와 테스트 동작 모드를 선택하기 위해 사용되는 테스트 진입 제어신호(TS_SEL)가 로직'로우'(Low)로 비활성화될 때 노말 동작 모드에 진입하게 되어 노말 데이터 저장부(200)와 글로벌 라인(GIO_LINE) 사이에서 노말 데이터(NR_DATA)가 입/출력될 수 있도록 한다.
마찬가지로, 테스트 진입 제어신호(TS_SEL)가 로직'하이'(High)로 활성화될 때 테스트 동작 모드에 진입하게 되어 테스트 데이터 저장부(220)에 저장된 테스트 데이터(TS_DATA)가 글로벌 라인(GIO_LINE)으로 출력될 수 있도록 한다.
그리고, 모드 설정 제어부(210)는, 테스트 진입 제어신호(TS_SEL)의 비활성화구간에서 어드레스 입력 라인(ADDR_LINE)에 실린 어드레스 신호(ADDR)에 응답하여 모드 설정 코드(MD_CONF)를 생성한 뒤 모드 설정 라인(MD_CONF_LINE)을 통해 내부 회로(230)로 전달한다. 또한, 테스트 진입 제어신호(TS_SEL)의 활성화구간에서 어드레스 입력 라인(ADDR_LINE)에 실린 어드레스 신호(ADDR)를 그대로 테스트 데이터(TS_DATA)로서 모드 설정 라인(MD_CONF_LINE)에 실어 테스트 데이터 저장부(220)로 전달한다.
구체적으로, 모드 설정 제어부(210)는 어드레스 입력 라인(ADDR_LINE)에 실린 어드레스 신호(ADDR)를 사용하여 모드 설정 라인(MD_CONF_LINE)에 실리는 신호가 두 가지 용도로 사용되도록 하는 것이 가능하도록 제어하는 구성요소인 것을 알 수 있다.
즉, 테스트 진입 제어신호(TS_SEL)가 로직'로우'(Low)로 비활성화되는 노말 동작 모드에서는 어드레스 입력 라인(ADDR_LINE)에 실린 어드레스 신호(ADDR)에 대응하여 모드 설정 코드(MD_CONF)의 값을 새롭게 정의하는 동작을 수행한다. 이렇게 그 값이 새롭게 정의된 모드 설정 코드(MD_CONF)는 모드 설정 라인(MD_CONF_LINE)을 통해 반도체 메모리 장치 내부에 구비된 다수의 회로로 전달되고, 그로 인해 반도체 메모리 장치 내부에 구비된 다수 회로들의 동작 모드가 새롭게 설정(setting)될 수 있다. 이와 같이 모드 설정 라인(MD_CONF_LINE)을 통해 모드 설정 코드(MD_CONF)를 내부 회로(230)로 전달하여 그 동작 모드를 설정하는 동작은 일반적인 반도체 메모리 장치에 이미 적용되어 사용되는 동작으로써 본 발명만의 특징은 아니다.
반대로, 테스트 진입 제어신호(TS_SEL)가 로직'하이'(High)로 활성화되는 테스트 동작 모드에서는 어드레스 입력 라인(ADDR_LINE)에 실린 어드레스 신호(ADDR)를 그대로 테스트 데이터(TS_DATA)로서 출력한다. 이렇게 어드레스 신호(ADDR)와 동일한 값을 갖는 상태의 테스트 데이터(TS_DATA)는 모드 설정 라인(MD_CONF_LINE)을 통해 테스트 데이터 저장부(220)로 전달되어 테스트 데이터 저장부(220) 내부에서 저장되었다가 글로벌 라인(GIO_LINE)을 통해 출력된다. 이와 같이 모드 설정 라인(MD_CONF_LINE)을 통해 테스트 데이터(TS_DATA)를 테스트 데이터 저장부(220)로 전달하여 그 값을 저장하는 동작은 지금까지 알려진 일반적인 반도체 메모리 장치에서는 사용되지 않았던 동작으로써 본 발명만의 특징이라고 볼 수 있다.
도 3a는 도 2에 도시된 본 발명의 제2 실시예에 따른 반도체 메모리 장치에서 다목적 레지스터(MPR) 동작회로의 구성요소 중 테스트 데이터 저장부를 상세히 도시한 회로도이다.
참고로, 도 3a에 도시된 본 발명의 제2 실시예에 따른 테스트 데이터 저장부(220)는, 상기에서 설명한 테스트 데이터 저장부(220)의 동작에 따른 두 가지 구성 중 두 번째 방식에 따른 구성을 기준으로 도시된 도면이다.
도 3a를 참조하면, 테스트 데이터 저장부(220)에는 다수의 테스트 데이터 저장 공간에 해당하는 제0 내지 제3 다목적 레지스터 래치(MPR0, MPR1, MPR2, MPR3)가 구비되어 있다.
그리고, 모드 설정 라인(MD_CONF_LINE)으로부터 입력되는 테스트 데이터(TS_DATA) 중 일부 비트(TD_SEL) 값에 해당하는 테스트 데이터(TS_DATA)의 제8 및 제9 비트(TS_DATA<8:9>)가 선택 디코딩부(222)로 입력되어 제0 내지 제3 다목적 레지스터 래치(MPR0, MPR1, MPR2, MPR3) 중 어느 하나의 다목적 레지스터 래치를 선택하기 위한 래치 선택 제어신호(MA1, MA2, MA3, MA4)를 생성한다. 물론, 제0 내지 제3 다목적 레지스터 래치(MPR0, MPR1, MPR2, MPR3) 중 어느 하나의 다목적 레지스터 래치만 선택되어야 하므로 래치 선택 제어신호(MA1, MA2, MA3, MA4) 중 어느 하나의 신호만 로직'하이'(High)로 활성화되고 나머지 신호들은 모두 로직'로우'(Low)로 비활성화되는 상태가 될 것이다.
이렇게, 생성된 래치 선택 제어신호(MA1, MA2, MA3, MA4)는 테스트 라이트 커맨드(TS_WRITE)가 로직'하이'(High)로 활성화될 때 래치 선택 저장 인에이블 신호(EN1, EN2, EN3, EN4)를 로직'하이'(High)로 활성화 또는 로직'로우'(Low)로 비활성화시켜 테스트 데이터(TS_DATA)를 저장하기 위해 제0 내지 제3 다목적 레지스터 래치(MPR0, MPR1, MPR2, MPR3) 중 어느 하나의 다목적 레지스터 래치를 선택하는 동작을 수행할 수 있도록 한다.
그리고, 모드 설정 라인(MD_CONF_LINE)으로부터 입력되는 테스트 데이터(TS_DATA) 중 나머지 비트(TD_SAV) 값에 해당하는 테스트 데이터(TS_DATA)의 제0 내지 제7 비트(TS_DATA<0:7>)가 제0 내지 제3 다목적 레지스터 래치(MPR0, MPR1, MPR2, MPR3)로 각각 인가된다. 즉, 테스트 데이터(TS_DATA)의 제0 내지 제7 비트(TS_DATA<0:7>)는 제0 내지 제3 다목적 레지스터 래치(MPR0, MPR1, MPR2, MPR3) 중 래치 선택 저장 인에이블 신호(EN1, EN2, EN3, EN4)에 의해 선택된 어느 하나의 다목적 레지스터 래치로 입력되어 저장되고, 선택되지 않은 나머지 다목적 레지스터 래치에는 저장되지 않는다.
또한, 제0 내지 제3 다목적 레지스터 래치(MPR0, MPR1, MPR2, MPR3) 각각에는 8개의 비트를 저장하기 위한 비트 래치가 포함되어 있어서 테스트 데이터(TS_DATA)의 제0 내지 제7 비트(TS_DATA<0:7>)를 동시에 저장하는 것이 가능하다. 이때, '8비트'라는 값은 설계자에 의해 얼마든지 변경 가능한 값이다.
그리고, 선택 디코딩부(222)에서 생성된 래치 선택 제어신호(MA1, MA2, MA3, MA4)는 테스트 리드 커맨드(TS_READ)가 로직'하이'(High)로 활성화될 때 래치 선택 출력 인에이블 신호(OEN1, OEN2, OEN3, OEN4)를 로직'하이'(High)로 활성화 또는 로직'로우'(Low)로 비활성화시켜 제0 내지 제3 다목적 레지스터 래치(MPR0, MPR1, MPR2, MPR3)에 저장된 테스트 데이터를 출력하기 위해 제0 내지 제3 다목적 레지스터 래치(MPR0, MPR1, MPR2, MPR3) 중 어느 하나의 다목적 레지스터 래치를 선택하는 동작을 수행할 수 있도록 한다.
이렇게, 제0 내지 제3 다목적 레지스터 래치(MPR0, MPR1, MPR2, MPR3) 중 선택 출력 인에이블 신호(OEN1, OEN2, OEN3, OEN4)에 의해 선택되는 다목적 레지스터 래치에 저장된 테스트 데이터는 비트 대역폭 확장부(260)로 인가되어 글로벌 라인(GIO_LINE)과 동일한 비트 대역폭으로 확장(8bit -> 64bit)된 뒤 글로벌 라인(GIO_LINE)을 통해 출력된다.
또한, 테스트 리드 커맨드(TS_READ)가 로직'하이'(High)로 활성화되어 제0 내지 제3 다목적 레지스터 래치(MPR0, MPR1, MPR2, MPR3) 중 어느 하나의 다목적 레지스터 래치를 선택할 때에는 테스트 라이트 커맨드(TS_WRITE)가 로직'로우'(Low)로 비활성화되어 있는 상태이므로 테스트 데이터(TS_DATA) 중 나머지 비트(TD_SAV)에 해당하는 테스트 데이터(TS_DATA)의 제0 내지 제7 비트(TS_DATA<0:7>)는 제0 내지 제3 다목적 레지스터 래치(MPR0, MPR1, MPR2, MPR3) 중 어느 하나의 다목적 레지스터 래치에 저장되지 않는다. 즉, 테스트 리드 커맨드(TS_READ)가 활성화될 때에는 테스트 데이터(TS_DATA) 중 나머지 비트(TD_SAV)에 해당하는 테스트 데이터(TS_DATA)의 제0 내지 제7 비트(TS_DATA<0:7>)는 아무런 의미 없는 값이 되어 사용하지 않고 버리게 된다.
그리고, 비트 대역폭 확장부(260)로 테스트 리드 커맨드(TS_READ)와 'GIO_SEL'신호가 테스트 데이터(TS_DATA)와 함께 더 입력되는 것을 알 수 있다. 그 중, 테스트 리드 커맨드(TS_READ)가 비트 대역폭 확장부(260)로 인가되는 이유는 비트 대역폭 확장부(260)의 동작구간을 테스트 리드 커맨드(TS_READ)의 활성화구간으로 한정하기 위함이다. 또한, 'GIO_SEL'신호가 비트 대역폭 확장부(260)로 인가되는 이유는 비트 대역폭 확장부(260)의 동작은 일반적으로 입력되는 테스트 데이터(TS_DATA(8bit))를 설정된 횟수만큼 복사하여 그 비트 대역폭을 확장하는 방법을 사용하기 때문에 복사의 기준신호로서 사용하기 위함이다. 이때, 도 2를 다시 참조해보면, 'GIO_SEL'신호가 비트 대역폭 확장부(260)로 인가되지 않았다는 것을 알 수 있는데, 이는 'GIO_SEL'신호의 사용이 설계자에 따라 선택될 수 있는 방식이기 때문이다.
그리고, 래치 선택 제어신호(MA1, MA2, MA3, MA4)가 선택 입력 인에이블 신호(EN0, EN1, EN2, EN3) 및 선택 출력 인에이블 신호(OEN1, OEN2, OEN3, OEN4)의 논리레벨 값을 결정하는 과정을 참조하면 알 수 있듯이 테스트 데이터 저장부(220)는 테스트 라이트 커맨드(TS_WRITE)가 활성화되지 않으면 테스트 데이터(TS_DATA) 저장하는 동작을 수행할 수 없고, 테스트 리드 커맨드(TS_READ)가 활성화되지 않으면 테스트 데이터(TS_DATA)를 출력하는 동작을 수행할 수 없다. 따라서, 테스트 라이트 커맨드(TS_WRITE) 및 테스트 리드 커맨드(TS_READ)가 활성화될 수 없는 반도체 메모리 장치의 노말 동작 모드에서는 테스트 데이터 저장부(220)에 어떠한 데이터도 저장될 수 없고 테스트 데이터 저장부(220)에서 어떠한 데이터도 출력될 수 없는 상태가 된다.
도 3b는 도 2에 도시된 본 발명의 실시예에 따른 반도체 메모리 장치에서 다목적 레지스터(MPR) 동작회로의 구성요소 중 테스트 커맨드 생성부 및 모드 설정 제어부를 상세히 도시한 회로도이다.
도 3b를 참조하면, 본 발명의 제2 실시예에 따른 반도체 메모리 장치에서 다목적 레지스터(MPR) 동작회로의 구성요소 중 테스트 커맨드 생성부(250)는 라이트 커맨드(WRITE)를 제1 입력단으로 입력받고 테스트 진입 제어신호(TS_SEL)를 제2 입력단으로 입력받아 논리곱 연산을 수행하기 위한 제1 앤드게이트(AND1)와, 리드 커맨드(READ)를 제1 입력단으로 입력받고 테스트 진입 제어신호(TS_SEL)를 제2 입력단으로 입력받아 논리곱 연산을 수행하기 위한 제2 앤드게이트(AND2)와, 제1 앤드게이트(AND1)의 출력신호를 설정된 시간만큼 지연시켜 테스트 라이트 커맨드(TS_WRITE)로서 출력하기 위한 제1 지연소자(DLY1)와, 제2 앤드게이트(AND2)의 출력신호를 설정된 시간만큼 지연시켜 테스트 리드 커맨드(TS_READ)로서 출력하기 위한 제2 지연소자(DLY2), 및 제1 앤드게이트(AND1)의 출력신호를 제1 입력단으로 입력받고 제2 앤드게이트(AND2)의 출력신호를 제2 입력단으로 입력받아 논리합 연산을 수행하여 라이트/리드용 테스트 진입 제어신호(TS_SEL_WR)를 생성하기 위한 오아게이트(OR)를 구비한다.
그리고, 본 발명의 제2 실시예에 따른 반도체 메모리 장치에서 다목적 레지스터(MPR) 동작회로의 구성요소 중 모드 설정 제어부(210)는, 라이트/리드용 테스트 진입 제어신호(TS_SEL_WR)에 응답하여 어드레스 입력 라인(ADDR_LINE)을 통해 인가되는 어드레스 신호(ADDR)를 테스트 데이터(TS_DATA)로서 모드 설정 라인(MD_CONF_LINE)으로 전달하는 것을 온/오프(On/Off) 제어하기 위한 제1 인버터(INV1), 및 모드 설정 라인(MD_CONF_LINE)에 실린 테스트 데이터(TS_DATA)의 전압레벨이 플로팅(floating) 되는 것을 방지하기 위해 래치 형태로 접속된 제2 및 제3 인버터(INV2, INV3)를 구비한다. 여기서, 모드 설정 제어부(210)는 어드레스 신호(ADDR)를 테스트 데이터(TS_DATA)로서 전달하는 구성만 개시되어 있고, 어드레스 신호(ADDR)에 응답하여 모드 설정 코드(MD_CONF)를 생성하는 구성은 개시되어 있지 않다. 이는, 어드레스 신호(ADDR)에 응답하여 모드 설정 코드(MD_CONF)를 생성하는 구성은 이미 일반적인 반도체 메모리 장치에 적용되어 사용되는 방식이기 때문에 그 상세한 회로를 생략한 것이다. 즉, 모드 설정 제어부(210)의 실제 구성에는 도 3b에 도시된 상세한 회로보다 더 복잡한 회로가 포함된다.
도 3c는 도 3a에 도시된 테스트 데이터 저장부의 구성요소 중 다목적 레지스터 래치를 상세히 도시한 회로도이다.
도 3c를 참조하면, 도 3a에 도시된 제0 내지 제3 다목적 레지스터 래치(MPR0, MPR1, MPR2, MPR3) 각각에는 8개의 비트를 저장하기 위한 비트 래치가 존재하는 상태인데, 그 중 1 비트를 저장할 수 있는 한 개의 비트 래치를 상세히 도시한 도면이다.
구체적으로, 선택 입력 인에이블 신호(EN0, EN1, EN2, EN3) 또는 선택 출력 인에이블 신호(OEN1, OEN2, OEN3, OEN4) 중 임의의 한 인에이블 신호(ENx or OENx) 응답하여 입력되는 테스트 데이터(TS_DATA)의 나머지 비트(TD_SAV)에 해당하는 제0 내지 제7 비트(TS_DATA<0:7>) 중 임의의 한 비트(TS_DATA<y>)를 전달하는 것을 제어하기 위한 제1 인버터(INV1), 및 제1 인버터(INV1)에 의해 전달된 임의의 한 비트(TS_DATA<y>)의 값이 플로팅(floating) 되는 것을 방지하기 위해 래치 형태로 접속된 제2 및 제3 인버터(INV2, INV3)를 구비한다.
도 4는 도 2에 도시된 본 발명의 실시예에 따른 반도체 메모리 장치에서 다목적 레지스터(MPR) 동작회로의 데이터 라이트 동작을 설명하기 위해 도시한 타이밍 다이어그램이다.
도 4를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치에서 다목적 레지스터(MPR) 동작회로의 데이터 라이트 동작은, 테스트 동작 모드에 진입하게 위해 테스트 진입 제어신호(TS_SEL)가 활성화되면서 그 동작이 시작된다.
이렇게, 테스트 진입 제어신호(TS_SEL)가 활성화된 상태에서 라이트 커맨드(WRITE : WT)가 입력되면, 테스트 데이터(TS_DATA)의 일부 비트(TD_SEL)에 해당하는 테스트 데이터(TS_DATA)의 제8 및 제9 비트(TS_DATA<8:9>)에 의해 제0 내지 제3 다목적 레지스터 래치(MPR0, MPR1, MPR2, MPR3) 중 어느 하나의 다목적 레지스터 래치를 선택하게 된다. 동시에, 테스트 데이터(TS_DATA)의 나머지 비트(TD_SAV)에 해당하는 테스트 데이터(TS_DATA)의 제0 내지 제7 비트(TS_DATA<0:7>)의 값이 테스트 데이터로서 제0 내지 제3 다목적 레지스터 래치(MPR0, MPR1, MPR2, MPR3) 중 선택된 어느 하나의 다목적 레지스터 래치에 저장된다.
참고로, 도 4에 도시된 타이밍 다이어그램에서는 제0 내지 제3 다목적 레지스터 래치(MPR0, MPR1, MPR2, MPR3) 중 제0 다목적 레지스터 래치(MPR0)가 먼저 선택되어 테스트 데이터(TS_DATA)를 저장하고, 이어서 제1 다목적 레지스터 래치(MPR1)가 선택되어 테스트 데이터(TS_DATA)를 저장하며, 이어서 제2 다목적 레지스터 래치(MPR2)가 선택되어 테스트 데이터(TS_DATA)를 저장하고, 이어서 제3 다목적 레지스터 래치(MPR3)가 선택되어 테스트 데이터(TS_DATA)를 저장하는 동작이다.
도 5는 도 2에 도시된 본 발명의 실시예에 따른 반도체 메모리 장치에서 다목적 레지스터(MPR) 동작회로의 데이터 리드 동작을 설명하기 위해 도시한 타이밍 다이어그램이다.
도 5를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치에서 다목적 레지스터(MPR) 동작회로의 데이터 리드 동작은, 데이터 라이트 동작과 마찬가지로 테스트 동작 모드에 진입하게 위해 테스트 진입 제어신호(TS_SEL)가 활성화되면서 그 동작이 시작된다.
반면, 데이터 라이트 동작과는 달리 데이터 리드 동작에서는 제0 내지 제3 다목적 레지스터 래치(MPR0, MPR1, MPR2, MPR3)에 이미 테스트 데이터(TS_DATA : D0, D1, D2, D3)이 저장되어 있는 상태이다.
이렇게, 테스트 진입 제어신호(TS_SEL)가 활성화된 상태에서 리드 커맨드(READ : RD)가 입력되면, 테스트 데이터(TS_DATA)의 일부 비트(TD_SEL)에 해당하는 테스트 데이터(TS_DATA)의 제8 및 제9 비트(TS_DATA<8:9>)에 의해 제0 내지 제3 다목적 레지스터 래치(MPR0, MPR1, MPR2, MPR3) 중 어느 하나의 다목적 레지스터 래치를 선택하게 된다. 동시에, 테스트 데이터(TS_DATA)의 나머지 비트(TD_SAV)에 해당하는 테스트 데이터(TS_DATA)의 제0 내지 제7 비트(TS_DATA<0:7>)의 값은 사용되지 않고 버려지는(X) 상태가 된다.
이와 같이, 제0 내지 제3 다목적 레지스터 래치(MPR0, MPR1, MPR2, MPR3) 중 리드 커맨드(READ : RD)에 의해 선택된 다목적 레지스터 래치에서는 그 내부에 저장된 테스트 데이터(TS_DATA : D0, D1, D2, D3)가 글로벌 라인(GIO_LINE)으로 출력된다.
이때, 도 5에 도시된 타이밍 다이어그램에서는 글로벌 라인(GIO_LINE)이 업 글로벌 라인(UP_GIO_LINE)과 다운 글로벌 라인(DN_GIO_LINE)으로 나누어진 상태에서 제0 내지 제3 다목적 레지스터 래치(MPR0, MPR1, MPR2, MPR3) 중 선택된 다목적 레지스터 래치에 저장된 테스트 데이터(TS_DATA : D0, D1, D2, D3)를 순차적으로 하나씩 선택하여 번갈아 가면서 출력함으로써 글로벌 라인(GIO_LINE : UP_GIO_LINE, DN_GIO_LINE)에 실리는 테스트 데이터(TS_DATA : D0, D1, D2, D3)의 윈도우 구간이 리드 커맨드(READ : RD)의 입력 주기보다 더 긴 상태가 되도록 하는 확장하는 것을 알 수 있다. 이와 같이, 글로벌 라인(GIO_LINE)이 업 글로벌 라인(UP_GIO_LINE)과 다운 글로벌 라인(DN_GIO_LINE)으로 나누어지고, 글로벌 라인(GIO_LINE : UP_GIO_LINE, DN_GIO_LINE)에 실리는 테스트 데이터(TS_DATA : D0, D1, D2, D3)의 윈도우 구간을 확장하는 동작이 타이밍 다이어그램으로써 도시된 이유는 본 발명의 실시예에 따른 다목적 레지스터(MPR) 동작회로가 제기될 반도체 메모리 장치는 주로 차세대 메모리 제품군에 속하여 매우 고속으로 동작하는 반도체 메모리 장치가 될 가능성이 높기 때문이다. 즉, 차세대 메모리 제품군에 속하여 매우 고속으로 동작하는 반도체 메모리 장치의 경우 종종 글로벌 라인(GIO_LINE)이 업 글로벌 라인(UP_GIO_LINE)과 다운 글로벌 라인(DN_GIO_LINE)으로 나누어지는 구성을 갖는 편이며, 그와 같은 경우 도 5에 도시된 타이밍 다이어그램과 같이 테스트 데이터가 출력될 수 있다.
물론, 도 5에 도시된 타이밍 다이어그램은 글로벌 라인(GIO_LINE)이 업 글로벌 라인(UP_GIO_LINE)과 다운 글로벌 라인(DN_GIO_LINE)으로 나누어지는 경우에 적용되는 동작일 뿐이며, 글로벌 라인(GIO_LINE)이 업 글로벌 라인(UP_GIO_LINE)과 다운 글로벌 라인(DN_GIO_LINE)으로 나누어지지 않는 경우에는 도 5에 도시된 테스트 데이터(TS_DATA : D0, D1, D2, D3)의 윈도우 구간보다 더 짧은 윈도우 구간을 갖는 테스트 데이터(TS_DATA : D0, D1, D2, D3)가 하나의 글로벌 라인(GIO_LINE)을 통해 연속적으로 출력되는 동작이 될 것이다. 이와 같은, 동작상의 차이는 설계자에 의해 얼마든지 변경될 수 있는 사항이다.
참고로, 도 5에 도시된 타이밍 다이어그램에서는 제0 내지 제3 다목적 레지스터 래치(MPR0, MPR1, MPR2, MPR3) 중 제0 다목적 레지스터 래치(MPR0)가 먼저 선택되어 내부에 저장된 테스트 데이터(TS_DATA : D0)를 업 글로벌 라인(UP_GIO_LINE)으로 출력하고, 이어서 제1 다목적 레지스터 래치(MPR1)가 선택되어 내부에 저장된 테스트 데이터(TS_DATA : D1)를 다운 글로벌 라인(DN_GIO_LINE)으로 출력하며, 이어서 제2 다목적 레지스터 래치(MPR2)가 선택되어 내부에 저장된 테스트 데이터(TS_DATA : D2)를 업 글로벌 라인(UP_GIO_LINE)으로 출력하고, 이어서 제3 다목적 레지스터 래치(MPR3)가 선택되어 내부에 저장된 테스트 데이터(TS_DATA : D3)를 다운 글로벌 라인(DN_GIO_LINE)으로 출력하는 동작이다.
만약, 도 5의 타이밍 다이어그램에서 가정된 것과 달리 글로벌 라인(GIO_LINE)이 업 글로벌 라인(UP_GIO_LINE)과 다운 글로벌 라인(DN_GIO_LINE)으로 나누어지지 않는 경우에는 그 동작이 다음과 같이 달라질 것이다. 먼저, 제0 내지 제3 다목적 레지스터 래치(MPR0, MPR1, MPR2, MPR3) 중 제0 다목적 레지스터 래치(MPR0)가 먼저 선택되어 내부에 저장된 테스트 데이터(TS_DATA : D0)를 글로벌 라인(GIO_LINE)으로 출력하고, 이어서 제1 다목적 레지스터 래치(MPR1)가 선택되어 내부에 저장된 테스트 데이터(TS_DATA : D1)를 글로벌 라인(GIO_LINE)으로 출력하며, 이어서 제2 다목적 레지스터 래치(MPR2)가 선택되어 내부에 저장된 테스트 데이터(TS_DATA : D2)를 글로벌 라인(GIO_LINE)으로 출력하고, 이어서 제3 다목적 레지스터 래치(MPR3)가 선택되어 내부에 저장된 테스트 데이터(TS_DATA : D3)를 글로벌 라인(GIO_LINE)으로 출력하는 동작이 될 것이다.
한편, 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 다목적 레지스터(MPR) 동작회로가 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 다목적 레지스터(MPR) 동작회로에 비해 달라진 점을 정리해보면, 테스트 커맨드 생성부(250)와 모드 설정 제어부(210)가 더 추가되었다는 점을 들 수 있다.
따라서, 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 다목적 레지스터(MPR) 동작회로가 테스트 커맨드 생성부(250)와 모드 설정 제어부(210)의 추가로 인해 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 다목적 레지스터(MPR) 동작회로에 비해 달라진 점을 기준으로 설명하면 다음과 같다.
먼저, 모드 설정 제어부(210)의 동작 중 모드 설정 라인(MD_CONF_LINE)을 통해 모드 설정 코드(MD_CONF)를 내부 회로(230)로 전달하는 동작은 이미 일반적인 반도체 메모리 장치에서 사용되고 있는 동작이라는 점을 상기에서 설명하였다. 이를 통해 유추할 수 있는 점은 모드 설정 라인(MD_CONF_LINE)이 일반적인 반도체 메모리 장치 내부에 이미 존재하고 있다는 사실이다.
즉, 일반적인 반도체 메모리 장치에서 어드레스 입력 라인(ADDR_LINE)은 어드레스 입력 패드와 어드레스 디코더 사이에서 어드레스 신호(ADDR)를 전달하기 위해 사용되고, 어드레스 디코더에서 출력되는 디코딩된 어드레스 신호도 결국 노말 데이터 저장부(100) 정도까지만 전달되는 상태가 된다. 따라서, 본원발명의 제1 실시예와 같이 어드레스 입력 라인(ADDR_LINE)에 실린 어드레스 신호(ADDR)가 테스트 데이터 저장부(120)로 전달되기 위해서는 어드레스 입력 라인(ADDR_LINE)을 추가로 더 연장하거나 그에 대응하는 새로운 라인을 증설할 필요가 있다.
하지만, 본원발명의 제2 실시예에서와 같이 이미 존재하고 있는 모드 설정 라인(MD_CONF_LINE)을 통해 어드레스 신호(ADDR)를 테스트 데이터(TS_DATA)로 전환하여 전달하게 되면 추가적으로 라인을 더 연장하거나 증설할 필요가 없다. 다만, 테스트 커맨드 생성부(250)에서 생성되는 테스트 라이트 커맨드(TS_WRITE) 및 테스트 리드 커맨드(TS_READ)는 본 발명의 제2 실시예에서만 사용되는 커맨드라고 볼 수 있으므로 테스트 라이트 커맨드(TS_WRITE) 및 테스트 리드 커맨드(TS_READ)를 테스트 데이터 저장부(220)로 전달하기 위해 사용되는 라인은 추가적으로 증설되어야 할 것이다. 하지만, 다수의 비트로 이루어진 테스트 데이터(TS_DATA)에 비해 테스트 라이트 커맨드(TS_WRITE) 및 테스트 리드 커맨드(TS_READ)는 각각 1비트의 정보를 갖기만 하면 되는 신호이므로 라인의 증설로 인한 반도체 메모리 장치의 증가폭은 거의 없다고 봐도 좋다.
따라서, 본 발명의 제2 실시예에 따라 모드 설정 제어부(210)를 사용한 동작을 반도체 메모리 장치에 적용할 경우 일반적인 반도체 메모리 장치에 비해 그 면적이 크게 증가하지 않는다는 큰 장점이 추가될 수 있다.
이상에서 살펴본 바와 같이 본 발명의 제2 실시예를 적용하면, 다목적 레지스터(MPR)에 대응하는 구성요소인 테스트 데이터 저장부(220)에 저장되는 테스트 데이터(TS_DATA)가 모드 설정 라인(MD_CONF_LINE)을 통해 반도체 시스템에서 인가되므로 그 값이 반도체 시스템을 통해 변동가능하다는 것을 알 수 있으며, 이를 통해, 차세대 메모리 제품군에서 새롭게 제기된 다목적 레지스터(MPR)의 입/출력 특성을 만족시키는 것이 가능하다는 것을 알 수 있다.
또한, 반도체 메모리 장치에 이미 존재하는 모드 설정 라인(MD_CONF_LINE)을 통해 테스트 데이터(TS_DATA)를 입력받게 되므로, 테스트 데이터(TS_DATA)를 입력받기 위해 추가적으로 라인을 더 배치할 필요가 없으며, 이로 인해, 반도체 메모리 장치의 면적을 최소한으로 유지하는 것이 가능하다.
<제3 실시예>
도 6a 및 도 6b는 본 발명의 제3 실시예에 따른 반도체 메모리 장치에서 다목적 레지스터(MPR) 동작회로의 구성을 설명하기 위해 도시한 블록 다이어그램이다.
먼저, 도 6a를 참조하면, 본 발명의 제3 실시예에 따른 반도체 메모리 장치에서 다목적 레지스터(MPR) 동작회로는, 어드레스 신호(ADDR)를 입력받기 위한 어드레스 입력 라인(ADDR_LINE)과, 테스트 진입 제어신호(TS_SEL)에 응답하여 어드레스 입력 라인(ADDR_LINE)을 통해 입력되는 어드레스 신호(ADDR)를 테스트 데이터(TS_DATA) 또는 모드 설정 코드(MD_CONF)로서 모드 설정 라인(MD_CONF_LINE)으로 출력하는 모드 설정 제어부(610)와, 테스트 라이트 커맨드(TS_WRITE)에 응답하여 모드 설정 라인(MD_CONF_LINE)을 통해 입력되는 테스트 데이터(TS_DATA)를 저장하고, 테스트 리드 커맨드(TS_READ)에 응답하여 저장된 테스트 데이터(TS_DATA)를 제1 글로벌 라인(GIO_LINE_1) 및 제2 글로벌 라인(GIO_LINE_2)으로 출력하는 테스트 데이터 저장부(620A, 620B), 및 테스트 진입 제어신호(TS_SEL) 및 모드 설정 라인(MD_CONF_LINE)을 통해 입력되는 모드 설정 코드(MD_CONF)에 응답하여 미리 설정된 내부 동작 모드가 설정되는 내부 회로(630)를 구비한다.
또한, 라이트 커맨드(WRITE)와 리드 커맨드(READ) 및 어드레스 신호(ADDR)에 응답하여 제1 글로벌 라인(GIO_LINE_1)을 통해 노말 데이터(NR_DATA)를 입력받아 저장하고, 저장된 노말 데이터(NR_DATA)를 제1 글로벌 라인(GIO_LINE_1)을 통해 출력하는 제1 노말 데이터 저장부(600A), 및 라이트 커맨드(WRITE)와 리드 커맨드(READ) 및 어드레스 신호(ADDR)에 응답하여 제2 글로벌 라인(GIO_LINE_2)을 통해 노말 데이터(NR_DATA)를 입력받아 저장하고, 저장된 노말 데이터(NR_DATA)를 제2 글로벌 라인(GIO_LINE_2)을 통해 출력하는 제2 노말 데이터 저장부(600B)를 더 구비한다.
또한, 테스트 진입 제어신호(TS_SEL)에 응답하여 제1 및 제2 노말 데이터 저장부(600A, 600B)와 제1 및 제2 테스트 데이터 저장부(620A, 620B)를 선택적으로 제1 및 제2 글로벌 라인(GIO_LINE_1, GIO_LINE_2)과 접속시기키 위한 접속선택부(640A, 640B)를 더 구비한다.
또한, 칩 선택 신호(CSB)와 컬럼 스트로브 신호(CASB)와 로우 스트로브 신호(RASB)와 라이트 인에이블 신호(WEB)를 입력받아 라이트 커맨드(WRITE)와 리드 커맨드(READ)를 생성하기 위한 커맨드 입력부(670)를 더 구비한다.
여기서, 테스트 데이터 저장부(620A, 620B)는, 테스트 라이트 커맨드(TS_WRITE)에 응답하여 모드 설정 라인(MD_CONF_LINE)을 통해 입력되는 테스트 데이터(TS_DATA)를 저장하고, 테스트 리드 커맨드(TS_READ)에 응답하여 저장된 테스트 데이터(TS_DATA)를 제1 글로벌 라인(GIO_LINE_1)으로 출력하는 제1 테스트 데이터 저장부(620A), 및 테스트 라이트 커맨드(TS_WRITE)에 응답하여 모드 설정 라인(MD_CONF_LINE)을 통해 입력되는 테스트 데이터(TS_DATA)를 저장하고, 테스트 리드 커맨드(TS_READ)에 응답하여 저장된 테스트 데이터(TS_DATA)를 제2 글로벌 라인(GIO_LINE_2)으로 출력하는 제2 테스트 데이터 저장부(620B)를 구비한다.
이때, 테스트 데이터 저장부(620A, 620B)가 제1 테스트 데이터 저장부(620A)와 제2 테스트 데이터 저장부(620B)를 포함하기 때문에 접속선택부(640A, 640B)도 테스트 진입 제어신호(TS_SEL)에 응답하여 제1 노말 데이터 저장부(600A) 및 제1 테스트 데이터 저장부(620A)를 선택적으로 제1 글로벌 라인(GIO_LINE_1)과 접속시키기 위한 제1 접속선택부(640A)와, 제2 노말 데이터 저장부(600B) 및 제2 테스트 데이터 저장부(620B)를 선택적으로 제2 글로벌 라인(GIO_LINE_2)과 접속시키기 위한 제2 접속선택부(640B)를 포함한다.
또한, 테스트 진입 제어신호(TS_SEL) 및 라이트 커맨드(WRITE)에 응답하여 테스트 라이트 커맨드(TS_WRITE)를 생성하고, 테스트 진입 제어신호(TS_SEL) 및 리드 커맨드(READ)에 응답하여 테스트 리드 커맨드(TS_READ)를 생성하기 위한 테스트 커맨드 생성부(650)를 더 구비한다.
또한, 테스트 리드 커맨드(TS_READ)가 활성화될 때 테스트 데이터 저장부(620A, 620B)의 데이터 출력단을 통해 출력되는 테스트 데이터(TS_DATA)의 비트 대역폭(8bit)을 설정된 값으로 확장하여 제1 글로벌 라인(GIO_LINE_1) 및 제2 글로벌 라인(GIO_LINE_2)의 비트 대역폭(64bit)과 동일하게 만들기 위한 비트 대역폭 확장부(660A, 660B)를 더 구비한다.
이때, 테스트 데이터 저장부(620A, 620B)가 제1 테스트 데이터 저장부(620A)와 제2 테스트 데이터 저장부(620B)를 포함하고, 접속선택부(640A, 640B)가 제1 접속선택부(640A)와 제2 접속선택부(640B)를 포함하기 때문에 비트 대역폭 확장부(660A, 660B)도 제1 테스트 데이터 저장부(620A)의 데이터 출력단을 통해 출력되는 테스트 데이터(TS_DATA)의 비트 대역폭을 확장하기 위한 제1 비트 대역폭 확장부(660A)와 제2 테스트 데이터 저장부(620B)의 데이터 출력단을 통해 출력되는 테스트 데이터(TS_DATA)의 비트 대역폭을 확장하기 위한 제2 비트 대역폭 확장부(660B)를 포함한다.
그리고, 제1 글로벌 라인(GIO_LINE_1)과 제2 글로벌 라인(GIO_LINE_2)이 공통으로 접속되며, 노말 데이터(NR_DATA)를 입/출력하거나 테스트 데이터(TS_DATA)를 출력하기 위한 데이터 입/출력 패드(DQ)를 더 구비한다.
참고로, 도 6a에 도시된 도면에서는 테스트 커맨드 생성부(650)와 모드 설정 제어부(610)가 서로 분리되어 독립적인 동작을 수행하는 것처럼 되어 있는데, 이는 각 구성요소의 동작을 좀 더 구체적으로 부각시키기 위해 의도적으로 분리한 것일 뿐이며, 얼마든지 하나의 구성요소로 묶어서 그 동작을 정의할 수도 있다.
또한, 실제 반도체 메모리 장치의 구성에서 상기의 테스트 커맨드 생성부(650)와 모드 설정 제어부(610)의 동작은 모두 모드 레지스터 셋(Mode Register Set : MRS)에서 정의될 수 있는 동작이다. 이와 같은 테스트 커맨드 생성부(650)와 모드 설정 제어부(610)가 하나의 구성요소처럼 결합되어 있는 상태의 상세한 회로는 상기에서 설명한 도 3b를 참조하면 알 수 있다.
그리고, 제1 글로벌 라인(GIO_LINE_1)과 제2 글로벌 라인(GIO_LINE_2)은 데이터 입/출력 패드(DQ)를 공유하여 접속되는데, 이와 같은 방식은 반도체 메모리 장치에서 데이터 입/출력 패드(DQ)를 중심으로 제1 노말 데이터 저장부(600A)와 제2 노말 데이터 저장부(600B)가 서로 상반되는 위치에 배치될 때 주로 사용되는 방식이며, 이는, 고속으로 동작해야 하는 차세대 메모리 제품군에 주로 적용되는 방식이다.
이와 같은 구성을 갖는 본 발명의 제3 실시예에 따라 도 6a에 도시된 반도체 메모리 장치의 다목적 레지스터(MPR) 동작회로의 동작을 각 구성요소별로 나누어서 설명하면 다음과 같다.
먼저, 비트 대역폭 확장부(660A, 660B)가 존재하는 이유는, 어드레스 입력 라인(ADDR_LINE)의 데이터 대역폭과 제1 글로벌 라인(GIO_LINE_1) 및 제2 글로벌 라인(GIO_LINE_2)의 데이터 대역폭이 서로 다르며, 일반적으로 제1 글로벌 라인(GIO_LINE_1) 및 제2 글로벌 라인(GIO_LINE_2)의 데이터 대역폭이 어드레스 입력 라인(ADDR_LINE)의 대역폭보다 크기 때문이다. 즉, 어드레스 입력 라인(ADDR_LINE)을 통해 테스트 데이터(TS_DATA)가 테스트 데이터 저장부(620A, 660B)로 입력되고, 테스트 데이터 저장부(620A, 620B)에 저장된 테스트 데이터(TS_DATA)는 제1 글로벌 라인(GIO_LINE_1) 및 제2 글로벌 라인(GIO_LINE_2)을 통해 출력되기 때문이다.
따라서, 비트 대역폭 확장부(660A, 660B)는 보다 작은 데이터 대역폭을 갖는 테스트 데이터(TS_DATA(8bit))를 보다 큰 데이터 대역폭을 갖는 테스트 데이터(TS_DATA(64bit))로 변환시켜 주는 동작을 수행하며, 주로 똑같은 데이터를 반복하여 복사시켜주는 방식을 사용한다. 예컨대, 보다 작은 데이터 대역폭을 갖는 테스트 데이터(TS_DATA(8bit))를 8번 반복하여 복사함으로써 보다 큰 데이터 대역폭을 갖는 테스트 데이터(TS_DATA(64bit))를 생성해낸다.
그리고, 테스트 커맨드 생성부(650)는, 테스트 진입 제어신호(TS_SEL)의 활성화구간에서 라이트 커맨드(WRITE)가 활성화될 때 테스트 라이트 커맨드(TS_WRITE)를 활성화시키고, 라이트 커맨드(WRITE)가 비활성화될 때 테스트 라이트 커맨드(TS_WRITE)를 비활성화시킨다. 마찬가지로, 테스트 진입 제어신호(TS_SEL)의 활성화구간에서 리드 커맨드(READ)가 활성화될 때 테스트 리드 커맨드(TS_READ)를 활성화시키고, 리드 커맨드(READ)가 비활성화될 때 테스트 리드 커맨드(TS_READ)를 비활성화시킨다. 또한, 테스트 진입 제어신호(TS_SEL)의 비활성화구간에서 라이트 커맨드(WRITE)의 활성화여부와 상관없이 테스트 라이트 커맨드(TS_WRITE)를 비활성화시킨다. 마찬가지로, 테스트 진입 제어신호(TS_SEL)의 비활성화구간에서 리드 커맨드(READ)의 활성화여부와 상관없이 테스트 리드 커맨드(TS_READ)를 비활성화시킨다.
그리고, 어드레스 입력 라인(ADDR_LINE)을 통해 입력되는 어드레스 신호(ADDR)는, 저장부 선택 어드레스 신호(SEL_ADDR)와 저장 공간 선택 어드레스 신호(SAV_ADDR)를 포함한다. 즉, 본 발명의 제3 실시예에서는 노말 데이터(NR_DATA)가 저장되는 구성요소가 단일 구성요소가 아닌 제1 노말 데이터 저장부(600A)와 제2 노말 데이터 저장부(600B)의 두 가지 구성요소이므로 어드레스 입력 라인(ADDR_LINE)을 통해 입력되는 어드레스 신호(ADDR)에는 제1 노말 데이터 저장부(600A)와 제2 노말 데이터 저장부(600B) 중 어느 노말 데이터 저장부에 노말 데이터(NR_DATA)를 저장할지를 선택하기 위한 저장부 선택 어드레스 신호(SEL_ADDR)와 선택된 노말 데이터 저장부내에서 어떤 공간에 노말 데이터(NR_DATA)를 저장할지를 선택하기 위한 저장 공간 선택 어드레스 신호(SAV_ADDR)가 포함되어 있어야 한다.
참고로, 일반적인 반도체 메모리 장치에서 제1 노말 데이터 저장부(600A) 및 제2 노말 데이터 저장부(600B)는 다수의 뱅크에 대응하는 구성요소라고 볼 수 있으며, 본 발명의 제3 실시예에 따른 최소한의 읽기/쓰기 동작을 수행하는 다수의 뱅크를 새롭게 정의한 구성요소라고 볼 수 있다. 또한, 저장부 선택 어드레스 신호(SEL_ADDR)는 다수의 뱅크 중 어느 하나의 뱅크를 선택하기 위한 뱅크 어드레스에 대응되는 신호가 볼 수 있고, 저장 공간 선택 어드레스 신호(SAV_ADDR)는 뱅크 어드레스에 의해 선택된 뱅크에서 실제 데이터가 입/출력되는 셀을 선택하기 위한 로우/컬럼 어드레스에 대응되는 신호라고 볼 수 있다.
구체적으로, 제1 노말 데이터 저장부(600A)는, 노말 데이터(NR_DATA)를 각각 저장할 수 있는 다수의 제1 노말 데이터 저장 공간 - 도면에 직접적으로 도시되지 않음 - 을 구비한다. 이와 같은 상태에서, 테스트 진입 제어신호(TS_SEL)의 비활성화구간일 때 저장부 선택 어드레스 신호(SEL_ADDR)에 의해 제1 노말 데이터 저장부(600A)가 선택되는 경우, 다수의 제1 노말 데이터 저장 공간 중 저장 공간 선택 어드레스 신호(SAV_ADDR)에 대응하는 어느 하나의 저장 공간을 선택함으로써 라이트 커맨드(WRITE)에 응답하여 제1 글로벌 라인(GIO_LINE_1)으로부터 입력되는 노말 데이터(NR_DATA)를 선택된 저장 공간에 저장하고, 리드 커맨드(READ)에 응답하여 선택된 저장 공간에 저장된 노말 데이터(NR_DATA)를 제1 글로벌 라인(GIO_LINE_1)으로 출력한다. 하지만, 테스트 진입 제어신호(TS_SEL)의 활성화구간 또는 비활성화구간에서 저장부 선택 어드레스 신호(SEL_ADDR)에 의해 제1 노말 데이터 저장부(600A)가 선택되지 않는 경우, 라이트 커맨드(WRITE)가 활성화되는 리드 커맨드(READ)가 활성화되든 상관없이 제1 노말 데이터 저장부(600A)는 아무런 동작을 수행하지 않게 된다.
그리고, 제2 노말 데이터 저장부(600B)는, 노말 데이터(NR_DATA)를 각각 저장할 수 있는 다수의 제2 노말 데이터 저장 공간 - 도면에 직접적으로 도시되지 않음 - 을 구비한다. 이와 같은 상태에서, 테스트 진입 제어신호(TS_SEL)의 비활성화구간일 때 저장부 선택 어드레스 신호(SEL_ADDR)에 의해 제2 노말 데이터 저장부(600B)가 선택되는 경우, 다수의 제2 노말 데이터 저장 공간 중 저장 공간 선택 어드레스 신호(SAV_ADDR)에 대응하는 어느 하나의 저장 공간을 선택함으로써 라이트 커맨드(WRITE)에 응답하여 제2 글로벌 라인(GIO_LINE_2)으로부터 입력되는 노말 데이터(NR_DATA)를 선택된 저장 공간에 저장하고, 리드 커맨드(READ)에 응답하여 선택된 저장 공간에 저장된 노말 데이터(NR_DATA)를 제2 글로벌 라인(GIO_LINE_2)으로 출력한다. 하지만, 테스트 진입 제어신호(TS_SEL)의 활성화구간 또는 비활성화구간에서 저장부 선택 어드레스 신호(SEL_ADDR)에 의해 제2 노말 데이터 저장부(600B)가 선택되지 않는 경우, 라이트 커맨드(WRITE)가 활성화되든 리드 커맨드(READ)가 활성화되든 상관없이 제2 노말 데이터 저장부(600B)는 아무런 동작을 수행하지 않게 된다.
그리고, 제1 테스트 데이터 저장부(620A)와 제2 테스트 데이터 저장부(620B)는 각각 동작에 따른 그 구성을 다음과 같이 두 가지 방식으로 나누어서 개시하는 것이 가능하다. 참고로, 제1 테스트 데이터 저장부(620A)와 제2 테스트 데이터 저장부(620B)는 서로 동일한 구성을 갖는 상태가 되므로 상세한 구성의 설명은 제1 테스트 데이터 저장부(620A)를 기준으로 설명하도록 하겠다.
첫 번째 방식은, 제1 테스트 데이터 저장부(620A)가 각각 최소한의 저장 공간을 갖는다고 가정할 때 개시될 수 있는 방식이다.
구체적으로, 테스트 데이터(TS_DATA)를 저장할 수 있는 제1 테스트 데이터 저장 공간 - 도면에 직접적으로 도시되지 않음 - 을 내부에 구비하고, 테스트 라이트 커맨드(TS_WRITE)에 응답하여 모드 설정 라인(MD_CONF_LINE)으로부터 입력되는 테스트 데이터(TS_DATA)를 저장한다. 마찬가지로, 테스트 리드 커맨드(TS_READ)에 응답하여 테스트 데이터 저장 공간에 저장된 테스트 데이터(TS_DATA)를 글로벌 라인 연결 제어부(690)를 통해 제1 글로벌 라인(GIO_LINE_1) 및 제2 글로벌 라인(GIO_LINE_2)으로 출력한다. 이때, 테스트 라이트 커맨드(TS_WRITE) 및 테스트 리드 커맨드(TS_READ)는 테스트 진입 제어신호(TS_SEL)가 비활성화된 상태에서 활성화되지 않으므로 반도체 메모리 장치가 노말 동작 모드로 동작할 때에는 제1 테스트 데이터 저장부(620A)에 어떠한 데이터도 저장될 수 없는 상태가 된다.
즉, 첫 번째 방식에 따른 제1 테스트 데이터 저장부(620A)는 최소한의 저장공간을 갖는 상태에서 한 개의 어드레스 신호(ADDR)를 한 개의 테스트 데이터(TS_DATA)로서 저장하는 동작을 수행한다고 가정한 구성이다.
두 번째 방식은, 제1 테스트 데이터 저장부(620A)가 충분한 크기의 저장 공간을 갖는다고 가정하였을 때 개시될 수 있는 방식이다.
구체적으로, 모드 설정 라인(MD_CONF_LINE)으로부터 입력되는 테스트 데이터(TS_DATA) 중 저장부 선택 어드레스 신호(SEL_ADDR)에 대응하는 일부 비트(TD_SEL) 값에 의해 선택이 가능하고, 저장 공간 선택 어드레스 신호(SAV_ADDR)에 대응하는 나머지 비트(TD_SAV)를 각각 저장할 수 있는 다수의 제1 테스트 데이터 저장 공간 - 도면에 직접적으로 도시되지 않음 - 을 내부에 구비하고, 테스트 라이트 커맨드(TS_WRITE)가 활성화될 때 테스트 데이터(TS_DATA)의 일부 비트(TD_SEL)에 따라 다수의 제1 테스트 데이터 저장 공간 중 어느 하나의 저장 공간을 선택하여 테스트 데이터(TS_DATA)의 나머지 비트(TD_SAV)를 저장한다. 마찬가지로, 테스트 리드 커맨드(TS_READ)가 활성화될 때 테스트 데이터(TS_DATA)의 일부 비트(TD_SEL)에 따라 다수의 제1 테스트 데이터 저장 공간 중 어느 하나의 저장 공간에 저장된 값을 글로벌 라인 연결 제어부(690)를 통해 제1 글로벌 라인(GIO_LINE_1) 및 제2 글로벌 라인(GIO_LINE_2)으로 출력한다. 이때, 테스트 리드 커맨드(TS_READ)와 함께 입력되는 테스트 데이터(TS_DATA)의 일부 비트(TD_SEL)는 상기에서와 같이 저장 공간을 선택하는데 사용되지만 테스트 데이터(TS_DATA)의 나머지 비트(TD_SAV)는 사용하지 않고 버린다. 또한, 테스트 라이트 커맨드(TS_WRITE) 및 테스트 리드 커맨드(TS_READ)는 테스트 진입 제어신호(TS_SEL)가 비활성화된 상태에서 활성화되지 않으므로 반도체 메모리 장치가 노말 동작 모드로 동작할 때에는 제1 테스트 데이터 저장부(620A)에 어떠한 데이터도 저장될 수 없는 상태가 된다.
즉, 두 번째 방식에 따른 제1 테스트 데이터 저장부(620A)는 충분한 저장공간을 갖는 상태에서 저장부 선택 어드레스 신호(SEL_ADDR)를 기준으로 여러 개수의 저장 공간 선택 어드레스 신호(SEL_ADDR)를 구별하여 여러 개의 테스트 데이터(TS_DATA)로서 모두 저장하는 동작을 수행한다고 가정한 구성이다.
이와 같은 제1 테스트 데이터 저장부(620A)는, 종래기술에 따른 반도체 메모리 장치에서 패턴 데이터를 저장하기 위한 다목적 레지스터(MPR)에 대응하는 구성요소라고 볼 수 있으며, 본 발명의 제3 실시예에 따라 최소한의 읽기/쓰기 동작을 수행하는 다목적 레지스터(MPR)를 새롭게 정의한 구성요소라고 볼 수 있다.
또한, 상기에서 설명한 제1 테스트 데이터 저장부(620A)의 구성은 제2 테스트 데이터 저장부(620B)의 구성에도 그대로 적용될 수 있는 사항이다.
그리고, 제1 접속선택부(640A)는 노말 동작 모드에서 제1 노말 데이터 저장부(600A)의 데이터 입/출력단과 제1 글로벌 라인(GIO_LINE_1)을 접속시키고, 테스트 동작 모드에서 제1 테스트 데이터 저장부(620A)의 데이터 출력단과 제1 글로벌 라인(GIO_LINE_1)을 접속시킨다. 마찬가지로, 제2 접속선택부(640B)는 노말 동작 모드에서 제2 노말 데이터 저장부(600B)의 데이터 입/출력단과 제2 글로벌 라인(GIO_LINE_2)을 접속시키고, 테스트 동작 모드에서 제2 테스트 데이터 저장부(620B)의 데이터 출력단과 제2 글로벌 라인(GIO_LINE_2)을 접속시킨다.
구체적으로, 노말 동작 모드와 테스트 동작 모드를 선택하기 위해 사용되는 테스트 진입 제어신호(TS_SEL)가 로직'로우'(Low)로 비활성화될 때 노말 동작 모드에 진입하게 되어 제1 노말 데이터 저장부(600A)와 제1 글로벌 라인(GIO_LINE) 사이에서 노말 데이터(NR_DATA)가 입/출력될 수 있도록 하고, 제2 노말 데이터 저장부(600B)와 제2 글로벌 라인(GIO_LINE_2)사이에서 노말 데이터(NR_DATA)가 입/출력될 수 있도록 한다.
마찬가지로, 테스트 진입 제어신호(TS_SEL)가 로직'하이'(High)로 활성화될 때 테스트 동작 모드에 진입하게 되어 제1 테스트 데이터 저장부(620A)에 저장된 테스트 데이터(TS_DATA)가 제1 글로벌 라인(GIO_LINE)으로 출력될 수 있도록 하고, 제2 테스트 데이터 저장부(620B)에 저장된 테스트 데이터(TS_DATA)가 제2 글로벌 라인(GIO_LINE_2)으로 출력될 수 있도록 한다.
그리고, 모드 설정 제어부(610)는, 테스트 진입 제어신호(TS_SEL)의 비활성화구간에서 어드레스 입력 라인(ADDR_LINE)에 실린 어드레스 신호(ADDR)에 응답하여 모드 설정 코드(MD_CONF)를 생성한 뒤 모드 설정 라인(MD_CONF_LINE)을 통해 내부 회로(630)로 전달한다. 또한, 테스트 진입 제어신호(TS_SEL)의 활성화구간에서 어드레스 입력 라인(ADDR_LINE)에 실린 어드레스 신호(ADDR)를 그대로 테스트 데이터(TS_DATA)로서 모드 설정 라인(MD_CONF_LINE)에 실어 제1 테스트 데이터 저장부(620A) 및 제2 테스트 데이터 저장부(620B)로 전달한다.
구체적으로, 모드 설정 제어부(610)는 어드레스 입력 라인(ADDR_LINE)에 실린 어드레스 신호(ADDR)를 사용하여 모드 설정 라인(MD_CONF_LINE)에 실리는 신호가 두 가지 용도로 사용되도록 하는 것이 가능하도록 제어하는 구성요소인 것을 알 수 있다.
즉, 테스트 진입 제어신호(TS_SEL)가 로직'로우'(Low)로 비활성화되는 노말 동작 모드에서는 어드레스 입력 라인(ADDR_LINE)에 실린 어드레스 신호(ADDR)에 대응하여 모드 설정 코드(MD_CONF)의 값을 새롭게 정의하는 동작을 수행한다. 이렇게 그 값이 새롭게 정의된 모드 설정 코드(MD_CONF)는 모드 설정 라인(MD_CONF_LINE)을 통해 반도체 메모리 장치 내부에 구비된 다수의 회로로 전달되고, 그로 인해 반도체 메모리 장치 내부에 구비된 다수 회로들의 동작 모드가 새롭게 설정(setting)될 수 있다. 이와 같이 모드 설정 라인(MD_CONF_LINE)을 통해 모드 설정 코드(MD_CONF)를 내부회로(630)로 전달하여 그 동작 모드를 설정하는 동작은 일반적인 반도체 메모리 장치에 이미 적용되어 사용되는 동작으로써 본 발명만의 특징은 아니다.
반대로, 테스트 진입 제어신호(TS_SEL)가 로직'하이'(High)로 활성화되는 테스트 동작 모드에서는 어드레스 입력 라인(ADDR_LINE)에 실린 어드레스 신호(ADDR)를 그대로 테스트 데이터(TS_DATA)로서 출력한다. 이렇게 어드레스 신호(ADDR)와 동일한 값을 갖는 상태의 테스트 데이터(TS_DATA)는 모드 설정 라인(MD_CONF_LINE)을 통해 제1 테스트 데이터 저장부(620A) 및 제2 테스트 데이터 저장부(620B)로 전달되어 내부에서 저장되었다가 제1 글로벌 라인(GIO_LINE_1) 및 제2 글로벌 라인(GIO_LINE_2)을 통해 출력된다. 이와 같이 모드 설정 라인(MD_CONF_LINE)을 통해 테스트 데이터(TS_DATA)를 제1 테스트 데이터 저장부(620A) 및 제2 테스트 데이터 저장부(620B)로 전달하여 그 값을 저장하는 동작은 지금까지 알려진 일반적인 반도체 메모리 장치에서는 사용되지 않았던 동작으로써 본 발명만의 특징이라고 볼 수 있다.
그리고, 도 6b를 참조하면, 본 발명의 제3 실시예에 따른 반도체 메모리 장치에서 다목적 레지스터(MPR) 동작회로는, 어드레스 신호(ADDR)를 입력받기 위한 어드레스 입력 라인(ADDR_LINE)과, 테스트 진입 제어신호(TS_SEL)에 응답하여 어드레스 입력 라인(ADDR_LINE)을 통해 입력되는 어드레스 신호(ADDR)를 테스트 데이터(TS_DATA) 또는 모드 설정 코드(MD_CONF)로서 모드 설정 라인(MD_CONF_LINE)으로 출력하는 모드 설정 제어부(610)와, 테스트 라이트 커맨드(TS_WRITE)에 응답하여 모드 설정 라인(MD_CONF_LINE)을 통해 입력되는 테스트 데이터(TS_DATA)를 저장하고, 테스트 리드 커맨드(TS_READ)에 응답하여 저장된 테스트 데이터(TS_DATA)를 제1 글로벌 라인(GIO_LINE_1) 및 제2 글로벌 라인(GIO_LINE_2)으로 출력하는 테스트 데이터 저장부(620C), 및 테스트 진입 제어신호(TS_SEL) 및 모드 설정 라인(MD_CONF_LINE)을 통해 입력되는 모드 설정 코드(MD_CONF)에 응답하여 미리 설정된 내부 동작 모드가 설정되는 내부 회로(630)를 구비한다.
또한, 라이트 커맨드(WRITE)와 리드 커맨드(READ) 및 어드레스 신호(ADDR)에 응답하여 제1 글로벌 라인(GIO_LINE_1)을 통해 노말 데이터(NR_DATA)를 입력받아 저장하고, 저장된 노말 데이터(NR_DATA)를 제1 글로벌 라인(GIO_LINE_1)을 통해 출력하는 제1 노말 데이터 저장부(600A), 및 라이트 커맨드(WRITE)와 리드 커맨드(READ) 및 어드레스 신호(ADDR)에 응답하여 제2 글로벌 라인(GIO_LINE_2)을 통해 노말 데이터(NR_DATA)를 입력받아 저장하고, 저장된 노말 데이터(NR_DATA)를 제2 글로벌 라인(GIO_LINE_2)을 통해 출력하는 제2 노말 데이터 저장부(600B)를 더 구비한다.
또한, 테스트 진입 제어신호(TS_SEL)에 응답하여 제1 노말 데이터 저장부(600A) 및 테스트 데이터 저장부(620C)를 선택적으로 제1 글로벌 라인(GIO_LINE_1)과 접속시키기 위한 제1 접속선택부(640A)와, 제2 노말 데이터 저장부(600B)와 제2 글로벌 라인(GIO_LINE_2)을 선택적으로 접속시키기 위한 제2 접속선택부(640B), 및 테스트 진입 제어신호(TS_SEL)에 응답하여 제1 글로벌 라인(GIO_LINE_1)과 제2 글로벌 라인(GIO_LINE_2)을 선택적으로 연결하기 위한 글로벌 라인 연결 제어부(690)를 더 구비한다.
물론, 제1 접속선택부(640A)와 제2 접속선택부(640B)는 상기의 구성과 반대로 동작할 수도 있다. 즉, 제1 접속선택부(640A)는 테스트 진입 제어신호(TS_SEL)에 응답하여 제2 노말 데이터 저장부(600B)와 제2 글로벌 라인(GIO_LINE_2)을 선택적으로 접속시키고, 제2 접속선택부(640B)는 테스트 진입 제어신호(TS_SEL)에 응답하여 제1 노말 데이터 저장부(600A) 및 테스트 데이터 저장부(620C)를 선택적으로 제1 글로벌 라인(GIO_LINE_1)과 접속시키도록 동작할 수도 있다.
또한, 테스트 진입 제어신호(TS_SEL) 및 라이트 커맨드(WRITE)에 응답하여 테스트 라이트 커맨드(TS_WRITE)를 생성하고, 테스트 진입 제어신호(TS_SEL) 및 리드 커맨드(READ)에 응답하여 테스트 리드 커맨드(TS_READ)를 생성하기 위한 테스트 커맨드 생성부(650)를 더 구비한다.
또한, 테스트 리드 커맨드(TS_READ)가 활성화될 때 테스트 데이터 저장부(620)의 데이터 출력단을 통해 출력되는 테스트 데이터(TS_DATA)의 비트 대역폭(8bit)을 설정된 값으로 확장하여 제1 글로벌 라인(GIO_LINE_1) 및 제2 글로벌 라인(GIO_LINE_2)의 비트 대역폭(64bit)과 동일하게 만들기 위한 비트 대역폭 확장부(660C)를 더 구비한다.
그리고, 제1 글로벌 라인(GIO_LINE_1)과 제2 글로벌 라인(GIO_LINE_2)이 공통으로 접속되며, 노말 데이터(NR_DATA)를 입/출력하거나 테스트 데이터(TS_DATA)를 출력하기 위한 데이터 입/출력 패드(DQ)를 더 구비한다.
또한, 칩 선택 신호(CSB)와 컬럼 스트로브 신호(CASB)와 로우 스트로브 신호(RASB)와 라이트 인에이블 신호(WEB)를 입력받아 라이트 커맨드(WRITE)와 리드 커맨드(READ)를 생성하기 위한 커맨드 입력부(670)를 더 구비한다.
참고로, 도 6b에 도시된 도면에서는 테스트 커맨드 생성부(650)와 모드 설정 제어부(610)가 서로 분리되어 독립적인 동작을 수행하는 것처럼 되어 있는데, 이는 각 구성요소의 동작을 좀 더 구체적으로 부각시키기 위해 의도적으로 분리한 것일 뿐이며, 얼마든지 하나의 구성요소로 묶어서 그 동작을 정의할 수도 있다.
또한, 실제 반도체 메모리 장치의 구성에서 상기의 테스트 커맨드 생성부(650)와 모드 설정 제어부(610)의 동작은 모두 모드 레지스터 셋(Mode Register Set : MRS)에서 정의될 수 있는 동작이다. 이와 같은 테스트 커맨드 생성부(650)와 모드 설정 제어부(610)가 하나의 구성요소처럼 결합되어 있는 상태의 상세한 회로는 상기에서 설명한 도 3b를 참조하면 알 수 있다.
그리고, 제1 글로벌 라인(GIO_LINE_1)과 제2 글로벌 라인(GIO_LINE_2)은 데이터 입/출력 패드(DQ)를 공유하여 접속되는데, 이와 같은 방식은 반도체 메모리 장치에서 데이터 입/출력 패드(DQ)를 중심으로 제1 노말 데이터 저장부(600A)와 제2 노말 데이터 저장부(600B)가 서로 상반되는 위치에 배치될 때 주로 사용되는 방식이며, 이는, 고속으로 동작해야 하는 차세대 메모리 제품군에 주로 적용되는 방식이다.
이와 같은 구성을 갖는 본 발명의 제3 실시예에 따라 도 6b에 도시된 반도체 메모리 장치의 다목적 레지스터(MPR) 동작회로의 동작을 각 구성요소별로 나누어서 설명하면 다음과 같다.
먼저, 비트 대역폭 확장부(660C)가 존재하는 이유는, 어드레스 입력 라인(ADDR_LINE)의 데이터 대역폭과 제1 글로벌 라인(GIO_LINE_1) 및 제2 글로벌 라인(GIO_LINE_2)의 데이터 대역폭이 서로 다르며, 일반적으로 제1 글로벌 라인(GIO_LINE_1) 및 제2 글로벌 라인(GIO_LINE_2)의 데이터 대역폭이 어드레스 입력 라인(ADDR_LINE)의 대역폭보다 크기 때문이다. 즉, 어드레스 입력 라인(ADDR_LINE)을 통해 테스트 데이터(TS_DATA)가 테스트 데이터 저장부(620C)로 입력되고, 테스트 데이터 저장부(620C)에 저장된 테스트 데이터(TS_DATA)는 제1 글로벌 라인(GIO_LINE_1) 및 제2 글로벌 라인(GIO_LINE_2)을 통해 출력되기 때문이다.
따라서, 비트 대역폭 확장부(660C)는 보다 작은 데이터 대역폭을 갖는 테스트 데이터(TS_DATA(8bit))를 보다 큰 데이터 대역폭을 갖는 테스트 데이터(TS_DATA(64bit))로 변환시켜 주는 동작을 수행하며, 주로 똑같은 데이터를 반복하여 복사시켜주는 방식을 사용한다. 예컨대, 보다 작은 데이터 대역폭을 갖는 테스트 데이터(TS_DATA(8bit))를 8번 반복하여 복사함으로써 보다 큰 데이터 대역폭을 갖는 테스트 데이터(TS_DATA(64bit))를 생성해낸다.
그리고, 테스트 커맨드 생성부(650)는, 테스트 진입 제어신호(TS_SEL)의 활성화구간에서 라이트 커맨드(WRITE)가 활성화될 때 테스트 라이트 커맨드(TS_WRITE)를 활성화시키고, 라이트 커맨드(WRITE)가 비활성화될 때 테스트 라이트 커맨드(TS_WRITE)를 비활성화시킨다. 마찬가지로, 테스트 진입 제어신호(TS_SEL)의 활성화구간에서 리드 커맨드(READ)가 활성화될 때 테스트 리드 커맨드(TS_READ)를 활성화시키고, 리드 커맨드(READ)가 비활성화될 때 테스트 리드 커맨드(TS_READ)를 비활성화시킨다. 또한, 테스트 진입 제어신호(TS_SEL)의 비활성화구간에서 라이트 커맨드(WRITE)의 활성화여부와 상관없이 테스트 라이트 커맨드(TS_WRITE)를 비활성화시킨다. 마찬가지로, 테스트 진입 제어신호(TS_SEL)의 비활성화구간에서 리드 커맨드(READ)의 활성화여부와 상관없이 테스트 리드 커맨드(TS_READ)를 비활성화시킨다.
그리고, 어드레스 입력 라인(ADDR_LINE)을 통해 입력되는 어드레스 신호(ADDR)는, 저장부 선택 어드레스 신호(SEL_ADDR)와 저장 공간 선택 어드레스 신호(SAV_ADDR)를 포함한다. 즉, 본 발명의 제3 실시예에서는 노말 데이터(NR_DATA)가 저장되는 구성요소가 단일 구성요소가 아닌 제1 노말 데이터 저장부(600A)와 제2 노말 데이터 저장부(600B)의 두 가지 구성요소이므로 어드레스 입력 라인(ADDR_LINE)을 통해 입력되는 어드레스 신호(ADDR)에는 제1 노말 데이터 저장부(600A)와 제2 노말 데이터 저장부(600B) 중 어느 노말 데이터 저장부에 노말 데이터(NR_DATA)를 저장할지를 선택하기 위한 저장부 선택 어드레스 신호(SEL_ADDR)와 선택된 노말 데이터 저장부내에서 어떤 공간에 노말 데이터(NR_DATA)를 저장할지를 선택하기 위한 저장 공간 선택 어드레스 신호(SAV_ADDR)가 포함되어 있어야 한다.
참고로, 일반적인 반도체 메모리 장치에서 제1 노말 데이터 저장부(600A) 및 제2 노말 데이터 저장부(600B)는 다수의 뱅크에 대응하는 구성요소라고 볼 수 있으며, 본 발명의 제3 실시예에 따른 최소한의 읽기/쓰기 동작을 수행하는 다수의 뱅크를 새롭게 정의한 구성요소라고 볼 수 있다. 또한, 저장부 선택 어드레스 신호(SEL_ADDR)는 다수의 뱅크 중 어느 하나의 뱅크를 선택하기 위한 뱅크 어드레스에 대응되는 신호가 볼 수 있고, 저장 공간 선택 어드레스 신호(SAV_ADDR)는 뱅크 어드레스에 의해 선택된 뱅크에서 실제 데이터가 입/출력되는 셀을 선택하기 위한 로우/컬럼 어드레스에 대응되는 신호라고 볼 수 있다.
구체적으로, 제1 노말 데이터 저장부(600A)는, 노말 데이터(NR_DATA)를 각각 저장할 수 있는 다수의 제1 노말 데이터 저장 공간 - 도면에 직접적으로 도시되지 않음 - 을 구비한다. 이와 같은 상태에서, 테스트 진입 제어신호(TS_SEL)의 비활성화구간일 때 저장부 선택 어드레스 신호(SEL_ADDR)에 의해 제1 노말 데이터 저장부(600A)가 선택되는 경우, 다수의 제1 노말 데이터 저장 공간 중 저장 공간 선택 어드레스 신호(SAV_ADDR)에 대응하는 어느 하나의 저장 공간을 선택함으로써 라이트 커맨드(WRITE)에 응답하여 제1 글로벌 라인(GIO_LINE_1)으로부터 입력되는 노말 데이터(NR_DATA)를 선택된 저장 공간에 저장하고, 리드 커맨드(READ)에 응답하여 선택된 저장 공간에 저장된 노말 데이터(NR_DATA)를 제1 글로벌 라인(GIO_LINE_1)으로 출력한다. 하지만, 테스트 진입 제어신호(TS_SEL)의 활성화구간 또는 비활성화구간에서 저장부 선택 어드레스 신호(SEL_ADDR)에 의해 제1 노말 데이터 저장부(600A)가 선택되지 않는 경우, 라이트 커맨드(WRITE)가 활성화되는 리드 커맨드(READ)가 활성화되든 상관없이 제1 노말 데이터 저장부(600A)는 아무런 동작을 수행하지 않게 된다.
그리고, 제2 노말 데이터 저장부(600B)는, 노말 데이터(NR_DATA)를 각각 저장할 수 있는 다수의 제2 노말 데이터 저장 공간 - 도면에 직접적으로 도시되지 않음 - 을 구비한다. 이와 같은 상태에서, 테스트 진입 제어신호(TS_SEL)의 비활성화구간일 때 저장부 선택 어드레스 신호(SEL_ADDR)에 의해 제2 노말 데이터 저장부(600B)가 선택되는 경우, 다수의 제2 노말 데이터 저장 공간 중 저장 공간 선택 어드레스 신호(SAV_ADDR)에 대응하는 어느 하나의 저장 공간을 선택함으로써 라이트 커맨드(WRITE)에 응답하여 제2 글로벌 라인(GIO_LINE_2)으로부터 입력되는 노말 데이터(NR_DATA)를 선택된 저장 공간에 저장하고, 리드 커맨드(READ)에 응답하여 선택된 저장 공간에 저장된 노말 데이터(NR_DATA)를 제2 글로벌 라인(GIO_LINE_2)으로 출력한다. 하지만, 테스트 진입 제어신호(TS_SEL)의 활성화구간 또는 비활성화구간에서 저장부 선택 어드레스 신호(SEL_ADDR)에 의해 제2 노말 데이터 저장부(600B)가 선택되지 않는 경우, 라이트 커맨드(WRITE)가 활성화되든 리드 커맨드(READ)가 활성화되든 상관없이 제2 노말 데이터 저장부(600B)는 아무런 동작을 수행하지 않게 된다.
그리고, 테스트 데이터 저장부(620C)는 각각 동작에 따른 그 구성을 다음과 같이 두 가지 방식으로 나누어서 개시하는 것이 가능하다.
첫 번째 방식은, 테스트 데이터 저장부(620C)가 각각 최소한의 저장 공간을 갖는다고 가정할 때 개시될 수 있는 방식이다.
구체적으로, 테스트 데이터(TS_DATA)를 저장할 수 있는 테스트 데이터 저장 공간 - 도면에 직접적으로 도시되지 않음 - 을 내부에 구비하고, 테스트 라이트 커맨드(TS_WRITE)에 응답하여 모드 설정 라인(MD_CONF_LINE)으로부터 입력되는 테스트 데이터(TS_DATA)를 저장한다. 마찬가지로, 테스트 리드 커맨드(TS_READ)에 응답하여 테스트 데이터 저장 공간에 저장된 테스트 데이터(TS_DATA)를 글로벌 라인(GIO_LINE)으로 출력한다. 이때, 테스트 라이트 커맨드(TS_WRITE) 및 테스트 리드 커맨드(TS_READ)는 테스트 진입 제어신호(TS_SEL)가 비활성화된 상태에서 활성화되지 않으므로 반도체 메모리 장치가 노말 동작 모드로 동작할 때에는 테스트 데이터 저장부(620C)에 어떠한 데이터도 저장될 수 없는 상태가 된다.
즉, 첫 번째 방식에 따른 테스트 데이터 저장부(620C)는 최소한의 저장공간을 갖는 상태에서 한 개의 어드레스 신호(ADDR)를 한 개의 테스트 데이터(TS_DATA)로서 저장하는 동작을 수행한다고 가정한 구성이다.
두 번째 방식은, 테스트 데이터 저장부(620C)가 충분한 크기의 저장 공간을 갖는다고 가정하였을 때 개시될 수 있는 방식이다.
구체적으로, 모드 설정 라인(MD_CONF_LINE)으로부터 입력되는 테스트 데이터(TS_DATA) 중 저장부 선택 어드레스 신호(SEL_ADDR)에 대응하는 일부 비트(TD_SEL) 값에 의해 선택이 가능하고, 저장 공간 선택 어드레스 신호(SAV_ADDR)에 대응하는 나머지 비트(TD_SAV)를 각각 저장할 수 있는 다수의 테스트 데이터 저장 공간 - 도면에 직접적으로 도시되지 않음 - 을 내부에 구비하고, 테스트 라이트 커맨드(TS_WRITE)가 활성화될 때 테스트 데이터(TS_DATA)의 일부 비트(TD_SEL)에 따라 다수의 테스트 데이터 저장 공간 중 어느 하나의 저장 공간을 선택하여 테스트 데이터(TS_DATA)의 나머지 비트(TD_SAV)를 저장한다. 마찬가지로, 테스트 리드 커맨드(TS_READ)가 활성화될 때 테스트 데이터(TS_DATA)의 일부 비트(TD_SEL)에 따라 다수의 테스트 데이터 저장 공간 중 어느 하나의 저장 공간에 저장된 값을 글로벌 라인 연결 제어부(690)를 통해 제1 글로벌 라인(GIO_LINE_1)과 제2 글로벌 라인(GIO_LINE_2)으로 출력한다. 이때, 테스트 리드 커맨드(TS_READ)와 함께 입력되는 테스트 데이터(TS_DATA)의 일부 비트(TD_SEL)는 상기에서와 같이 저장 공간을 선택하는데 사용되지만 테스트 데이터(TS_DATA)의 나머지 비트(TD_SAV)는 사용하지 않고 버린다. 또한, 테스트 라이트 커맨드(TS_WRITE) 및 테스트 리드 커맨드(TS_READ)는 테스트 진입 제어신호(TS_SEL)가 비활성화된 상태에서 활성화되지 않으므로 반도체 메모리 장치가 노말 동작 모드로 동작할 때에는 테스트 데이터 저장부(620C)에 어떠한 데이터도 저장될 수 없는 상태가 된다.
즉, 두 번째 방식에 따른 테스트 데이터 저장부(620C)는 충분한 저장공간을 갖는 상태에서 저장부 선택 어드레스 신호(SEL_ADDR)를 기준으로 여러 개수의 저장 공간 선택 어드레스 신호(SEL_ADDR)를 구별하여 여러 개의 테스트 데이터(TS_DATA)로서 모두 저장하는 동작을 수행한다고 가정한 구성이다.
이와 같은 테스트 데이터 저장부(620C)는, 종래기술에 따른 반도체 메모리 장치에서 패턴 데이터를 저장하기 위한 다목적 레지스터(MPR)에 대응하는 구성요소라고 볼 수 있으며, 본 발명의 제3 실시예에 따라 최소한의 읽기/쓰기 동작을 수행하는 다목적 레지스터(MPR)를 새롭게 정의한 구성요소라고 볼 수 있다.
그리고, 제1 접속선택부(640A)는, 노말 동작 모드에서 제1 노말 데이터 저장부(600A)의 데이터 입/출력단과 제1 글로벌 라인(GIO_LINE_1)을 접속시키고, 테스트 동작 모드에서 테스트 데이터 저장부(620C)의 데이터 출력단과 제1 글로벌 라인(GIO_LINE_1)을 접속시킨다. 이때, 제2 접속선택부(640B)는, 노말 동작 모드에서 제2 노말 데이터 저장부(600B)의 데이터 입/출력단과 제2 글로벌 라인(GIO_LINE_2)을 접속시키고, 테스트 동작 모드에서 제2 노말 데이터 저장부(600B)의 데이터 입/출력단과 제2 글로벌 라인(GIO_LINE_2)을 접속시키지 않는다.
이때, 제1 접속선택부(640A) 및 제2 접속선택부(640B)와 글로벌 라인 연결 제어부(690)는 노말 동작 모드와 테스트 동작 모드에 따라 서로 연동되어 동작한다.
구체적으로, 노말 동작 모드와 테스트 동작 모드를 선택하기 위해 사용되는 테스트 진입 제어신호(TS_SEL)가 로직'로우'(Low)로 비활성화될 때 글로벌 라인 연결 제어부(690)가 제1 글로벌 라인(GIO_LINE_1)과 제2 글로벌 라인(GIO_LINE_2)을 연결시키지 않은 상태로 유지하고, 제1 접속선택부(640A)는 제1 노말 데이터 저장부(600A)와 제1 글로벌 라인(GIO_LINE_1) 사이에서 노말 데이터(NR_DATA)가 입/출력될 수 있도록 하고, 제2 접속선택부(640B)는 제2 노말 데이터 저장부(600B)와 제2 글로벌 라인(GIO_LINE_2)사이에서 노말 데이터(NR_DATA)가 입/출력될 수 있도록 한다.
반대로, 노말 동작 모드와 테스트 동작 모드를 선택하기 위해 사용되는 테스트 진입 제어신호(TS_SEL)가 로직'하이'(High)로 활성화될 때 글로벌 라인 연결 제어부(690)가 제1 글로벌 라인(GIO_LINE_1)과 제2 글로벌 라인(GIO_LINE_2)을 연결시킨 상태로 유지하고, 제1 접속선택부(640A)는 테스트 데이터 저장부(620C)와 제1 글로벌 라인(GIO_LINE_1) 사이에서 노말 데이터(NR_DATA)가 입/출력될 수 있도록 하고, 제2 접속선택부(640B)는 제2 노말 데이터 저장부(600B)와 제2 글로벌 라인(GIO_LINE_2)사이에서 노말 데이터(NR_DATA)가 입/출력되지 않도록 함으로써 제1 글로벌 라인(GIO_LINE_1)을 통해 제2 글로벌 라인(GIO_LINE_2)에 테스트 데이터(TS_DATA)가 전달될 수 있도록 한다.
한편, 본 발명의 제3 실시예에 따라 도 6a에 도시된 반도체 메모리 장치의 다목적 레지스터(MPR) 동작회로가 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 다목적 레지스터(MPR) 동작회로에 비해 달라진 점을 정리해보면, 노말 데이터 저장부(200)가 제1 노말 데이터 저장부(600A) 및 제2 노말 데이터 저장부(600B)로, 글로벌 라인(GIO_LINE)이 제1 글로벌 라인(GIO_LINE_1) 및 제2 글로벌 라인(GIO_LINE_2)으로, 테스트 데이터 저장부(220)가 제1 테스트 데이터 저장부(620A) 및 제2 테스트 데이터 저장부(620B)로, 접속선택부(240)가 제1 접속선택부(640A) 및 제2 접속선택부(640B)로, 비트 대역폭 확장부(260)가 제1 비트 대역폭 확장부(660A) 및 제2 비트 대역폭 확장부(660B)로 바뀌었다는 알 수 있다.
즉, 본 발명의 제3 실시예에 따라 도 6a에 도시된 반도체 메모리 장치의 다목적 레지스터(MPR) 동작회로에는 제1 노말 데이터 저장부(600A) 및 제2 노말 데이터 저장부(600B) 및 제1 글로벌 라인(GIO_LINE_1)과 제2 글로벌 라인(GIO_LINE_2)을 포함하면서 노말 데이터(NR_DATA)가 입/출력되는 통로가 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 다목적 레지스터(MPR) 동작회로에 비해 두 배로 늘어난 상태가 되었다는 알 수 있다. 따라서, 본 발명의 제3 실시예에 따라 도 6a에 도시된 반도체 메모리 장치의 다목적 레지스터(MPR) 동작회로에는 제1 테스트 데이터 저장부(620A)와 제2 테스트 데이터 저장부(620B), 제1 접속선택부(640A)와 제2 접속선택부(640B), 제1 비트 대역폭 확장부(660A) 및 제2 비트 대역폭 확장부(660B)가 구비될 수 있도록 함으로써 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 다목적 레지스터(MPR) 동작회로와 동일한 동작이 수행될 수 있도록 하였다.
그리고, 본 발명의 제3 실시예에 따라 도 6b에 도시된 반도체 메모리 장치의 다목적 레지스터(MPR) 동작회로가 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 다목적 레지스터(MPR) 동작회로에 비해 달라진 점을 정리해보면, 노말 데이터 저장부(200)가 제1 노말 데이터 저장부(600A) 및 제2 노말 데이터 저장부(600B)로, 글로벌 라인(GIO_LINE)이 제1 글로벌 라인(GIO_LINE_1) 및 제2 글로벌 라인(GIO_LINE_2)으로, 테스트 데이터 저장부(220)가 테스트 데이터 저장부(620C)로, 접속선택부(240)가 제1 접속선택부(640A) 및 제2 접속선택부(640B)로, 비트 대역폭 확장부(260)가 비트 대역폭 확장부(660C)로 바뀌고, 글로벌 라인 연결 제어부(690)가 더 추가되었다는 것을 알 수 있다.
즉, 본 발명의 제3 실시예에 따라 도 6b에 도시된 반도체 메모리 장치의 다목적 레지스터(MPR) 동작회로에는 제1 노말 데이터 저장부(600A) 및 제2 노말 데이터 저장부(600B) 및 제1 글로벌 라인(GIO_LINE_1)과 제2 글로벌 라인(GIO_LINE_2)을 포함하면서 노말 데이터(NR_DATA)가 입/출력되는 통로가 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 다목적 레지스터(MPR) 동작회로에 비해 두 배로 늘어난 상태가 되었다는 알 수 있다. 그럼에도 불구하고, 본 발명의 제3 실시예에 따라 도 6b에 도시된 반도체 메모리 장치의 다목적 레지스터(MPR) 동작회로에는 한 개의 테스트 데이터 저장부(620C)와 두 개의 접속선택부(640A, 640B)와 한 개의 비트 대역폭 확장부(660C)를 구비한 상태에서 글로벌 라인 연결 제어부(690)를 추가함으로써 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 다목적 레지스터(MPR) 동작회로와 동일한 동작이 수행될 수 있도록 하였다. 즉, 제1 글로벌 라인(GIO_LINE_1)과 제2 글로벌 라인(GIO_LINE_2)으로 노말 데이터(NR_DATA)가 입/출력되어야 할 때에는 서로 접속되지 않은 상태가 되도록 하여 두 개의 글로벌 라인을 각각 사용하고, 제1 글로벌 라인(GIO_LINE_1)과 제2 글로벌 라인(GIO_LINE_2)으로 테스트 데이터(TS_DATA)가 출력되어야 할 때에는 서로 접속된 상태가 되도록 하여 한 개의 글로벌 라인을 사용하는 것과 같은 효과를 준다.
이상에서 살펴본 바와 같이, 본 발명의 제3 실시예에 따른 반도체 메모리 장치의 다목적 레지스터(MPR) 동작회로는 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 다목적 레지스터(MPR) 동작회로와 마찬가지로 이미 존재하고 있는 모드 설정 라인(MD_CONF_LINE)을 통해 어드레스 신호(ADDR)를 테스트 데이터(TS_DATA)로 전환하여 전달하는 방식을 사용하므로 반적인 반도체 메모리 장치에 비해 그 면적이 크게 증가하지 않는 상태에서 차세대 메모리 제품군에서 새롭게 제기된 다목적 레지스터(MPR)의 입/출력 특성을 만족시키는 것이 가능하다.
즉, 다목적 레지스터(MPR)에 대응하는 구성요소인 테스트 데이터 저장부(620A, 620B or 620C)에 저장되는 테스트 데이터(TS_DATA)가 모드 설정 라인(MD_CONF_LINE)을 통해 반도체 시스템에서 인가되므로 그 값이 반도체 시스템을 통해 변동가능하다는 것을 알 수 있다. 또한, 반도체 메모리 장치에 이미 존재하는 모드 설정 라인(MD_CONF_LINE)을 통해 테스트 데이터(TS_DATA)를 입력받게 되므로, 테스트 데이터(TS_DATA)를 입력받기 위해 추가적으로 라인을 더 배치할 필요가 없다는 것을 알 수 있다. 이와 같이, 본 발명의 제3 실시예에 따른 반도체 메모리 장치의 다목적 레지스터(MPR) 동작회로를 적용하게 되면, 차세대 메모리 제품군에서 새롭게 제기된 다목적 레지스터(MPR)의 입/출력 특성을 만족시킬 뿐만 아니라 반도체 메모리 장치의 면적이 늘어나는 것을 최소한으로 줄이는 것이 가능하다는 것을 알 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
100, 200 : 노말 데이터 저장부
120, 220, 620C : 테스트 데이터 저장부
140, 240 : 접속선택부 160, 260, 660C : 비트 대역폭 확장부
170, 270 : 커맨드 입력부 210, 610 : 모드 설정 제어부
230, 630 : 내부회로 250, 650 : 테스트 커맨드 생성부
600A : 제1 노말 데이터 저장부 600B : 제2 노말 데이터 저장부
620A : 제1 테스트 데이터 저장부 600B : 제2 테스트 데이터 저장부
640A : 제1 접속선택부 640B : 제2 접속선택부
660A : 제1 비트 대역폭 확장부 660B : 제2 비트 대역폭 확장부
690 : 글로벌 라인 연결 제어부

Claims (31)

  1. 노말 동작 모드에서 라이트/리드 커맨드 및 어드레스 신호에 응답하여 노말 데이터를 저장하고, 저장된 노말 데이터를 출력하는 노말 데이터 저장부;
    테스트 동작 모드에서 상기 라이트 커맨드에 응답하여 상기 어드레스 신호를 테스트 데이터로서 저장하고, 상기 리드 커맨드에 응답하여 저장된 테스트 데이터를 출력하는 테스트 데이터 저장부; 및
    동작 모드에 대응하여 상기 노말 데이터 저장부의 데이터 입/출력단 및 상기 테스트 데이터 저장부의 데이터 출력단을 선택적으로 글로벌 라인과 접속시키기 위한 접속선택부
    를 구비하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    동작 모드와 상관없이 상기 어드레스 신호를 입력받기 위한 어드레스 입력 라인을 더 구비하며,
    상기 노말 동작 모드에서 상기 글로벌 라인을 통해 상기 노말 데이터를 입/출력하고,
    상기 테스트 동작 모드에서 상기 글로벌 라인을 통해 상기 테스트 데이터를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 테스트 데이터 저장부는,
    상기 테스트 데이터를 저장할 수 있는 테스트 데이터 저장 공간을 구비하며,
    상기 테스트 동작 모드에서 상기 라이트 커맨드에 응답하여 상기 어드레스 입력 라인을 통해 입력되는 상기 어드레스 신호를 상기 테스트 데이터로서 저장하고, 상기 리드 커맨드에 응답하여 저장된 테스트 데이터를 상기 글로벌 라인으로 출력하며,
    상기 노말 동작 모드에서 상기 라이트/리드 커맨드와 상관없이 상기 어드레스 신호를 테스트 데이터로서 저장하지 않는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 테스트 데이터 저장부는,
    상기 어드레스 입력 라인으로부터 입력되는 상기 어드레스 신호 중 일부 비트의 값에 의해 선택이 가능하고, 일부 비트를 제외한 나머지 비트를 상기 테스트 데이터로서 각각 저장할 수 있는 다수의 테스트 데이터 저장 공간을 구비하며,
    상기 테스트 동작 모드에서 상기 다수의 테스트 데이터 저장 공간 중 상기 어드레스 신호의 일부 비트에 대응하는 어느 하나의 저장 공간을 선택함으로써 상기 라이트 커맨드에 응답하여 상기 어드레스 신호의 나머지 비트를 상기 테스트 데이터로서 선택된 저장 공간에 저장하고, 상기 리드 커맨드에 응답하여 선택된 저장 공간에 저장된 테스트 데이터를 글로벌 라인으로 출력하며,
    상기 노말 동작 모드에서 상기 라이트/리드 커맨드와 상관없이 상기 어드레스 신호를 상기 테스트 데이터로서 저장하지 않는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제2항에 있어서,
    상기 접속선택부는,
    상기 노말 동작 모드에서 상기 노말 데이터 저장부의 데이터 입/출력단과 상기 글로벌 라인을 접속시키고,
    상기 테스트 동작 모드에서 상기 테스트 데이터 저장부의 데이터 출력단과 상기 글로벌 라인을 접속시키는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제1항에 있어서,
    상기 테스트 동작 모드에서 상기 테스트 데이터 저장부의 데이터 출력단을 통해 출력되는 상기 테스트 데이터의 비트 대역폭을 설정된 값으로 확장하여 상기 글로벌 라인의 비트 대역폭과 동일하게 만들기 위한 비트 대역폭 확장부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 어드레스 신호를 입력받기 위한 어드레스 입력 라인;
    테스트 진입 제어신호에 응답하여 상기 어드레스 입력 라인을 통해 입력되는 상기 어드레스 신호를 테스트 데이터 또는 모드 설정 코드로서 모드 설정 라인으로 출력하는 모드 설정 제어부;
    테스트 라이트 커맨드에 응답하여 상기 모드 설정 라인을 통해 입력되는 테스트 데이터를 저장하고, 테스트 리드 커맨드에 응답하여 저장된 테스트 데이터를 글로벌 라인으로 출력하는 테스트 데이터 저장부; 및
    상기 테스트 진입 제어신호 및 상기 모드 설정 라인을 통해 입력되는 상기 모드 설정 코드에 응답하여 미리 설정된 내부 동작 모드가 설정되는 내부 회로
    를 구비하는 반도체 메모리 장치.
  8. 제7항에 있어서,
    상기 테스트 진입 제어신호 및 라이트/리드 커맨드에 응답하여 상기 테스트 라이트 커맨드와 상기 테스트 리드 커맨드를 생성하기 위한 테스트 커맨드 생성부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서,
    상기 테스트 커맨드 생성부는,
    상기 테스트 진입 제어신호의 활성화구간에서 상기 라이트/리드 커맨드가 활성화될 때 상기 테스트 라이트 커맨드와 상기 테스트 리드 커맨드를 활성화시키고, 상기 라이트/리드 커맨드가 비활성화될 때 상기 테스트 라이트 커맨드와 상기 테스트 리드 커맨드를 비활성화시키며,
    상기 테스트 진입 제어신호의 비활성화구간에서 상기 라이트/리드 커맨드와 활성화여부와 상관없이 상기 테스트 라이트 커맨드와 상기 테스트 리드 커맨드를 비활성화시키는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제9항에 있어서,
    상기 어드레스 입력 라인을 통해 입력되는 상기 어드레스 신호 및 상기 라이트/리드 커맨드에 응답하여 상기 글로벌 라인을 통해 노말 데이터를 입력받아 저장하고, 저장된 노말 데이터를 상기 글로벌 라인을 통해 출력하는 노말 데이터 저장부; 및
    상기 테스트 진입 제어신호에 응답하여 상기 노말 데이터 저장부 및 상기 테스트 데이터 저장부를 선택적으로 상기 글로벌 라인과 접속시키기 위한 접속선택부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제10항에 있어서,
    상기 테스트 데이터 저장부는,
    상기 테스트 데이터를 저장할 수 있는 테스트 데이터 저장 공간을 구비하고,
    상기 테스트 라이트 커맨드에 응답하여 상기 모드 설정 라인으로부터 입력되는 상기 테스트 데이터를 저장하며,
    상기 테스트 리드 커맨드에 응답하여 저장된 테스트 데이터를 상기 글로벌 라인으로 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제10항에 있어서,
    상기 테스트 데이터 저장부는,
    상기 모드 설정 라인으로부터 입력되는 상기 테스트 데이터 중 일부 비트 값에 의해 선택이 가능하고, 일부 비트를 제외한 나머지 비트를 각각 저장할 수 있는 다수의 테스트 데이터 저장 공간을 구비하고,
    상기 테스트 라이트 커맨드가 활성화될 때 상기 테스트 데이터의 일부 비트에 따라 상기 다수의 테스트 데이터 저장 공간 중 어느 하나의 저장 공간을 선택하여 상기 테스트 데이터의 나머지 비트를 저장하며,
    상기 테스트 리드 커맨드가 활성화될 때 상기 테스트 데이터의 일부 비트에 따라 상기 다수의 테스트 데이터 저장 공간 중 어느 하나의 저장 공간에 저장된 값을 상기 글로벌 라인으로 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제10항에 있어서,
    상기 접속선택부는,
    상기 테스트 진입 제어신호의 비활성화구간에서 상기 노말 데이터 저장부의 데이터 입/출력단과 상기 글로벌 라인을 접속시키고,
    상기 테스트 진입 제어신호의 활성화구간에서 상기 테스트 데이터 저장부의 데이터 출력단과 상기 글로벌 라인을 접속시키는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제7항에 있어서,
    상기 모드 설정 제어부는,
    상기 테스트 진입 제어신호의 비활성화구간에서 상기 어드레스 입력 라인에 실린 상기 어드레스 신호에 응답하여 상기 모드 설정 코드를 생성한 뒤 상기 모드 설정 라인을 통해 상기 내부 회로로 전달하고,
    상기 테스트 진입 제어신호의 활성화구간에서 상기 어드레스 입력 라인에 실린 상기 어드레스 신호를 그대로 상기 테스트 데이터로서 상기 모드 설정 라인에 실어 상기 테스트 데이터 저장부로 전달하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제7항에 있어서,
    상기 테스트 리드 커맨드가 활성화될 때 상기 테스트 데이터 저장부의 데이터 출력단을 통해 출력되는 상기 테스트 데이터의 비트 대역폭을 설정된 값으로 확장하여 상기 글로벌 라인의 비트 대역폭과 동일하게 만들기 위한 비트 대역폭 확장부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 어드레스 신호를 입력받기 위한 어드레스 입력 라인;
    테스트 진입 제어신호에 응답하여 상기 어드레스 입력 라인을 통해 입력되는 상기 어드레스 신호를 테스트 데이터 또는 모드 설정 코드로서 모드 설정 라인으로 출력하는 모드 설정 제어부;
    테스트 라이트 커맨드에 응답하여 상기 모드 설정 라인을 통해 입력되는 상기 테스트 데이터를 저장하고, 테스트 리드 커맨드에 응답하여 저장된 테스트 데이터를 제1 글로벌 라인 및 제2 글로벌 라인으로 출력하는 테스트 데이터 저장부; 및
    상기 테스트 진입 제어신호 및 상기 모드 설정 라인을 통해 입력되는 상기 모드 설정 코드에 응답하여 미리 설정된 내부 동작 모드가 설정되는 내부 회로
    를 구비하는 반도체 메모리 장치.
  17. 제16항에 있어서,
    라이트/리드 커맨드 및 상기 어드레스 신호에 응답하여 상기 제1 글로벌 라인을 통해 노말 데이터를 입력받아 저장하고, 저장된 노말 데이터를 상기 제1 글로벌 라인을 통해 출력하는 제1 노말 데이터 저장부; 및
    상기 라이트/리드 커맨드 및 상기 어드레스 신호에 응답하여 상기 제2 글로벌 라인을 통해 상기 노말 데이터를 입력받아 저장하고, 저장된 노말 데이터를 상기 제2 글로벌 라인을 통해 출력하는 제2 노말 데이터 저장부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제17항에 있어서,
    상기 테스트 데이터 저장부는,
    상기 테스트 라이트 커맨드에 응답하여 상기 모드 설정 라인을 통해 입력되는 상기 테스트 데이터를 저장하고, 상기 테스트 리드 커맨드에 응답하여 저장된 테스트 데이터를 상기 제1 글로벌 라인으로 출력하는 제1 테스트 데이터 저장부; 및
    상기 테스트 라이트 커맨드에 응답하여 상기 모드 설정 라인을 통해 입력되는 상기 테스트 데이터를 저장하고, 상기 테스트 리드 커맨드에 응답하여 저장된 테스트 데이터를 상기 제2 글로벌 라인으로 출력하는 제2 테스트 데이터 저장부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제18항에 있어서,
    상기 테스트 진입 제어신호에 응답하여 상기 제1 노말 데이터 저장부 및 상기 제1 테스트 데이터 저장부를 선택적으로 상기 제1 글로벌 라인과 접속시키고, 상기 제2 노말 데이터 저장부 및 상기 제2 테스트 데이터 저장부를 선택적으로 상기 제2 글로벌 라인과 접속시키기 위한 접속선택부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제19항에 있어서,
    상기 접속선택부는,
    상기 테스트 진입 제어신호의 비활성화구간에서 상기 제1 노말 데이터 저장부와 상기 제1 글로벌 라인을 접속시키고 상기 제2 노말 데이터 저장부와 상기 제2 글로벌 라인을 접속시키며,
    상기 테스트 진입 제어신호의 활성화구간에서 상기 제1 테스트 데이터 저장부와 상기 제1 글로벌 라인을 접속시키고 상기 제2 테스트 데이터 저장부와 상기 제2 글로벌 라인을 접속시키는 것을 특징으로 하는 반도체 메모리 장치.
  21. 제17항에 있어서,
    상기 테스트 진입 제어신호에 응답하여 상기 제1 노말 데이터 저장부 및 상기 테스트 데이터 저장부를 선택적으로 상기 제1 글로벌 라인과 접속시키고, 상기 제2 노말 데이터 저장부와 상기 제2 글로벌 라인을 선택적으로 접속시키기 위한 접속선택부; 및
    상기 테스트 진입 제어신호에 응답하여 상기 제1 글로벌 라인과 상기 제2 글로벌 라인을 선택적으로 연결하기 위한 글로벌 라인 연결 제어부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  22. 제21항에 있어서,
    상기 접속선택부는,
    상기 테스트 진입 제어신호의 비활성화구간에서 상기 제1 노말 데이터 저장부의 데이터 입/출력단과 상기 제1 글로벌 라인을 접속시키고 상기 제2 노말 데이터 저장부의 데이터 입/출력단과 상기 제2 글로벌 라인을 접속시키며,
    상기 테스트 진입 제어신호의 활성화구간에서 상기 테스트 데이터 저장부의 데이터 출력단과 상기 제1 글로벌 라인을 접속시키고 상기 제2 노말 데이터 저장부의 데이터 입/출력단과 상기 제2 글로벌 라인을 접속시키지 않는 것을 특징으로 하는 반도체 메모리 장치.
  23. 제22항에 있어서,
    상기 글로벌 라인 연결 제어부는,
    상기 테스트 진입 제어신호의 활성화구간에서 상기 제1 글로벌 라인과 상기 제2 글로벌 라인을 연결하여 상기 테스트 데이터 저장부에 저장된 테스트 데이터가 상기 제1 글로벌 라인을 거쳐 상기 제2 글로벌 라인으로 출력될 수 있도록 하며,
    상기 테스트 진입 제어신호의 비활성화구간에서 상기 제1 글로벌 라인과 상기 제2 글로벌 라인을 연결시키지 않음으로써, 상기 제1 노말 데이터 저장부가 제1 글로벌 라인을 통해 상기 노말 데이터를 입/출력하고, 상기 제2 노말 데이터 저장부가 제2 글로벌 라인을 통해 상기 노말 데이터를 입/출력하도록 하는 것을 특징으로 하는 반도체 메모리 장치.
  24. 제17항에 있어서,
    상기 테스트 진입 제어신호 및 상기 라이트/리드 커맨드에 응답하여 상기 테스트 라이트 커맨드와 상기 테스트 리드 커맨드를 생성하기 위한 테스트 커맨드 생성부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  25. 제24항에 있어서,
    상기 테스트 커맨드 생성부는,
    상기 테스트 진입 제어신호의 활성화구간에서 상기 라이트/리드 커맨드가 활성화될 때 상기 테스트 라이트 커맨드와 상기 테스트 리드 커맨드를 활성화시키고, 상기 라이트/리드 커맨드가 비활성화될 때 상기 테스트 라이트 커맨드와 상기 테스트 리드 커맨드를 비활성화시키며,
    상기 테스트 진입 제어신호의 비활성화구간에서 상기 라이트/리드 커맨드와 활성화여부와 상관없이 상기 테스트 라이트 커맨드와 상기 테스트 리드 커맨드를 비활성화시키는 것을 특징으로 하는 반도체 메모리 장치.
  26. 제25항에 있어서,
    상기 제1 글로벌 라인 및 상기 제2 글로벌 라인이 공통으로 접속되며, 상기 노말 데이터를 입/출력하거나 상기 테스트 데이터를 출력하기 위한 데이터 입/출력 패드를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  27. 제26항에 있어서,
    상기 어드레스 입력 라인을 통해 입력되는 상기 어드레스 신호는, 저장부 선택 어드레스 신호와 저장 공간 선택 어드레스 신호를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  28. 제27항에 있어서,
    상기 모드 설정 제어부는,
    상기 테스트 진입 제어신호의 비활성화구간에서 상기 어드레스 입력 라인에 실린 상기 어드레스 신호에 응답하여 상기 모드 설정 코드를 생성한 뒤 상기 모드 설정 라인을 통해 상기 내부 회로로 전달하고,
    상기 테스트 진입 제어신호의 활성화구간에서 상기 어드레스 입력 라인에 실린 상기 어드레스 신호를 그대로 상기 테스트 데이터로서 상기 모드 설정 라인에 실어 상기 테스트 데이터 저장부로 전달하는 것을 특징으로 하는 반도체 메모리 장치.
  29. 제28항에 있어서,
    상기 테스트 데이터 저장부는,
    상기 테스트 데이터를 저장할 수 있는 테스트 데이터 저장 공간을 구비하고,
    상기 테스트 라이트 커맨드에 응답하여 상기 모드 설정 라인으로부터 입력되는 상기 테스트 데이터를 저장하며,
    상기 테스트 리드 커맨드에 응답하여 저장된 테스트 데이터를 상기 제1 및 제2 글로벌 라인으로 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  30. 제28항에 있어서,
    상기 테스트 데이터 저장부는,
    상기 모드 설정 라인으로부터 입력되는 상기 테스트 데이터 중 상기 저장부 선택 어드레스 신호에 대응하는 일부 비트의 값에 의해 선택이 가능하고, 상기 저장 공간 선택 어드레스 신호에 대응하는 나머지 비트를 각각 저장할 수 있는 다수의 테스트 데이터 저장 공간을 구비하고,
    상기 테스트 라이트 커맨드가 활성화될 때 상기 테스트 데이터 중 일부 비트에 따라 상기 다수의 테스트 데이터 저장 공간 중 어느 하나의 저장 공간을 선택하여 상기 테스트 데이터의 나머지 비트를 저장하며,
    상기 테스트 리드 커맨드가 활성화될 때 상기 테스트 데이터 중 일부 비트에 따라 선택되는 상기 다수의 테스트 데이터 저장 공간 중 어느 하나의 저장 공간에 저장된 값을 상기 제1 및 제2 글로벌 라인으로 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  31. 제16항에 있어서,
    상기 테스트 리드 커맨드가 활성화될 때 상기 테스트 데이터 저장부의 데이터 출력단을 통해 출력되는 데이터의 비트 대역폭을 설정된 값으로 확장하여 상기 제1 및 제2 글로벌 라인의 비트 대역폭과 동일하게 만들기 위한 비트 대역폭 확장부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
KR1020100106778A 2010-10-29 2010-10-29 반도체 메모리 장치 KR101138835B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020100106778A KR101138835B1 (ko) 2010-10-29 2010-10-29 반도체 메모리 장치
US12/980,482 US8437209B2 (en) 2010-10-29 2010-12-29 Integrated circuit
TW100103787A TWI520145B (zh) 2010-10-29 2011-01-31 積體電路
CN201110073585.6A CN102467959B (zh) 2010-10-29 2011-03-25 集成电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100106778A KR101138835B1 (ko) 2010-10-29 2010-10-29 반도체 메모리 장치

Publications (2)

Publication Number Publication Date
KR20120045317A KR20120045317A (ko) 2012-05-09
KR101138835B1 true KR101138835B1 (ko) 2012-05-15

Family

ID=45996614

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100106778A KR101138835B1 (ko) 2010-10-29 2010-10-29 반도체 메모리 장치

Country Status (4)

Country Link
US (1) US8437209B2 (ko)
KR (1) KR101138835B1 (ko)
CN (1) CN102467959B (ko)
TW (1) TWI520145B (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9280454B1 (en) * 2012-03-02 2016-03-08 Cadence Design Systems, Inc. Method and system for re-ordering bits in a memory system
KR101919415B1 (ko) * 2012-08-08 2018-11-16 에스케이하이닉스 주식회사 반도체 장치
KR20140042312A (ko) * 2012-09-28 2014-04-07 에스케이하이닉스 주식회사 반도체 장치 및 그 동작 방법
US9076558B2 (en) * 2012-11-01 2015-07-07 Nanya Technology Corporation Memory test system and memory test method
KR102038414B1 (ko) * 2013-06-20 2019-11-26 에스케이하이닉스 주식회사 테스트 장치 및 그의 동작 방법
JP2016170747A (ja) * 2015-03-16 2016-09-23 セイコーエプソン株式会社 半導体集積回路装置及びそれを用いた電子機器
KR102538991B1 (ko) * 2016-07-15 2023-06-02 에스케이하이닉스 주식회사 반도체 테스트 장치 및 반도체 테스트 방법
KR20180086817A (ko) * 2017-01-23 2018-08-01 에스케이하이닉스 주식회사 반도체장치
CN111209604B (zh) * 2018-11-22 2022-03-25 长鑫存储技术有限公司 一种存储器芯片的检测方法、装置和终端

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090004494A (ko) * 2007-06-29 2009-01-12 주식회사 하이닉스반도체 반도체 메모리 장치

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3204190B2 (ja) * 1997-12-26 2001-09-04 日本電気株式会社 半導体記憶装置
KR100451466B1 (ko) * 2002-10-31 2004-10-08 주식회사 하이닉스반도체 테스트 성능이 개선된 반도체 메모리 장치
DE10334801B3 (de) * 2003-07-30 2005-01-27 Infineon Technologies Ag Halbleiterschaltung und Verfahren zum Testen, Überwachen und applikationsnahen Einstellen einer Halbleiterschaltung
KR100719377B1 (ko) 2006-01-19 2007-05-17 삼성전자주식회사 데이터 패턴을 읽는 반도체 메모리 장치
KR20080089015A (ko) * 2007-03-30 2008-10-06 주식회사 하이닉스반도체 테스트 코드롬을 구비한 반도체 메모리 장치

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090004494A (ko) * 2007-06-29 2009-01-12 주식회사 하이닉스반도체 반도체 메모리 장치

Also Published As

Publication number Publication date
KR20120045317A (ko) 2012-05-09
US8437209B2 (en) 2013-05-07
CN102467959B (zh) 2016-05-18
TWI520145B (zh) 2016-02-01
CN102467959A (zh) 2012-05-23
US20120106227A1 (en) 2012-05-03
TW201218209A (en) 2012-05-01

Similar Documents

Publication Publication Date Title
KR101138835B1 (ko) 반도체 메모리 장치
US7466623B2 (en) Pseudo SRAM capable of operating in continuous burst mode and method of controlling burst mode operation thereof
KR100719377B1 (ko) 데이터 패턴을 읽는 반도체 메모리 장치
JP5528724B2 (ja) 半導体記憶装置及びこれを制御するメモリコントローラ、並びに、情報処理システム
US7355912B2 (en) Auto-precharge control circuit in semiconductor memory and method thereof
US7227794B2 (en) Internal voltage generation control circuit and internal voltage generation circuit using the same
US8320197B2 (en) Semiconductor memory device
US9070428B2 (en) Semiconductor device
US6256240B1 (en) Semiconductor memory circuit
US7710804B2 (en) Auto precharge circuit sharing a write auto precharge signal generating unit
US8230140B2 (en) Latency control circuit and method using queuing design method
US7706196B2 (en) Semiconductor memory device
US7813197B2 (en) Write circuit of memory device
US7230865B2 (en) Input/output line sharing apparatus of semiconductor memory device
KR100527552B1 (ko) 반도체 메모리장치
JP2015207333A (ja) 半導体装置及びこれを備える情報処理システム
KR100903387B1 (ko) 전력 소모를 줄이는 반도체 메모리 장치
KR100924017B1 (ko) 오토 프리차지 회로 및 오토 프리차지 방법
KR100818102B1 (ko) 컬럼 어드레스 선택 신호 발생 회로
KR100381969B1 (ko) 데이타 리드장치
KR100892342B1 (ko) 안정적 데이터 액세스를 위한 반도체 메모리 장치
JP2007066381A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160321

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170323

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180326

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20190325

Year of fee payment: 8