KR100527552B1 - 반도체 메모리장치 - Google Patents

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KR100527552B1 KR10-1999-0011710A KR19990011710A KR100527552B1 KR 100527552 B1 KR100527552 B1 KR 100527552B1 KR 19990011710 A KR19990011710 A KR 19990011710A KR 100527552 B1 KR100527552 B1 KR 100527552B1
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Abstract

본 발명은 고속동작 및 저전력소모가 가능한 반도체 메모리장치에 관한 것으로, 특히 셀 캐패시터 노드의 전위를 검출하여 이를 셀에 저장되길 원하는 전위값과 비교한 후 그 비교 결과값에 의해 컬럼 선택신호의 활성화 타이밍 및 리프레쉬 주기를 조정하여 메모리 셀의 데이타 라이트동작을 제어하므로써, 내부 동작시간을 최적화하여 고속화를 실현하고 또한 리프레쉬 주기결정을 자동으로 수행하여 저전력소모를 동시에 실현시킨 반도체 메모리장치에 관한 것이다.

Description

반도체 메모리장치{Semi-conductor memory device}
본 발명은 반도체 메모리장치에 관한 것으로, 보다 상세하게는 비교기를 사용하여 메모리 셀의 데이타 라이트동작을 제어하므로써 내부 동작시간을 최적화하여 고속화를 실현하고 또한 리프레쉬 주기결정을 자동으로 수행하여 저전력소모를 동시에 실현한 반도체 메모리장치에 관한 것이다.
일반적으로, 메모리 소자에서의 내부 동작시간은 메모리 셀에 데이타를 저장하고 또 셀에 저장되어있는 데이타를 읽기 위해 요구되는 시간을 의미하며, 지금까지의 내부 동작시간을 고속화하기 위한 연구는 데이타를 읽는데 요구되는 동작시간에 중점을 두고 진행되어 왔다.
디램의 경우도 마찬가지로 데이타의 저장 또한 필연적으로 행해지는 동작이면서도 종래 기술에서는 데이타가 지나가는 즉, 출력되는 장치에 대한 관심만이 높았을 뿐 셀에 데이타가 라이트되어 저장되는 시간에 관해서는 정확한 제어를 하지 못하였으며 일정시간의 충분한 시간으로만 제어를 해 왔을 뿐이다.
이러한 방식의 종래기술은 동작제어용 클럭신호의 인가속도가 느릴때에는 라이트동작시의 소모시간이 큰 문제로 부각되지는 않지만, 현재와 같이 초고속으로 동작하는 경우에는 쓰기(write)동작 이후의 기타 다른 동작에 영향이 없도록 하기위해 일정시간 이후에나 다른 동작이 가능해지도록 제어할 뿐만 아니라 스펙(spec)에서부터 동작을 금지하게 되기 때문에 고속화를 저하시키는 요인으로 작용하게 된다.
그리고, 단순히 클럭 인가속도만 고속화하여 동작시킬 경우, 상기한 동작금지 시간은 줄어들지 않고 일정하게 유지되기 때문에, 단순히 제어 클럭신호만 고속으로 인가될 뿐 소자 내부에서의 동작시간의 한계는 그대로 존재하게 되며, 칩의 사이즈가 작아지고 내부신호의 전달이 빨라져도 확실한 제어를 하지 못하게 되는 문제점이 있다.
또한, 셀 데이타의 쓰기동작을 위해 요구되는 동작시간이 어느 정도인지는 칩을 만들어 테스트하기 이전에는 정확히 알 수 없기 때문에, 이를 바탕으로 시간을 재조정하며 상기 동작을 반복해야 하므로 효율면에서도 크게 떨어지는 문제점이 있다.
한편, 종래기술에 따른 반도체 메모리장치에서의 셀프 리프레쉬동작은 정해진 일정주기에 의해 리프레쉬가 수행된다. 즉, 공정과정이나 기타 다른 요인 등에 의해 리프레쉬 주기를 변경해야 하는 상황에서는 퓨즈나 다른 물리적인 방법에 의해서만 주기변경이 가능하여서 이로 인해 리프레쉬 주기가 상당히 많은 마진을 갖고 설계되어지는 것이 일반적이었다.
이때의 마진은 리프레쉬 주기를 작게 하여 그만큼 리프레쉬를 자주 수행해주도록 하는 것을 의미하며, 이에따른 상당한 전력소모가 뒤따라 저전력소모용 PC 및 노트북 등의 사용에 제한이 따르는 문제점이 있다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 메모리 셀의 데이타 라이트시간을 최적화하여 고속동작을 실현하며 리프레쉬 주기결정을 자동으로 수행하여 저전력소모를 실현하도록 한 반도체 메모리장치를 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명의 제1 실시예에 의한 반도체 메모리장치는 메모리 셀에 저장된 데이타전위를 검출하는 전위 검출수단과;
상기 전위 검출수단으로부터 측정된 전위를 일측 입력단으로 인가받아 메모리 셀 내에 저장되길 원하는 전위수준을 갖고 타측 입력단으로 인가되는 기준 비교신호와 비교하는 비교수단과;
상기 비교수단의 출력신호를 입력받아 컬럼 선택신호의 활성화 타이밍을 조절하여 상기 메모리 셀에 저장된 데이타전위를 제어하는 제어수단을 구비하는 것을 특징으로 한다.
또한, 본 발명의 제2 실시예에 의한 반도체 메모리장치는 메모리 셀에 저장된 데이타전위를 검출하는 전위 검출수단; 상기 전위 검출수단으로부터 측정된 전위를 일측 입력단으로 인가받고 타측 입력단으로는 리프레쉬 제어신호를 입력받아 이들 두 신호를 비교하는 비교수단과;
상기 비교수단의 출력신호를 입력받아 이에따라 셀프 리프레쉬주기를 조정하여 적정 리프레쉬주기를 출력하는 리프레쉬주기 조정수단을 구비하는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 1 은 본 발명의 제1 실시예에 따른 반도체 메모리장치의 블럭 구성도를 나타낸 것으로, 메모리 셀 내의 데이타 저장부(셀 캐패시터 노드)의 전위를 검출하는 전위 검출수단(110)과; 상기 전위 검출수단(110)으로부터 측정된 전위를 일측 입력단으로 인가받아 메모리 셀 내에 저장되길 원하는 전위수준을 갖고 타측 입력단으로 인가되는 기준 비교신호(Vref)와 비교하는 비교수단(120)과; 상기 비교수단(120)의 출력신호를 입력받아 컬럼 선택신호(Yi)의 활성화 타이밍을 조절하여 상기 메모리 셀내의 데이타 저장부(셀 캐패시터 노드)의 전위수준을 제어하는 제어수단(130)을 구비하여 구성된다.
도 2 는 본 발명에서 사용되는 전위 검출노드와 컬럼 선택신호와의 관계를 도시한 개략도로, 비트라인(BL1)과 전위 검출노드의 사이에 연결되며 워드라인이 게이트단에 접속된 스위칭기능의 엔모스 트랜지스터(T1)와 상기 엔모스 트랜지스터(T1)의 턴-온에 의해 데이타(또는 전하)를 저장하는 셀 캐패시터(C1)로 이루어진 메모리 셀과; 컬럼 선택신호(Yi)에 의해 스위칭되어 비트라인(BL1, BL2)에 실린 데이타를 데이타 버스라인(DB, /DB)으로 전달하는 스위칭소자(T2, T3)를 나타낸다.
본 발명에 따른 반도체 메모리 장치는 상기 전위 검출노드(즉, 셀 캐패시터 노드)로부터 측정된 저장 데이타의 전위를 출력으로 뽑아 후단에 연결된 비교기의 일측 입력신호로 사용하게 되는데, 이때 상기 셀 캐패시터 노드의 전위를 측정하는 방법으로는 셀 코아부분에서 직접 연결하는 방법과, 다른 기타장치가 있는 주변영역(Peri 영역)에 셀 코아의 한 부분을 가져가는 방법과, 또는 모델링에 의한 구성방법 등을 사용할 수 있겠다.
도 3 은 본 발명에서 사용되는 비교수단(120)의 일 예를 나타낸 회로 구성도로, 상기한 여러가지 방법에 의해 검출한 셀 캐패시터 노드의 전위신호를 일측 입력신호로 인가받으며 타측 입력단으로는 셀 내에 저장되길 원하는 전위수준을 갖는 기준 비교신호(Vref)를 입력받아 이들 두신호를 비교하는 전류-미러(current-mirror)구조의 차동 증폭기로 구성된다.
이의 세부 구성 및 동작은 공지된 사항이므로, 자세한 설명은 생략하기로 한다.
도 4 는 본 발명에서 사용되는 제어수단(130)의 일 예를 나타낸 회로 구성도로, 컬럼 어드레스신호(Y-add)를 입력받아 이를 각각 버퍼링하는 다수의 버퍼링부(40∼43)와; 상기 다수의 버퍼링부(40∼43) 출력신호를 각각의 일 입력신호로 인가받으며, 상기 비교수단(120)의 출력신호를 각각의 타 입력신호로 인가받아 컬럼 선택신호(Yi)의 발생을 제어하는 다수의 논리 연산부(50∼53)를 구비하여 구성된다.
동 도면의 경우, 상기 버퍼링부(40∼43)는 직렬연결된 다수의 인버터로 구성하며, 상기 논리 연산부(50∼53)는 각각 낸드게이트로 구성한다.
상기 구성에 의해, 본 발명에 따른 반도체 메모리장치는 상기 비교수단(120)에 의해 컬럼 선택신호(Yi)를 제어하게 되는데, 상기 컬럼 선택신호(Yi)의 턴-온 타임을 조정하므로써, 불필요한 시간 또는 모자라는 시간을 제거하게 된다.
그래서, 공정 혹은 다른 기타요인에 의해 쓰기동작에 소요되는 시간이 변화하더라도 적정한 시간으로 컬럼 선택신호(Yi)의 턴-온 타임을 제어할 수 있게 되는 것이다.
도 5 는 본 발명의 제2 실시예에 따른 반도체 메모리장치의 블럭 구성도를 나타낸 것으로, 메모리 셀 내의 데이타 저장부(셀 캐패시터 노드)의 전위를 검출하는 전위 검출수단(210)과; 상기 전위 검출수단(210)으로부터 측정된 전위를 일측 입력단으로 인가받고 타측 입력단으로는 리프레쉬 제어신호를 입력받아 이들 두 신호의 전위수준을 비교하는 비교수단(220)과; 상기 비교수단(220)의 출력신호를 입력받아 이에따라 셀프 리프레쉬주기를 조정하여 적정 리프레쉬주기를 출력하는 리프레쉬주기 조정수단(230)을 구비하여 구성된다.
상기 비교수단(220)의 구성 및 셀 캐패시터 노드의 전위 검출방법은 상기한 제1 실시예와 동일하므로 설명의 중복을 피하기 위해 자세한 설명은 생략하기로 하고, 상기 리프레쉬주기 조정수단(230)의 구성 및 동작에 대해 자세히 살펴보기로 한다.
도 6 은 도 5 에 도시된 리프레쉬주기 조정수단(230)의 일 예를 나타낸 회로 구성도로, 서로 다른 주기를 갖는 다수의 리프레쉬 주기신호(f1∼f4)를 입력받아 각각의 입력신호와 제1 및 제2 제어신호의 조합에 의해 단일 리프레쉬 주기신호만을 선택적으로 출력하는 출력 구동부(60: NAND1∼NAND4)와; 상기 각각의 출력 구동부(NAND1∼NAND4) 출력신호를 입력받아 상기 활성화된 리프레쉬 주기신호에 대해 선행주기를 갖고 입력되는 리프레쉬 주기신호의 활성화방지를 위한 제1 제어신호를 발생시켜 선행 리프레쉬 주기신호 출력 구동부의 일측 입력신호로 전달하는 제1 래치 회로부(61)와; 상기 비교수단(220)으로부터 출력되는 신호의 제어하에 활성화된 리프레쉬 주기신호(f1∼f4)에 대해 후속 주기를 갖고 입력되는 리프레쉬 주기신호가 활성화되면 기활성화된 리프레쉬 주기신호의 발생을 방지하기 위한 제2 제어신호를 발생시켜 각각의 출력 구동부(NAND1∼NAND4)의 타측 입력신호로 전달하는 제2 래치 회로부(62)를 각각의 리프레쉬 주기신호마다 구비하여 구성한다.
동 도면의 경우, 상기 출력 구동부(60)는 각각의 리프레쉬 주기신호(f1∼f4)와 상기 제1 및 제2 제어신호를 조합하는 각각의 낸드게이트(NAND1∼NAND4)로 구성된다.
도 7 은 도 6 에 도시된 제1 및 제2 래치 회로부(61, 62)의 일 예를 나타낸 회로 구성도로, 제1 노드(N1)와 접지단 사이에 연결되며 리세트 제어신호(reset)가 게이트단으로 인가되는 NMOS 트랜지스터(MN1)와; 전원전압 인가단과 상기 제1 노드(N1) 사이에 연결되며 게이트단으로 입력신호가 인가되는 제1 PMOS 트랜지스터(MP1)와; 상기 제1 노드(N1)와 접지단 사이에 연결된 캐패시터(C1)와; 상기 제1 노드(N1)와 제2 노드 사이에 연결된 제1 인버터(IV1)와; 전원전압 인가단과 상기 제1 노드(N1) 사이에 연결되며 상기 제2 노드(N2)의 전위가 게이트단으로 피드백되어 인가되는 제2 PMOS 트랜지스터(MP2)와; 상기 제2 노드에 연결된 다수의 인버터(IV2, IV3)로 구성된다.
그래서, 상기 제1 및 제2 래치 회로부(61, 62)는 초기에는 출력신호를 '하이'로 세팅하게 되며, 그 입력신호(input)가 '로우'로 천이되는 순간에 출력신호(output)를 '로우'레벨로 천이시켜 래치하게 된다.
상기구성으로 이루어진 본 발명의 실시예에서는 최종 출력신호가 '로우'레벨로 출력되는 경우 활성화되도록 반대 위상을 갖고 동작하게 된다.
이하, 상기 구성을 갖는 리프레쉬주기 조정수단(230)의 동작을 도면을 참조하며 살펴보기로 한다.
우선, 초기에 '하이'상태로 래치되는 제1 및 제2 래치 회로부(61, 62)의 출력신호에 의해 출력 구동부(60)로 입력되는 제1 및 제2 제어신호는 모두 '하이'가 되기 때문에, 나머지 입력신호인 리프레쉬 주기신호(f1∼f4)에 따라 그 출력신호의 상태가 바뀌게 된다.
이때, 활성화되어 발생하는 리프레쉬 주기신호외의 나머지 리프레쉬 주기신호는 상기 제1 및 제2 래치 회로부(61, 62)의 동작에 의해 발생이 억제되게 되는데, 이 동작을 예를들어 살펴보면 다음과 같다.
활성화되어 최종 출력단으로 발생되는 리프레쉬 주기신호가 'f2' 라고 가정할 때, 출력 구동부(60)내 제2 낸드게이트(NAND2)의 출력이 '로우(반대의 위상을 갖고 설계되었기 때문에 '로우' 상태가 활성화 상태임)'로 출력되어지면서 후단에 연결된 제1 래치 회로부(61)는 '로우'레벨신호를 래치하게 된다. 이에따라, '로우'레벨의 신호가 선행 리프레쉬 주기신호(f1)를 발생시키고 있는 출력 구동부(60)내 낸드게이트(NAND1)의 일 입력신호로 인가되어지게 되면서 상기 낸드게이트(NAND1)의 출력신호를 '하이(비활성화상태)'로 천이시키면서 선행 리프레쉬 주기신호(f1)의 발생을 막게 된다.
한편, 일정시간이 경과해 기 활성화된 리프레쉬 주기신호(f2)에 후속하는 다음 리프레쉬 주기신호(f3)가 활성화되어지면, 제2 래치 회로부(62)의 입력단으로 '로우'신호가 입력되어지면서 그 출력단에도 '로우'의 신호가 래치되게 된다. 그 결과, '로우'레벨의 활성화된 리프레쉬 주기신호(f2)를 발생하던 낸드게이트(NAND2)의 일 입력단으로 '로우'의 신호가 인가되어지면서 그 출력단으로는 '하이'의 신호를 발생시켜, 기 활서화되어있던 리프레쉬 주기신호(f2)는 그 발생을 멈추고 보다 긴 주기를 갖는 후속 입력의 리프레쉬 주기신호(f3)를 발생시키게 된다.
상기 동작에 의해, 서로 다른 주기의 입력(f1∼f4)에 대해 비교수단의 출력이 '로직하이'인 시간에 가장 늦게 발생되는 주기의 리프레쉬 주기신호가 최종 출력단으로 출력되면서, 리프레쉬주기를 가능한 길게 최적화시켜 저전력소모동작을 가능하게 한다.
이상에서 설명한 바와같이 본 발명에 따른 반도체 메모리장치에 의하면, 라이트동작 제어에 의해 메모리 내부의 라이트동작에서 소모하는 동작시간을 최적화하므로써 메모리의 고속화를 실현할 수 있는 매우 뛰어난 효과가 있다.
또한, 리프레쉬 주기를 자동적으로 최적화된 상태로 결정하므로써 저전력소모를 가능케할 뿐만 아니라, 이에따른 리프레쉬 주기조정을 위한 별도의 물리적인 조정이 필요치 않게되어 부가적인 개발비용도 감소시킬 수 있는 매우 뛰어난 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.
도 1 은 본 발명의 제1 실시예에 따른 반도체 메모리장치의 블럭 구성도
도 2 는 본 발명에서 사용되는 전위 검출노드와 컬럼 선택신호와의 관계를 도시한 개략도
도 3 은 본 발명에서 사용되는 비교수단의 일 예를 나타낸 회로 구성도
도 4 는 본 발명에서 사용되는 제어수단의 일 예를 나타낸 회로 구성도
도 5 는 본 발명의 제2 실시예에 따른 반도체 메모리장치의 블럭 구성도
도 6 은 도 5 에 도시된 리프레쉬주기 조정수단의 일 예를 나타낸 회로 구성도
도 7 은 도 6 에 도시된 래치 회로부의 일 예를 나타낸 회로 구성도
<도면의 주요부분에 대한 부호의 설명>
40∼43: 버퍼링부 50∼53: 논리 연산부
110, 210: 전위 검출수단 120, 220: 비교수단
130: 제어수단 230: 리프레쉬주기 조정수단

Claims (10)

  1. 메모리 셀에 저장된 데이타전위를 검출하는 전위 검출수단과;
    상기 전위 검출수단으로부터 측정된 전위를 일측 입력단으로 인가받아 메모리 셀 내에 저장되길 원하는 전위수준을 갖고 타측 입력단으로 인가되는 기준 비교신호와 비교하는 비교수단과;
    상기 비교수단의 출력신호를 입력받아 컬럼 선택신호의 활성화 타이밍을 조절하여 상기 메모리 셀에 저장된 데이타전위를 제어하는 제어수단을 구비하는 것을 특징으로 하는 반도체 메모리장치.
  2. 제 1 항에 있어서,
    상기 비교수단은 전류-미러구조의 차동 증폭기로 구성하는 것을 특징으로 하는 반도체 메모리장치.
  3. 제 1 항에 있어서,
    상기 제어수단은 컬럼 어드레스신호를 입력받아 이를 각각 버퍼링하는 다수의 버퍼링부와;
    상기 다수의 버퍼링부 출력신호를 각각의 일 입력신호로 인가받으며, 상기 비교수단의 출력신호를 각각의 타 입력신호로 인가받아 컬럼 선택신호의 발생을 제어하는 다수의 논리 연산부를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  4. 제 3 항에 있어서,
    상기 버퍼링부는 직렬연결된 다수의 인버터로 구성하는 것을 특징으로 하는 반도체 메모리장치.
  5. 제 3 항에 있어서,
    상기 논리 연산부는 낸드게이트로 구성하는 것을 특징으로 하는 반도체 메모리장치.
  6. 메모리 셀에 저장된 데이타전위를 검출하는 전위 검출수단과;
    상기 전위 검출수단으로부터 측정된 전위를 일측 입력단으로 인가받고 타측 입력단으로는 리프레쉬 제어신호를 입력받아 이들 두 신호를 비교하는 비교수단과;
    상기 비교수단의 출력신호를 입력받아 이에따라 셀프 리프레쉬주기를 조정하여 적정 리프레쉬주기를 출력하는 리프레쉬주기 조정수단을 구비하는 것을 특징으로 하는 반도체 메모리장치.
  7. 제 6 항에 있어서,
    상기 비교수단은 전류-미러구조의 차동 증폭기로 구성하는 것을 특징으로 하는 반도체 메모리장치.
  8. 제 6 항에 있어서,
    상기 리프레쉬주기 조정수단은 서로다른 주기를 갖는 다수의 리프레쉬 주기신호를 각각 입력받아 제1 및 제2 제어신호에 의해 선택적으로 출력하는 출력 구동부와;
    상기 출력 구동부의 출력신호를 입력받아 상기 활성화된 리프레쉬 주기신호에 대해 선행주기를 갖고 입력되는 리프레쉬 주기신호의 활성화방지를 위한 제1 제어신호를 출력해 상기 출력 구동부의 타 입력단으로 인가하는 제1 래치 회로부와;
    상기 비교수단으로부터 출력되는 신호의 제어하에 활성화된 리프레쉬 주기신호에 대해 후속 주기를 갖고 입력되는 리프레쉬 주기신호가 활성화되면 기활성화된 리프레쉬주기신호의 발생을 억제하도록 제2 제어신호를 상기 출력 구동부의 일 입력단으로 인가하는 제2 래치 회로부를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  9. 제 8 항에 있어서,
    상기 출력 구동부는 상기 각각의 리프레쉬 주기신호와 상기 제1 및 제2 제어신호를 조합하는 낸드게이트로 구성하는 것을 특징으로 하는 밭도체 메모리장치.
  10. 제 8 항에 있어서,
    상기 제1 및 제2 래치 회로부는 각각 제1 노드와 접지단 사이에 연결되며 리세트 제어신가 게이트단으로 인가되는 NMOS 트랜지스터와;
    전원전압 인가단과 상기 제1 노드 사이에 연결되며, 게이트단으로 입력신호가 인가되는 제1 PMOS 트랜지스터와;
    상기 제1 노드와 접지단 사이에 연결된 캐패시터와;
    상기 제1 노드와 제2 노드 사이에 연결된 제1 인버터와;
    전원전압 인가단과 상기 제1 노드 사이에 연결되며, 상기 제2 노드의 전위가 게이트단으로 피드백되어 인가되는 제2 PMOS 트랜지스터와;
    상기 제2 노드에 연결된 다수의 인버터를 구비하는 것을 특징으로 하는 반도체 메모리장치.
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* Cited by examiner, † Cited by third party
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KR100413484B1 (ko) * 2001-06-28 2003-12-31 주식회사 하이닉스반도체 반도체 메모리 장치의 리프레쉬 회로
KR100762842B1 (ko) * 2001-10-23 2007-10-08 매그나칩 반도체 유한회사 반도체 메모리 장치의 초기화 시스템
KR100673901B1 (ko) * 2005-01-28 2007-01-25 주식회사 하이닉스반도체 저전압용 반도체 메모리 장치
KR100798791B1 (ko) * 2005-09-28 2008-01-29 주식회사 하이닉스반도체 주변회로전압 생성장치
US8199600B2 (en) 2005-09-28 2012-06-12 Hynix Semiconductor Inc. Voltage generator for peripheral circuit
KR100800145B1 (ko) 2006-05-22 2008-02-01 주식회사 하이닉스반도체 셀프 리프레쉬 주기 제어 회로 및 그 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11373698B2 (en) 2017-05-26 2022-06-28 SK Hynix Inc. Semiconductor device, semiconductor system including the same and operating method for a semiconductor system

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