KR20190010442A - 동적 전압/주파수 스케일링(dvfs) 스위치를 포함하는 메모리 장치 및 그 동작방법 - Google Patents

동적 전압/주파수 스케일링(dvfs) 스위치를 포함하는 메모리 장치 및 그 동작방법 Download PDF

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Abstract

DVFS 스위치를 포함하는 메모리 장치 및 그 동작방법이 개시된다. 본 개시의 기술적 사상의 일측면에 따른 메모리 장치는, 제1 전원전압을 스위칭하여 제1 파워 레일의 공통 노드로 상기 제1 전원전압을 전달하는 제1 스위치와, 제2 전원전압을 스위칭하여 상기 공통 노드로 상기 제2 전원전압을 전달하는 제2 스위치와, 상기 메모리 장치의 초기 구동 시 상기 제1 스위치를 제어하기 위한 제1 제어신호를 생성하는 제어 로직 및 상기 제1 스위치에 대응하여 배치되고, 상기 제1 제어신호를 마스킹한 제1 마스킹 제어신호를 상기 제1 스위치로 제공함으로써, 상기 제1 스위치가 상기 메모리 장치의 초기 구동 구간 중 적어도 일부의 구간에서 턴 온 상태를 유지하도록 스위칭을 제어하는 마스킹 회로를 구비하는 것을 특징으로 한다.

Description

동적 전압/주파수 스케일링(DVFS) 스위치를 포함하는 메모리 장치 및 그 동작방법{Memory Device including dynamic voltage and frequency scaling switch and Operating Method thereof}
본 개시의 기술적 사상은 메모리 장치에 관한 것으로서, 상세하게는 DVFS 스위치를 포함하는 메모리 장치 및 그 동작방법에 관한 것이다.
고성능 전자 시스템에 널리 사용되고 있는 반도체 메모리 장치(semiconductor memory device)는 그 용량 및 속도가 증가하고 있다. 반도체 메모리 장치의 일 예로서 DRAM(Dynamic Random Access Memory)은 휘발성 메모리(volatile-memory)로서, 커패시터에 저장되어 있는 전하(charge)에 의해 데이터를 판정하는 메모리이다.
DRAM 은 다양한 종류의 전원전압들을 이용하여 그 내부 동작을 수행할 수 있으며, 또한 DVFS(dynamic voltage and frequency scaling) 기술이 적용됨에 따라 DRAM 의 다양한 동작 모드들에서 상기 전원전압들과 동작 주파수가 제어될 수 있다. 또한, 전원전압 관리를 위해 DRAM 은 다수의 파워 레일들과 이에 연결된 스위치들을 포함할 수 있으며, 스위치들의 연결 구조에 따라 적어도 두 개의 전원전압들이 연결되는 공통 노드(또는, 단락(short) 노드)가 존재할 수 있다. 이 때, DRAM 의 초기 구동시 전원전압의 레벨이 안정화되기 전에 스위칭의 오동작이 발생될 수 있으며, 또한 피크(peak) 전류가 상기 공통 노드로 흐름에 의해 소자 손상의 가능성이 있는 문제가 있다.
본 발명의 기술적 사상이 해결하려는 과제는, 메모리 장치의 초기 동작시 피크 전류나 역전류의 발생으로 인한 성능 저하 및 회로 손상 가능성을 감소할 수 있는 메모리 장치 및 그 동작방법을 제공하는 데 있다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 메모리 장치는, 제1 전원전압을 스위칭하여 제1 파워 레일의 공통 노드로 상기 제1 전원전압을 전달하는 제1 스위치와, 제2 전원전압을 스위칭하여 상기 공통 노드로 상기 제2 전원전압을 전달하는 제2 스위치와, 상기 메모리 장치의 초기 구동 시 상기 제1 스위치를 제어하기 위한 제1 제어신호를 생성하는 제어 로직 및 상기 제1 스위치에 대응하여 배치되고, 상기 제1 제어신호를 마스킹한 제1 마스킹 제어신호를 상기 제1 스위치로 제공함으로써, 상기 제1 스위치가 상기 메모리 장치의 초기 구동 구간 중 적어도 일부의 구간에서 턴 온 상태를 유지하도록 스위칭을 제어하는 마스킹 회로를 구비하는 것을 특징으로 한다.
한편, 본 개시의 기술적 사상의 다른 일측면에 따른 메모리 장치는 LPDDR 스펙에 따른 제1 전원전압(VDD1), 제2 하이 전원전압(VDD2H) 및 제2 로우 전원전압(VDD2L)을 수신하고, 상기 제2 하이 전원전압(VDD2H)을 전달하는 제1 파워 레일과 DVFS 기능에 따른 적어도 두 개의 전원전압을 전달하는 제2 파워 레일 사이에 연결되는 제1 DVFS 스위치와, 상기 제2 로우 전원전압(VDD2L)을 전달하는 제3 파워 레일과 상기 제2 파워 레일 사이에 연결되는 제2 DVFS 스위치 및 상기 메모리 장치의 초기 구동 구간에서 상기 제1 DVFS 스위치를 제어하기 위한 제1 DVFS 제어신호를 수신하고, 상기 제1 DVFS 제어신호를 마스킹하여 상기 초기 구동 구간에서 상기 제1 DVFS 스위치를 턴 온 시키기 위한 제1 마스킹 DVFS 제어신호를 상기 제1 DVFS 스위치로 제공하는 마스킹 회로를 구비하는 것을 특징으로 한다.
한편, 본 개시의 기술적 사상의 일측면에 따른 메모리 장치의 동작방법에 있어서, 메모리 장치는 LPDDR 스펙에 따른 제1 전원전압(VDD1), 제2 하이 전원전압(VDD2H) 및 제2 로우 전원전압(VDD2L)을 수신하고, 상기 제2 하이 전원전압(VDD2H)을 제1 파워 레일로 전달하는 제1 DVFS 스위치와 상기 제2 로우 전원전압(VDD2L)을 상기 제1 파워 레일로 전달하는 제2 DVFS 스위치를 포함하며, 상기 메모리 장치의 초기 구동 구간에서 상기 제1 DVFS 스위치를 제어하기 위한 제1 DVFS 제어신호를 생성하는 단계와, 상기 초기 구동 구간에서 제1 DVFS 제어신호를 마스킹하는 데 이용되는 제1 내부 제어신호를 생성하는 단계와, 상기 제1 DVFS 제어신호와 상기 제1 내부 제어신호를 연산함에 의해 제1 로직 상태를 일정하게 유지하는 제1 마스킹 DVFS 제어신호를 생성하는 단계 및 상기 제1 마스킹 DVFS 제어신호에 응답하여 상기 초기 구동 구간에서 상기 제1 DVFS 스위치의 턴 온 상태를 유지하는 단계를 구비하는 것을 특징으로 한다.
본 발명의 기술적 사상의 메모리 장치 및 그 동작방법에 따르면, 메모리 장치의 초기 구동 구간에서 DVFS 스위치의 스위칭에 기인한 피크 전류를 감소시킴과 함께, DVFS 스위치의 불안정 상태에 따른 역전류 발생 가능성을 감소함으로써, 누설 전류를 감소함과 함께 소자 손상 가능성을 감소할 수 있으며, 또한 전원 단락을 방지할 수 있는 효과가 있다.
도 1은 본 발명의 예시적인 실시예에 따른 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 2는 DRAM 내에 배치되는 파워 레일(power rail)의 예를 나타내는 도면이다.
도 3a,b는 DVFS 기술에 따른 스위칭 동작의 일 예를 나타내는 회로도이다.
도 4는 메모리 장치에서 DVFS 스위치들에 의해 피크 전류가 발생되는 예를 나타내는 도면이다.
도 5는 본 발명의 예시적인 실시예에 따른 메모리 장치의 구성을 나타내는 블록도이다.
도 6 및 도 7은 본 발명의 예시적인 실시예에 따른 메모리 장치의 일 구현 예를 나타내는 회로도 및 그 동작 파형도이다.
도 8은 본 발명의 예시적인 실시예에 따른 메모리 장치의 동작방법을 나타내는 플로우차트이다.
도 9는 본 발명의 변형 가능한 실시예에 따른 DRAM을 나타내는 회로도이다.
도 10a,b는 DVFS 스위치 내에서 발생되는 역전류 현상의 일 예를 나타내는 도면이다.
도 11 내지 도 13a,b는 본 발명의 예시적인 실시예들에 따라 역전류(Irev) 발생을 감소하는 예를 나타내는 도면들이다.
도 14는 본 발명의 다른 예시적인 실시예에 따른 메모리 장치의 일 구현 예를 나타내는 블록도이다.
도 15는 본 발명의 다른 예시적인 메모리 시스템을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다.
도 1은 본 발명의 예시적인 실시예에 따른 메모리 장치를 포함하는 메모리 시스템(10)을 나타내는 블록도이다. 하기의 실시예들에서는, 메모리 시스템(10)에 포함되는 메모리 장치로서 휘발성 메모리에 해당하는 DRAM(Dynamic Random Access Memory)이 예시되나, 본 발명의 실시예들은 이에 국한될 필요는 없다. 예컨대, 메모리 장치는 다른 종류의 휘발성 메모리에 적용될 수 있으며, 또는 본 발명의 실시예들에 따른 메모리 장치는 저항성 메모리 장치나 플래시 메모리 장치 등 불휘발성 메모리에 적용될 수도 있을 것이다.
메모리 시스템(10)은 DRAM(100)과 파워 관리 집적 회로(power management integrated circuit(PMIC), 101)를 포함할 수 있으며, DRAM(100)은 PMIC(101)로부터 하나 이상의 전압(또는, 전원전압)들을 수신할 수 있다. DRAM(100)은 다양한 종류로 정의된 스펙에 따라 구동될 수 있으며, 일 예로서 LPDDR(Low Power Double Data Rate) 스펙에 따라 구동될 수 있다.
DRAM(100)은 PMIC(101)로부터 다양한 레벨들의 전원전압들을 수신할 수 있으며, 도 1에는 그 일 예로서 LPDDR 스펙에서 정의된 제1 전원전압(VDD1), 제2 하이 전원전압(VDD2H) 및 제2 로우 전원전압(VDD2L)이 도시된다. 일 예로서, 제1 전원전압(VDD1)은 가장 높은 레벨을 가지고, 제2 하이 전원전압(VDD2H)은 그 다음으로 높은 레벨을 가지며, 제2 로우 전원전압(VDD2L)은 가장 낮은 레벨을 가질 수 있다. 상기 용어는 임의적으로 정의될 수 있으며, 일 예로서, 가장 높은 레벨을 갖는 전압(VDD1)이 제2 전원전압으로 지칭되고, 그 다음으로 높은 레벨을 갖는 전압(VDD2H)이 제1 하이 전원전압으로 지칭되며, 가장 낮은 레벨을 전압(VDD2L)이 제1 로우 전원전압으로 지칭될 수도 있다.
DRAM(100)은 다양한 종류의 반도체 메모리 장치에 해당할 수 있으며, 일 실시예에 따라 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR(Low Power Double Data Rate) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, RDRAM(Rambus Dynamic Random Access Memory) 등에 해당할 수 있다. 또한, DRAM(100)은 다양한 종류의 스펙(spec)에 따른 통신을 수행할 수 있으며, 일 예로서 DRAM(100)은 LPDDR5를 포함하는 LPDDR 스펙에 따른 통신을 수행할 수 있다.
본 발명의 예시적인 실시예에 따라, DRAM(100)은 제어 로직(110), 파워 레일/컨트롤 스위치 블록(120) 및 내부 회로 블록(130)을 포함할 수 있다. 내부 회로 블록(130)은 메모리 동작과 관련하여 다양한 종류의 회로들을 포함할 수 있다. 일 예로서, 도 1에는 도시되지 않았으나 DRAM(100)은 다수의 DRAM 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있으며, 또한 메모리 셀 어레이를 구동하기 위한 다양한 종류의 회로 블록들을 포함하는 페리(peri) 회로를 포함할 수 있다. 또한, 일 예로서, 상기 내부 회로 블록(130)는 메모리 셀 어레이와 페리(peri) 회로를 구성하는 다수의 회로 블록들 중 적어도 일부를 포함할 수 있다.
일 실시예에 따라, 메모리 동작에 이용되는 다양한 회로 블록들이 DRAM(100)에 구비되고, 각 회로 블록이 이용하는 전원전압의 특성에 따라 일부의 회로 블록들은 적어도 두 개 이상의 전원전압들을 선택적으로 수신할 수 있다. 예컨대, DRAM(100)에는 DVFS(dynamic voltage and frequency scaling) 기술이 적용될 수 있으며, 상기 DVFS 기술에 기반하여 DRAM(100)의 동작 모드에 따라 상대적으로 높은 레벨을 갖는 전원전압이 특정한 회로 블록으로 제공되거나, 또는 상대적으로 낮은 레벨을 갖는 전원전압이 특정한 회로 블록으로 제공될 수 있다. 이하에서는, 상기 DVFS 기술이 적용됨에 따라, 내부 회로 블록(130)이 제2 하이 전원전압(VDD2H) 및 제2 로우 전원전압(VDD2L)을 선택적으로 수신하는 회로 블록들을 포함하는 것으로 가정된다. 그러나, 본 발명의 실시예는 이에 한정될 필요가 없으며, 상기 DVFS 기술이 적용됨에 따라 DRAM(100) 내에서 이용되는 전원전압들 중 다른 종류의 두 개 이상의 전원전압들이 내부 회로 블록(130)으로 제공될 수도 있을 것이다.
일 실시예에 따라, DRAM(100)은 동작 성능을 조절하기 위해 내부 회로 블록(130)로 제공되는 클록 신호의 주파수를 조절하거나, 또한 내부 회로 블록(130)로 제공되는 전원전압의 레벨을 변경할 수 있다. 일 예로서, DRAM(100)이 로우 파워 모드(또는, 저성능 동작 모드나 저속 동작 모드 등)로 진입하는 경우, 제2 로우 전원전압(VDD2L)이 내부 회로 블록(130)으로 제공될 수 있다. 반면에, DRAM(100)이 노멀 파워 모드(또는, 고성능 동작 모드나 고속 동작 모드 등)로 진입하는 경우, 제2 하이 전원전압(VDD2H)이 내부 회로 블록(130)으로 제공될 수 있다.
일 실시예에 따라, 파워 레일/컨트롤 스위치 블록(120)은 전원전압들을 전달하기 위한 다수의 파워 레일(power rail)들을 포함하고, 또한 다수의 파워 레일들 사이에서 전원전압들을 전달하기 위한 스위치들(예컨대, 컨트롤 스위치들)을 포함할 수 있다. 일 예로서, 다수의 파워 레일들은 상기 제1 전원전압(VDD1), 제2 하이 전원전압(VDD2H) 및 제2 로우 전원전압(VDD2L)들을 전달하기 위한 다수의 파워 레일들을 포함하고, 컨트롤 스위치 블록은 내부 회로 블록(130)으로 전원전압들을 제공하기 위해 다수의 파워 레일들 사이에 배치되는 스위치들을 포함할 수 있다.
상기 스위치들은 제2 하이 전원전압(VDD2H)을 특정한 파워 레일(예컨대, 제1 파워 레일)로 전달하기 위한 제1 DVFS 스위치와, 제2 로우 전원전압(VDD2L)을 상기 제1 파워 레일로 전달하기 위한 제2 DVFS 스위치를 포함할 수 있다. 내부 회로 블록(130)은 제1 파워 레일을 통해 전원전압을 수신할 수 있으며, 일 예로서 노멀 파워 모드에서 제1 DVFS 스위치가 턴 온됨에 따라 제1 파워 레일로부터 제2 하이 전원전압(VDD2H)을 수신하고, 또한 로우 파워 모드에서 제2 DVFS 스위치가 턴 온됨에 따라 제1 파워 레일로부터 제2 로우 전원전압(VDD2L)을 수신할 수 있다.
일 구현 예로서, 제1 DVFS 스위치와 제2 DVFS 스위치는 제1 파워 레일의 공통 노드(예컨대, 단락 노드)에 연결될 수 있다. 이 때, DRAM(100)의 초기 구동 시 DRAM(100) 으로 제공되는(또는, DRAM(100) 내에서 이용되는) 전원전압의 파워가 상승하는 구간(예컨대, 파워 업 구간)이 존재하고, 상기 파워 업 구간에서 제1 DVFS 스위치와 제2 DVFS 스위치를 제어하기 위한 제어신호의 레벨이 불안정한 상태를 가질 수 있다. 이 때, DVFS 스위치들이 모두 턴 오프된 상태에서, 파워의 레벨이 모두 상승한 이후에 상기 DVFS 스위치들이 턴 온되는 경우에는, 제1 파워 레일의 공통 노드에 존재하는 커패시턴스 성분(예컨대, 기생 커패시턴스 성분)에 급격하게 큰 전류(예컨대, 피크 전류)가 흐르게 되며, 이로 인해 전력 소모가 증가하거나 소자 손상이 발생될 가능성이 있다. 또한, 파워의 레벨이 DVFS 스위치들의 문턱전압보다 작은 상황에서 DVFS 스위치들의 온/오프 상태가 미지 상태(unknown state)에 해당하고, DVFS 스위치들의 오동작에 따라 파워 단락(power-short)의 위험이 발생될 수 있다.
예시적인 실시예에 따라, DRAM(100)의 초기 구동 구간에서 제어 로직(110)은 제1 DVFS 스위치와 제2 DVFS 스위치를 제어하기 위한 제어신호들(Ctrl_DVFS1, Ctrl_DVFS2)을 파워 레일/컨트롤 스위치 블록(120)으로 제공할 수 있다. 또한, 제1 DVFS 스위치 및 제2 DVFS 스위치 중 적어도 하나에 대응하여 마스킹 회로(121)가 배치되고, 마스킹 회로(121)는 DRAM(100)의 초기 구동 구간에서 제1 DVFS 스위치 및 제2 DVFS 스위치 중 적어도 하나의 스위칭 상태(턴 온 또는 턴 오프 상태)를 제어하기 위한 신호 처리 동작을 수행할 수 있다. 일 실시예에 따라, 마스킹 회로(121)에 의해 제어신호들(Ctrl_DVFS1, Ctrl_DVFS2)의 상태에 무관하게 제1 및 제2 DVFS 스위치의 스위칭 상태가 제어될 수 있다. 즉, 마스킹 회로(121)는 상기 제어신호들(Ctrl_DVFS1, Ctrl_DVFS2)을 마스킹하는 것으로 정의될 수 있으며, 또한 마스킹 회로(121)는 마스킹된 제어신호를 출력하는 것으로 정의될 수 있을 것이다.
일 예로서, 마스킹 회로(121)가 제1 DVFS 스위치에 대응하여 배치되는 경우, 마스킹 회로(121)는 제어 로직(110)으로부터 제1 제어신호(Ctrl_DVFS1)를 수신하고, 이에 대한 마스킹 처리를 위한 하나 이상의 연산을 수행하여 제1 마스킹 제어신호를 생성하며, 상기 생성된 제1 마스킹 제어신호를 제1 DVFS 스위치의 제어에 이용할 수 있다.
일 동작 예로서, 전술한 제1 파워 레일의 공통 노드에 급격하게 큰 피크 전류가 흐르는 것을 감소 또는 방지하기 위해, 마스킹 회로(121)는 상기 DRAM(100)의 초기 구동 구간에서 제1 DVFS 스위치 및 제2 DVFS 스위치 중 적어도 하나를 턴 온 상태로 유지시키는 제어 동작을 수행할 수 있다. 예컨대, DRAM(100)의 초기 구동 구간에서 제1 마스킹 제어신호는 제1 DVFS 스위치가 턴 온되도록 하는 로직 상태를 유지할 수 있다. 즉, 초기 구동 구간 동안 제1 및 제2 DVFS 스위치들이 모두 턴 오프된 상태에서, 상기 초기 구동 구간 이후에 DVFS 스위치가 턴 온됨에 따라 피크 전류가 발생되는 상황을 방지함으로써, 상기 피크 전류에 의한 소자 손상 등의 문제가 개선될 수 있다.
한편, 도 1에는 도시되지 않았으나, DRAM(100)은 다른 특성들에 따라 전원전압을 수신하는 또 다른 회로 블록들을 더 포함할 수도 있을 것이다. 일 예로서, 전술한 전원전압들 중 제1 전원전압(VDD1)만을 이용하는 회로 블록들, 제2 하이 전원전압(VDD2H)만을 이용하는 회로 블록들, 제2 로우 전원전압(VDD2L)만을 이용하는 회로 블록들이 DRAM(100)에 더 구비될 수도 있을 것이다.
도 2는 DRAM 내에 배치되는 파워 레일(power rail)의 예를 나타내는 도면이다.
도 1 및 도 2를 참조하면, 전술한 각종 전원전압들은 DRAM(100) 내의 파워 레일들에 의해 전달될 수 있다. 일 예로서, 도 2에서는 외부로부터 제공되는 전원전압을 전달하기 위한 파워 레일들로서, 제1 전원전압(VDD1)을 전달하는 VDD1 파워 레일, 제2 하이 전원전압(VDD2H)을 전달하는 VDD2H 파워 레일, 제2 로우 전원전압(VDD2L)을 전달하는 VDD2L 파워 레일이 예시된다. 또한, 도 2에는 DRAM(100) 내부의 각종 회로 블록들로 전원전압을 전달하기 위한 파워 레일들로서, 제1 내부 전압(VINT)을 전달하는 VINT 파워 레일, 제2 내부 전압(VPWR_INT)을 전달하는 VPWR_INT 파워 레일, 제3 내부 전압(VPWR_2H)을 전달하는 VPWR_2H 파워 레일이 예시된다. 상기 VINT 파워 레일, VPWR_INT 파워 레일 및 VPWR_2H 파워 레일 등은 DRAM(100) 내부의 각종 회로 블록들로 전원전압을 전달하기 위해 배치되는 측면에서 내부 파워 레일로 지칭될 수 있다.
VINT 파워 레일은 DVFS 기술이 적용된 제1 내부 전압(VINT)을 전달하며, DVFS 스위칭에 따라 제1 내부 전압(VINT)은 제2 하이 전원전압(VDD2H) 또는 제2 로우 전원전압(VDD2L)에 상응할 수 있다. 또한, 제2 내부 전압(VPWR_INT)은 상기 DVFS 및 파워 게이팅 기술이 적용된 전원전압에 해당하고, 제2 내부 전압(VPWR_INT)은 파워 게이팅 스위치에 의해 VPWR_INT 파워 레일로 전달된 상기 제1 내부 전압(VINT)에 상응할 수 있다.
DRAM(100) 내의 각종 회로 블록들은 VINT 파워 레일에 연결되어 제2 하이 전원전압(VDD2H) 또는 제2 로우 전원전압(VDD2L)을 수신하거나, 또는 VPWR_INT 파워 레일에 연결되어 파워 게이팅이 적용된 제2 하이 전원전압(VDD2H) 또는 제2 로우 전원전압(VDD2L)을 수신할 수 있다. 또한, VPWR_2H 파워 레일은 제2 하이 전원전압(VDD2H)을 전용으로 이용하는 DRAM(100) 내의 일부의 회로 블록을 위해 배치될 수 있으며, 일 예로서 VPWR_2H 파워 레일은 파워 게이팅 스위치를 통해 VDD2H 파워 레일에 연결될 수 있다.
이외에도, DRAM(100) 내의 회로 블록들은 전술한 다수의 파워 레일들 및 이에 연결된 스위치들을 통해 전원전압들을 수신하며, 일부의 회로 블록들은 제1 전원전압(VDD1)만을 고정적으로 수신하고, 다른 일부의 회로 블록들은 제2 로우 전원전압(VDD2L)을 고정적으로 수신할 수도 있을 것이다.
도 3a,b는 DVFS 기술에 따른 스위칭 동작의 일 예를 나타내는 회로도이다.
도 3a를 참조하면, 메모리 장치는 VDD2H 파워 레일에 연결된 제1 DVFS 스위치(SW_DVFS1)와 VDD2L 파워 레일에 연결된 제2 DVFS 스위치(SW_DVFS2)를 포함할 수 있으며, 상기 제1 DVFS 스위치(SW_DVFS1) 및 제2 DVFS 스위치(SW_DVFS2)는 VINT 파워 레일의 일 노드에 연결될 수 있다. 또한, 회로 블록이 VINT 파워 레일에 연결되어 다양한 종류의 전원전압들을 수신할 수 있으며, 일 예로서 메모리 장치의 동작 모드에 따라 제2 하이 전원전압(VDD2H) 또는 제2 로우 전원전압(VDD2L)이 선택적으로 회로 블록으로 제공될 수 있다. 즉, 메모리 장치의 정상적인 동작에서는 제1 DVFS 스위치(SW_DVFS1)와 제2 DVFS 스위치(SW_DVFS2)는 서로 교번하게 스위칭될 수 있다.
한편, 도 3b를 참조하면, 메모리 장치는 VDD2H 파워 레일에 연결된 제1 DVFS 스위치(SW_DVFS1)와 VDD2L 파워 레일에 연결된 제2 DVFS 스위치(SW_DVFS2)를 포함할 수 있으며, 또한 VINT 파워 레일과 VPWR_INT 파워 레일 사이에 연결된 파워 게이팅 스위치(SW_PG)를 더 포함할 수 있다. 전술한 바와 같이, 제1 DVFS 스위치(SW_DVFS1)는 스위칭 동작에 기반하여 제2 하이 전원전압(VDD2H)을 VINT 파워 레일로 제공하고, 제2 DVFS 스위치(SW_DVFS2)는 스위칭 동작에 기반하여 제2 로우 전원전압(VDD2L)을 VINT 파워 레일로 제공할 수 있다. 또한, 파워 게이팅 스위치(SW_PG)는 VINT 파워 레일에 인가된 전원전압을 VPWR_INT 파워 레일로 전달하거나, 또는 전원전압의 전달을 차단할 수 있다.
일 실시예에 따라, 메모리 장치 내에 포함되는 다수의 회로 블록들 중 일부는 DVFS가 적용된 VINT 파워 레일에 연결되고, 다른 일부는 DVFS 및 파워 게이팅이 적용된 VPWR_INT 파워 레일에 연결될 수 있다. 일 예로서, VINT 파워 레일에 연결되는 회로 블록은 메모리 장치의 동작 모드에 따라 제2 하이 전원전압(VDD2H) 또는 제2 로우 전원전압(VDD2L)을 상시적으로 수신할 수 있다. 반면에, VPWR_INT 파워 레일에 연결되는 회로 블록은 제2 하이 전원전압(VDD2H) 또는 제2 로우 전원전압(VDD2L)을 수신하되, 메모리 장치의 다른 특정한 모드에서 파워 게이팅 스위치(SW_PG)가 턴 오프됨에 따라 전원전압의 제공이 차단될 수 있다.
도 4는 메모리 장치에서 DVFS 스위치들에 의해 피크 전류가 발생되는 예를 나타내는 도면이다. 도 4에서는 DVFS 스위치들이 로직 하이의 제어신호에 의해 턴 온되고, 메모리 장치의 초기 구동 시 DVFS 스위치들을 제어하기 위한 제어신호들이 로직 로우 상태로 설정되는 경우가 가정된다.
도 4를 참조하면, 메모리 장치의 초기 구동 시 파워 업 구간이 존재하고, 제2 하이 전원전압(VDD2H) 및 제2 로우 전원전압(VDD2L)의 레벨이 상승할 수 있다. 이 때, 상기 메모리 장치의 초기 구동 구간에서 제1 및 제2 DVFS 스위치들(SW_DVFS1, SW_DVFS2)이 턴 오프 상태를 유지하고, 초기화 구간이 종료된 이후(또는, 파워가 모두 상승된 이후)에는 제1 DVFS 스위치(SW_DVFS1)가 턴 온되도록 설정됨에 따라 제2 하이 전원전압(VDD2H)에 의해 전술한 공통 노드에 연결된 커패시턴스 성분(Cpar)으로 전류(I_VDD)가 흐를 수 있다. 즉, 제2 하이 전원전압(VDD2H)에 의해 커패시턴스 성분(Cpar)에 전하가 급격하게 주입되고, 이와 같은 과정에서 발생되는 피크 전류에 의해 메모리 장치의 소자 손상 가능성이 발생될 수 있다.
도 5는 본 발명의 예시적인 실시예에 따른 메모리 장치의 구성을 나타내는 블록도이다. 도 5에 도시된 전원전압들(VDD_A, VDD_B)은 전술한 실시예에서의 제2 하이 전원전압(VDD2H) 및 제2 로우 전원전압(VDD2L)에 한정될 필요 없이, DVFS 기능에 적용 가능한 다른 다양한 종류의 전원전압이 적용되어도 무방할 것이다.
메모리 장치(200)는 다양한 종류의 전원전압들을 스위칭하는 스위치들을 포함하고, 도 5에서는 제1 전원전압(VDD_A)에 연결되는 제1 스위치(SW_A)와 제2 전원전압(VDD_B)에 연결되는 제2 스위치(SW_B)를 포함하는 예가 도시된다. 또한, 제1 스위치(SW_A) 및 제2 스위치(SW_B)의 일 노드는 적어도 두 개의 전원전압을 전달하는 파워 레일에 연결될 수 있다. 전술한 실시예에 따라, 제1 전원전압(VDD_A) 및 제2 전원전압(VDD_B)이 DVFS 기술에 관련된 제2 하이 전원전압(VDD2H) 및 제2 로우 전원전압(VDD2L)인 경우, 상기 파워 레일은 VINT 파워 레일 또는 VPWR_INT 파워 레일일 수 있다.
제어 로직(210)은 메모리 장치의 초기 구동 시 제1 스위치(SW_A)를 제어하기 위한 제1 제어신호(VswH)와 제2 스위치(SW_B)를 제어하기 위한 제2 제어신호(VswL)를 생성할 수 있다. 일 예로서, 제어 로직(210)은 메모리 장치의 초기화 동작을 나타내는 초기화 정보(Info_ini)에 기반하여 상기 제1 제어신호(VswH) 및 제2 제어신호(VswL)를 생성할 수 있다. 초기화 정보(Info_ini)는 메모리 장치(200) 내부에서 생성되거나, 또는 메모리 장치(200)를 제어하는 컨트롤러(미도시)로부터 제공된 신호로부터 생성될 수 있다.
본 발명의 예시적인 실시예에 따라, 마스킹 회로(220)는 제1 제어신호(VswH) 및 제2 제어신호(VswL)를 수신하고, 이에 대한 마스킹 처리를 수행할 수 있다. 일 예로서, 마스킹 회로(220)가 제1 스위치(SW_A)의 스위칭 상태를 제어할 때, 마스킹 회로(220)는 상기 제1 제어신호(VswH)를 마스킹한 제1 마스킹 제어신호(VswH_M)를 생성하고 이를 제1 스위치(SW_A)로 제공할 수 있다. 반면에, 마스킹 회로(220)가 제2 제어신호(VswL)에 대한 마스킹 처리를 수행할 때, 마스킹 회로(220)는 상기 제2 제어신호(VswL)를 마스킹한 제2 마스킹 제어신호(VswL_M)를 생성하고 이를 제2 스위치(SW_B)로 제공할 수 있다.
도 5에 도시된 구성에서, 상기 메모리 장치(200)의 초기 구동 구간 동안 제1 스위치(SW_A)는 제1 마스킹 제어신호(VswH_M)에 의해 턴 온 상태를 유지할 수 있다. 즉, 메모리 장치(200)의 초기 구동 구간에서 제2 스위치(SW_B)의 턴 온/턴 오프 상태와 무관하게 제1 스위치(SW_A)는 턴 온 상태를 유지하고, 이에 따라 파워 레일의 일 노드에 연결된 커패시턴스 성분에 전하가 유입될 수 있다. 또한, 초기 구동 구간이 지난 후 스위칭 컨트롤 동작을 통해 제1 스위치(SW_A)가 턴 온 상태를 유지하고 제2 스위치(SW_B)가 턴 오프 상태를 갖는 경우, 상기 커패시턴스 성분에 이미 유입된 전하가 존재하고, 이에 따라 상기 커패시턴스 성분으로의 급격한 전하 유입에 기인하여 발생될 수 있는 피크 전류를 감소시키거나 제거할 수 있다.
도 6 및 도 7은 본 발명의 예시적인 실시예에 따른 메모리 장치의 일 구현 예를 나타내는 회로도 및 그 동작 파형도이다. 도 6 및 도 7에서는 DVFS 기술에 따른 DVFS 스위치들이 예시되며, 상기 DVFS 스위치들은 PMOS 트랜지스터로 구현됨에 따라 각각 로직 로우의 제어신호에 의해 턴 온되는 예가 도시된다. 또한, DVFS 스위치들에 의해 제2 하이 전원전압(VDD2H) 및 제2 로우 전원전압(VDD2L)이 스위칭되는 예가 도시되며, DVFS 스위치가 전원전압에 연결된다 함은 DVFS 스위치가 전원전압을 연결하는 파워 레일에 연결되는 것으로 이해될 수 있을 것이다.
도 6을 참조하면, 메모리 장치(300)는 제2 하이 전원전압(VDD2H)에 연결된 제1 DVFS 스위치(SW_DVFS1)와 제2 로우 전원전압(VDD2L)에 연결된 제2 DVFS 스위치(SW_DVFS2)를 포함할 수 있으며, 제1 DVFS 스위치(SW_DVFS1) 및 제2 DVFS 스위치(SW_DVFS2) 각각은 VINT 파워 레일에 연결될 수 있다. 또한, 메모리 장치(300)는 전술한 실시예에 따른 마스킹 회로(310)를 더 포함할 수 있으며, 도 6에서는 마스킹 회로(310)가 제1 제어신호(Ctrl_DVFS1)에 대한 마스킹 처리를 위한 연산을 수행하는 예가 도시된다. 일 구현 예로서, 마스킹 회로(310)는 NAND 게이트(NAND) 및 하나 이상의 인버터(Inv1, Inv2)를 포함할 수 있으며, NAND 게이트(NAND)의 출력이 노드 a를 통해 제1 인버터(Inv1)로 제공되고, 제1 인버터(Inv1)의 출력이 제2 인버터(Inv2)로 제공되며, 제1 인버터(Inv1)의 출력은 제1 DVFS 스위치(SW_DVFS1)를 제어하기 위한 제1 마스크 제어신호(Ctrl_DVFS1_M)에 해당할 수 있다. 또한, 제1 마스크 제어신호(Ctrl_DVFS1_M)를 반전한 제2 인버터(Inv2)의 출력은 제2 DVFS 스위치(SW_DVFS2)를 제어하기 위한 제2 제어신호(Ctrl_DVFS2)에 해당할 수 있다.
도 6에서는 마스킹 회로(310)가 제2 제어신호(Ctrl_DVFS2)를 제공하는 것으로 도시되었으나, 본 발명의 실시예는 이에 국한될 필요가 없다. 일 예로서, 마스킹 회로(310)는 제1 제어신호(Ctrl_DVFS1)를 마스킹하고, 제2 제어신호(Ctrl_DVFS2)는 메모리 장치(300) 내의 제어 로직(미도시)에 의해 별개로 생성될 수도 있을 것이다. 또한, 마스킹 회로(310)는 NAND 게이트(NAND) 및 제1 인버터(Inv1)만을 포함하는 것으로 정의될 수도 있을 것이다.
일 동작 예에 따라, NAND 게이트(NAND)는 메모리 장치(300) 내의 제어 로직(미도시)에 의해 생성된 제1 제어신호(Ctrl_DVFS1)와 소정의 내부 제어신호(evcch)를 수신하고, 이에 대한 NAND 연산 결과를 출력할 수 있다. 또한, 제1 인버터(Inv1)는 NAND 게이트(NAND)로부터의 연산 결과를 반전하여 제1 DVFS 스위치(SW_DVFS1)의 게이트 전극으로 제공할 수 있으며, 또한 제2 인버터(Inv2)는 제1 인버터(Inv1)로부터의 출력을 반전하여 제2 DVFS 스위치(SW_DVFS2)의 게이트 전극으로 제공할 수 있다.
도 6에 도시된 메모리 장치(300)의 일 동작 예를 도 7을 참조하여 설명하면 다음과 같다.
메모리 장치(300) 내의 제어 로직(미도시)은 도 5에 도시된 초기화 정보(Info_ini)에 기반하여 메모리 장치(300)의 초기 구동 구간에서 내부 제어신호(evcch)를 생성할 수 있으며, 상기 내부 제어신호(evcch)는 초기 구동 구간에서 로직 로우 상태를 가질 수 있다. 또한, 제어 로직은 제1 제어신호(Ctrl_DVFS1)을 생성할 수 있으며, 메모리 장치(300)의 초기 구동 구간에서 파워가 안정적인 레벨을 갖지 않음에 따라 제1 제어신호(Ctrl_DVFS1)는 불안정한 파형을 가질 수 있다.
내부 제어신호(evcch)는 다양한 방식에 따라 생성될 수 있으며, 상기한 바와 같이 내부 제어신호(evcch)는 초기 구동 구간에서 소정의 로직 상태를 유지할 수 있다. 예컨대, 초기화 정보(Info_ini)가 상기 초기 구동 구간에서 소정의 로직 상태를 유지하는 경우에는, 내부 제어신호(evcch)는 초기화 정보(Info_ini)에 상응할 수도 있다. 이외에도, 내부 제어신호(evcch)는 상기 초기 구동 구간에 관련된 다른 종류의 정보들에 기반하여 생성될 수도 있으며, 일 예로서 메모리 컨트롤러 및/또는 메모리 장치 내에서 생성되는 각종 정보에 기반하여 생성될 수도 있을 것이다.
NAND 게이트(NAND)가 로직 로우 상태의 내부 제어신호(evcch)를 수신함에 따라, NAND 게이트(NAND)의 출력은 제1 제어신호(Ctrl_DVFS1)에 무관하게 로직 하이 상태를 가질 수 있다. 도 7에 도시된 바와 같이, NAND 게이트(NAND)의 출력이 인가되는 노드 a는 로직 하이 상태를 가지나, 메모리 장치(300)의 초기 구동 구간에서 파워가 상승중인 상태에 있으므로, 노드 a의 전압 또한 그 레벨이 정상 상태로 상승하는 파형을 가질 수 있다. 즉, NAND 게이트(NAND)의 출력에 연결되는 노드 a에는 도 7에 도시된 바와 같은 파형의 전압이 인가될 수 있다.
한편, 제1 인버터(Inv1)는 로직 하이에 해당하는 NAND 게이트(NAND)의 출력을 반전하고, 이에 따라 제1 DVFS 스위치(SW_DVFS1)로 제공되는 제1 마스크 제어신호(Ctrl_DVFS1_M)는 로직 로우 상태를 가질 수 있다. 또한, 메모리 장치(300)의 초기 구동 구간 동안 내부 제어신호(evcch)가 로직 로우 상태를 유지함에 따라, 상기 제1 마스크 제어신호(Ctrl_DVFS1_M)는 로직 로우 상태를 유지할 수 있으며, 제1 마스크 제어신호(Ctrl_DVFS1_M)에 응답하여 제1 DVFS 스위치(SW_DVFS1)가 턴 온 상태를 유지할 수 있다. 반면에, 제1 마스크 제어신호(Ctrl_DVFS1_M)를 반전한 신호가 제2 제어신호(Ctrl_DVFS2)로서 제2 DVFS 스위치(SW_DVFS2)로 제공될 수 있으며, 제2 제어신호(Ctrl_DVFS2)의 전압 레벨 상태에 따라 제2 DVFS 스위치(SW_DVFS2)는 턴 온 되거나 또는 턴 오프될 수 있다.
이후, 초기 구동 구간이 종료되고 메모리 장치(300)의 파워가 정상 상태로 안정화됨에 따라, 메모리 장치(300)의 일반 모드에서 상기 내부 제어신호(evcch)는 로직 하이 상태로 변동되고, 또한 제1 DVFS 스위치(SW_DVFS1)와 제2 DVFS 스위치(SW_DVFS2)는 서로 교번하게 스위칭될 수 있다. 일 예로서, 제1 제어신호(Ctrl_DVFS1)는 로직 로우 상태를 유지함에 따라, 제1 마스크 제어신호(Ctrl_DVFS1_M)는 로직 로우 상태를 유지하고 이에 응답하여 제1 DVFS 스위치(SW_DVFS1)는 턴 온 상태를 유지할 수 있다. 반면에, 제2 제어신호(Ctrl_DVFS2)는 로직 하이 상태를 유지함에 따라 이에 응답하여 제2 DVFS 스위치(SW_DVFS2)는 턴 오프 상태를 유지할 수 있다.
상기와 같은 도 6 및 도 7에 도시된 실시예에 따르면, 메모리 장치(300)의 초기 구동 구간에서 어느 하나의 스위치(예컨대, 제1 DVFS 스위치(SW_DVFS1))가 턴 온 상태를 유지하고, 이에 따라 VINT 파워 레일의 일 노드를 제2 하이 전원전압(VDD2H)에 해당하는 레벨로 차징(charging)할 수 있다. 따라서, 초기 구동 구간이 종료된 후, 레벨이 충분히 상승된 전원전압이 제1 DVFS 스위치(SW_DVFS1) 또는 제2 DVFS 스위치(SW_DVFS2)에 의해 스위칭 되더라도, 전술한 순간적인 전류 상승을 감소시킬 수 있으며, 이에 따라 소자들의 손상이 방지될 수 있다.
한편, 도 6에서는 마스킹 회로(310)의 일 구현 예로서 하나의 NAND 게이트(NAND)와 두 개의 인버터들(Inv1, Inv2)이 예시되었으나, 본 발명의 실시예들은 이에 국한될 필요가 없다. 예컨대, 다양한 종류의 로직 소자들을 이용하여 마스킹 회로(310)가 구현될 수도 있을 것이며, 다양한 내부 제어신호들과 함께 마스킹 회로(310) 내의 로직 소자들을 이용함으로써 메모리 장치(300)의 초기 구동 구간에서 제1 DVFS 스위치(SW_DVFS1) 및 제2 DVFS 스위치(SW_DVFS2) 중 적어도 하나가 턴 온 상태를 유지하도록 메모리 장치(300)가 구현될 수도 있을 것이다.
도 8은 본 발명의 예시적인 실시예에 따른 메모리 장치의 동작방법을 나타내는 플로우차트이다. 도 8에서는 제1 DVFS 스위치 및 제2 DVFS 스위치가 예시되며, 제1 DVFS 스위치는 제1 전원전압에 연결되고 제2 DVFS 스위치는 제2 전원전압에 연결되는 것으로 가정된다.
도 8을 참조하면, 메모리 장치의 초기화 동작이 수행됨에 따라 초기 구동 구간에서 전원전압의 파워가 상승되고(S11), 상기 초기 구동 구간에서 제1 전원전압에 연결된 제1 DVFS 스위치를 제어하기 위한 제1 DVFS 제어신호가 생성될 수 있다(S12). 이와 함께, 본 발명의 예시적인 실시예들에 따른 마스킹 처리를 위하여, 제1 로직 상태를 갖는 내부 제어신호가 생성될 수 있다(S13). 상기 내부 제어신호는 초기 구동 구간의 적어도 일부에서 상기 제1 로직 상태를 유지할 수 있으며, 또한 제1 로직 상태는 마스킹 처리에 이용되는 로직 회로의 종류나 제1 DVFS 스위치의 종류 등에 기반하여 로직 하이 또는 로직 로우 상태에 해당할 수 있다.
또한, 마스킹 처리를 위한 연산이 수행될 수 있으며, 일 예로서 제1 DVFS 제어신호와 내부 제어신호를 이용한 연산을 수행함으로써 제1 마스킹 제어신호가 생성될 수 있다(S14). 상기 제1 마스킹 제어신호의 로직 상태는 제1 DVFS 스위치를 턴 온 시키기 위한 상태를 가질 수 있으며, 이에 따라 상기 초기 구동 구간의 적어도 일부의 구간 동안 제1 DVFS 스위치는 제1 마스킹 제어신호에 응답하여 턴 온될 수 있다(S15). 이 때, 제2 전원전압에 연결된 제2 DVFS 스위치를 제어하기 위한 제2 DVFS 제어신호는 메모리 장치 내의 제어 로직에 의해 생성되거나, 또는 상기 제1 DVFS 제어신호를 이용하여 생성될 수 있으며, 제2 DVFS 스위치는 상기 초기 구동 구간에서 턴 오프될 수 있다.
이후, 메모리 장치의 초기화 동작이 종료될 수 있으며(S16), 메모리 장치의 일반 모드에서 제1 마스킹 제어신호는 제1 DVFS 제어신호와 동일한 로직 상태를 가질 수 있다. 또한, 메모리 장치의 일반 모드에서 제1 DVFS 스위치와 제2 DVFS 스위치는 교번하게 스위칭될 수 있다(S17). 앞선 실시예에서 설명된 바와 같이, 메모리 장치의 초기 구동 구간에서 제1 DVFS 스위치가 턴 온됨에 따라, 제1 DVFS 스위치와 제2 DVFS 스위치에 공통하게 연결된 파워 레일의 공통 노드에 존재하는 커패시턴스 성분이 차징되고, 이에 따라 일반 모드에서 DVFS 스위치의 스위칭에 기인하는 피크 전류가 감소 또는 제거될 수 있다.
도 9는 본 발명의 변형 가능한 실시예에 따른 DRAM을 나타내는 회로도이다. 도 9에 도시된 구성들을 설명함에 있어서, 도 6에서와 동일한 구성에 대해서는 그 동작 또한 동일 또는 유사하므로 이에 대한 구체적인 설명은 생략된다.
도 9를 참조하면, 메모리 장치(400)는 제1 및 제2 DVFS 스위치들(SW_DVFS1, SW_DVFS2)을 포함하고, 또한 전술한 실시예들에 따른 마스킹 회로(410)를 더 포함할 수 있다. 상기 마스킹 회로(410)의 일 구현 예로서, 마스킹 회로(410)가 NAND 게이트(NAND)와 하나 이상의 인버터들(Inv1, Inv2)을 포함하는 예가 도시된다.
일 실시예에 따라, 제1 및 제2 DVFS 스위치들(SW_DVFS1, SW_DVFS2) 각각은 MOS 트랜지스터(예컨대, PMOS 트랜지스터)로 구현될 수 있으며, 각각의 MOS 트랜지스터의 벌크(bulk)로는 소정의 전원전압이 인가될 수 있다. 예컨대, 도 9에는 제1 및 제2 DVFS 스위치들(SW_DVFS1, SW_DVFS2) 각각의 벌크(bulk)로 제2 하이 전원전압(VDD2H)이 인가될 수 있다.
메모리 장치(400)의 초기화 동작 시 파워 업 구간이 존재하고, 또한 본 발명의 예시적인 실시예에 따라 메모리 장치(400)의 초기 구동 구간에서 제1 DVFS 스위치(SW_DVFS1)가 턴 온될 수 있다. 이에 따라, 제1 DVFS 스위치(SW_DVFS1)의 턴 온으로 인해 VINT 파워 레일의 공통 노드(C)의 전압은 제2 하이 전원전압(VDD2H)으로 상승될 수 있다.
이 때, 제2 DVFS 스위치(SW_DVFS2)의 일 전극은 상기 공통 노드(C)에 연결되고, 이에 따라 제2 DVFS 스위치(SW_DVFS2)의 공통 노드(C)에 연결된 전극의 전압이 벌크(bulk) 전압보다 커지는 경우가 발생될 수 있다. 이 경우, 제2 DVFS 스위치(SW_DVFS2)의 벌크(bulk)를 통한 역전류가 발생되고, 이로 인한 전류 누설 및 소자 손상 가능성이 발생된다. 반면에, 본 실시예에 따르면 제2 DVFS 스위치(SW_DVFS2)의 벌크(bulk)로 제1 DVFS 스위치(SW_DVFS1)에 연결된 제2 하이 전원전압(VDD2H)이 제공되며, 이에 따라 상기 역전류 발생 가능성을 감소시킬 수 있다.
한편, 도 9에서는 제2 DVFS 스위치(SW_DVFS2)의 벌크(bulk)로 제2 하이 전원전압(VDD2H)이 제공되는 예가 도시되었으나 본 발명의 실시예는 이에 국한될 필요가 없다. 일 예로서, 전술한 실시예에서 설명된 제2 하이 전원전압(VDD2H)보다 큰 레벨을 갖는 제1 전원전압(VDD1)이 제2 DVFS 스위치(SW_DVFS2)의 벌크(bulk)로 제공되도록 회로가 구현될 수도 있을 것이다.
한편, 도 10a,b는 DVFS 스위치 내에서 발생되는 역전류 현상의 일 예를 나타내는 도면이다. 이하의 실시예들에서 도시된 도면의 구성들 중 전술한 실시예들에서 설명된 것과 동일한 구성에 대해서는 구체적인 설명이 생략된다.
도 10a,b를 참조하면, 제1 DVFS 스위치(SW_DVFS1) 및 제2 DVFS 스위치(SW_DVFS2) 각각은 PMOS 트랜지스터로 구현될 수 있으며, 각 DVFS 스위치의 벌크(bulk)에는 제2 하이 전원전압(VDD2H)이 인가될 수 있다. 그리고, 메모리 장치의 초기화 동작시, 파워 업 구간에서 제2 로우 전원전압(VDD2L)의 레벨이 제2 하이 전원전압(VDD2H)의 레벨보다 큰 현상이 발생될 수 있으며, 이 경우 도 10a에 도시된 바와 같은 역전류(Irev)가 발생될 수 있다.
도 11 내지 도 13a,b는 본 발명의 예시적인 실시예들에 따라 역전류(Irev) 발생을 감소하는 예를 나타낸다. 이하에서, 메모리 장치는 DRAM에 해당하는 것으로 예시된다.
도 11을 참조하면, DRAM과 PMIC의 파워 제공 타이밍의 일 예가 도시되고, PMIC로부터 DRAM으로 제공되는 각종 전원전압들의 수신 타이밍이 제어될 수 있다. 일 예로, DRAM은 PMIC로부터 전술한 제1 전원전압(VDD1), 제2 하이 전원전압(VDD2H), 제2 로우 전원전압(VDD2L)을 수신할 수 있으며, 또한 일 예로서 DRAM은 PMIC로부터 VDDQ 전압을 더 수신하는 예가 도시된다. 상기 VDDQ 전압은 DRAM 내에서 다양한 용도로 이용될 수 있으며, 일 예로서 VDDQ 전압은 데이터의 입력 및/또는 출력 동작에 이용될 수 있다.
DRAM과 PMIC 사이에서 전원전압의 송수신 타이밍이 기 설정될 수 있다. 일 예로서, 제2 하이 전원전압(VDD2H)과 제2 로우 전원전압(VDD2L)은 소정의 기 설정된 레벨 차이(Vdiff)를 갖도록 PMIC로부터 DRAM으로 제공되도록 설정될 수 있다. 또한, 일 예로서, 상기와 같은 레벨 차이(Vdiff)를 가지며 제2 하이 전원전압(VDD2H)과 제2 로우 전원전압(VDD2L)이 DRAM으로 제공될 수 있도록, DRAM은 제2 하이 전원전압(VDD2H)을 수신한 후 소정 시간 이후부터 제2 로우 전원전압(VDD2L)을 수신할 수 있다. 상기와 같은 전원전압의 송수신 타이밍은 다양하게 제어될 수 있다. 일 예로서, DRAM과 PMIC를 포함하는 시스템은 DRAM과 PMIC를 제어하기 위한 제어 장치(예컨대, 메모리 컨트롤러 또는 어플리케이션 프로세서)을 더 포함할 수 있으며, 상기 제어 장치가 도 11에 도시된 바에 따라 전원전압이 송수신되도록 PMIC를 제어할 수 있을 것이다.
도 12a,b는 전술한 역전류를 방지하기 위한 시스템(20)의 일 구현 예를 나타낸다. 도 12a에서는 DRAM이 제2 하이 전원전압(VDD2H) 만을 이용하도록 구현된 예가 도시되며, 이에 따라 DRAM이 제2 하이 전원전압(VDD2H) 및 제2 로우 전원전압(VDD2L)을 수신하는 포트들을 포함하되, PMIC로부터의 제2 하이 전원전압(VDD2H)이 두 포트들을 통해 함께 제공될 수 있다. 즉, 도 12a에 도시된 실시예에서는 DRAM의 초기 구동 구간에서 제2 하이 전원전압(VDD2H)에 대해서만 셋업 과정이 수행될 수 있다.
도 12b를 참조하면, 도 12a에 도시된 DRAM에서 수신되는 전원전압들의 레벨이 예시되며, 도 12b에 도시된 바와 같이 제2 하이 전원전압(VDD2H) 및 제2 로우 전원전압(VDD2L)을 수신하는 포트들로 제공되는 전원전압의 레벨은 서로 동일할 수 있다. 즉, DRAM의 초기 구동 구간에서 제2 하이 전원전압(VDD2H) 및 제2 로우 전원전압(VDD2L) 중 어느 하나의 전원전압이 도 10a에 도시된 회로들로 인가될 수 있으며, 이에 따라 제2 로우 전원전압(VDD2L)의 레벨이 제2 하이 전원전압(VDD2H)의 레벨보다 큰 현상에 의해 발생되는 역전류(Irev)가 방지될 수 있다.
한편, 도 13a,b에 도시된 시스템(30) 및 파형도를 참조하면, PMIC가 DRAM으로 제2 하이 전원전압(VDD2H) 및 제2 로우 전원전압(VDD2L)을 제공하되, PMIC는 LDO 레귤레이터(Low Drop Output Linear Regulator)를 더 구비하고, LDO 레귤레이터는 제2 하이 전원전압(VDD2H)을 이용하여 제2 로우 전원전압(VDD2L)을 생성할 수 있으며, 이에 따라 도 13a에 도시된 각종 전원전압들의 파형은 도 13b에 도시된 바에 따른 파형을 가질 수 있다. 이 때, 제2 하이 전원전압(VDD2H) 및 제2 로우 전원전압(VDD2L)의 셋 업 과정에서 제2 하이 전원전압(VDD2H) 및 제2 로우 전원전압(VDD2L)은 소정의 레벨 차이를 가질 수 있으며, 이를 통해 전술한 역전류(Irev)가 방지될 수 있다. 본 실시예에 따르면, 전술한 실시예에서와 같이 레벨 차이(Vdiff)를 갖도록 하기 위해 제2 로우 전원전압(VDD2L)을 늦게 셋업하거나 늦게 DRAM으로 제공할 필요가 없이, 상기 LDO 레귤레이터의 동작에 기반하여 제2 하이 전원전압(VDD2H)과 제2 로우 전원전압(VDD2L)의 레벨을 소정의 차이로 유지시킬 수 있다.
도 14는 본 발명의 다른 예시적인 실시예에 따른 메모리 장치의 일 구현 예를 나타내는 블록도이다. 도 14에서는 전술한 실시예들에 따른 초기화 동작을 통해 전원전압들(예컨대, VDD2H, VDD2L)이 셋업되고, 메모리 장치(800) 내의 각종 회로 블록으로 전원전압들(예컨대, VDD2H, VDD2L)이 제공되는 예가 도시된다.
도 14를 참조하면, 메모리 장치(500)는 메모리 셀 어레이(510), 로우 디코더(520), 칼럼 디코더(530) 및 제어 로직(540)을 포함할 수 있다. 또한, 메모리 장치(500)는 제1 전압 영역(550) 및 제2 전압 영역(560)을 더 포함할 수 있으며, 제1 전압 영역(550)은 데이터 패스 영역(또는, DVFS 영역)에 해당하고 하나 이상의 데이터 처리 블록들을 포함할 수 있다. 또한, 제2 전압 영역(560)은 데이터 패스 영역을 제어하는 하나 이상의 제어 블록들을 포함할 수 있다. 일 예로서, 제1 전압 영역(550)은 데이터에 대한 증폭 동작을 수행하는 입출력 센스앰프(551), 칼럼 디코딩 결과에 따라 데이터를 게이팅하는 입출력 게이팅 회로(552) 및 외부와 데이터를 송수신하는 입출력 버퍼(553)를 포함할 수 있다. 또한, 제2 전압 영역(560)은 제1 전압 영역(550)의 데이터 처리 블록들을 제어하는 제어 블록들을 포함할 수 있으며, 일 예로서 제1 내지 제3 제어 블록들(561 ~ 563)이 예시된다.
메모리 셀 어레이(510)는 다수의 워드 라인들 및 다수의 비트 라인들에 연결된 메모리 셀들을 포함할 수 있으며, 로우 디코더(520)는 외부로부터의 로우 어드레스에 응답하여 워드 라인들에 대한 선택 동작을 수행할 수 있다. 또한, 칼럼 디코더(530)는 외부로부터의 칼럼 어드레스에 응답하여 비트 라인들에 대한 선택 동작을 수행할 수 있다. 데이터 기록 동작시, 로우 디코더(520) 및 칼럼 디코더(530)의 선택 동작에 기반하여 기록 데이터(DATA)가 메모리 셀 어레이(510)의 선택 메모리 셀로 제공될 수 있다. 또한, 데이터 독출 동작시, 로우 디코더(520) 및 칼럼 디코더(530)의 선택 동작에 기반하여 메모리 셀 어레이(510)로부터 독출된 독출 데이터(DATA)가 메모리 장치(500) 외부로 제공될 수 있다.
제어 로직(540)은 메모리 장치(500) 내부의 전반적인 동작을 제어할 수 있다. 일 예로서, 제어 로직(540)은 커맨드 디코더를 포함할 수 있으며, 메모리 컨트롤러로부터의 커맨드에 응답하여 메모리 장치(500) 내부의 각종 회로 블록들을 제어할 수 있다. 일 예로서, 제어 로직(540)은 제2 전압 영역(560)의 제1 내지 제3 제어 블록들(561 ~ 563)을 제어할 수 있으며, 제1 내지 제3 제어 블록들(561 ~ 563)은 제어 로직(540)의 제어에 기반하여 제1 전압 영역(550) 내의 데이터 처리 블록들을 제어할 수 있다. 일 예로서, 데이터 기록 동작시, 제1 내지 제3 제어 블록들(561 ~ 563)의 제어에 기반하여 기록 데이터(DATA)가 입출력 버퍼(5853), 입출력 게이팅 회로(552) 및 입출력 센스앰프(551)를 통해 메모리 셀 어레이(510)로 제공될 수 있다. 또한, 데이터 독출 동작시, 제1 내지 제3 제어 블록들(561 ~ 563)의 제어에 기반하여 독출 데이터(DATA)가 입출력 센스앰프(551), 입출력 게이팅 회로(552) 및 입출력 버퍼(553)를 통해 외부로 제공될 수 있다.
일 예로서, 제1 전압 영역(550)은 전술한 실시예에서의 DVFS 영역에 해당함에 따라 VINT 파워 레일 또는 VPWR_INT 파워 레일에 연결될 수 있으며, 제2 하이 전원전압(VDD2H) 또는 제2 로우 전원전압(VDD2L)이 제1 전압 영역(550)으로 제공될 수 있다. 한편, 상기한 제2 전압 영역(560)은 제2 하이 전원전압(VDD2H)을 고정적으로 수신하는 전압 영역에 해당할 수 있으며, 전술한 실시예에서 VPWR_2H 파워 레일을 통해 전달되는 전원전압이 제2 전압 영역(560) 내의 회로 블록들로 제공될 수 있다.
일 구현 예에 따라, 제1 전압 영역(550)과 제2 전압 영역(560)은 기능적 및 물리적으로 분리될 수 있다. 즉, 회로 블록의 기능에 따라 전술한 바와 같이 전압 영역들의 정의가 가능하고, 제1 전압 영역(550)과 제2 전압 영역(560)은 물리적으로서 웰(well)이 분리될 수 있다. 상기와 같은 영역 분리에 따라 동일한 전압 영역에 포함되는 회로 블록들이 서로 인접하게 형성되고(또는, 동일한 웰에 형성되고), 이에 따라 파워 레일들이 각 전압 영역에 대응하여 최적으로 배치될 수 있다.
한편, 제어 로직(540)은 전술한 실시예들에 따라 메모리 장치(500) 내에 구비되는 DVFS 스위치들(미도시)을 제어하기 위한 제어신호들을 생성할 수 있으며, 또한 마스킹 처리에 이용되는 하나 이상의 내부 제어신호들을 생성할 수 있다. 또한, DVFS 스위치들(미도시) 중 적어도 하나에 대응하여 마스킹 회로가 배치되고, 전술한 실시예들에 따른 메모리 장치(500)의 초기 구동 구간에서의 마스킹 처리를 통해 피크 전류의 발생 가능성이 감소될 수 있을 것이다.
도 15는 본 발명의 다른 예시적인 메모리 시스템을 나타내는 블록도이다. 도 15에서는 어플리케이션 프로세서(Application Processor, 610)와 메모리 장치(620)를 포함하는 데이터 처리 시스템(600)이 도시되며, 어플리케이션 프로세서(610) 내의 메모리 컨트롤 모듈(611)과 메모리 장치(620)가 메모리 시스템을 구성할 수 있다. 또한, 메모리 장치(620)는 메모리 셀 어레이(621), DVFS 스위치 블록(622) 및 제어 로직(623)을 포함할 수 있다. 또한, 데이터 처리 시스템(600)은 PMIC(601)를 더 포함할 수 있다.
어플리케이션 프로세서(610)는 시스템 온 칩(System on Chip, SoC)으로 구현될 수 있다. 시스템 온 칩(SoC)은 소정의 표준 버스 규격을 갖는 프로토콜이 적용된 시스템 버스(미도시)를 포함할 수 있으며, 상기 시스템 버스에 연결되는 각종 IP(Intellectual Property)들을 포함할 수 있다. 시스템 버스의 표준 규격으로서, ARM(Advanced RISC Machine) 사의 AMBA(Advanced Microcontroller Bus Architecture) 프로토콜이 적용될 수 있다. AMBA 프로토콜의 버스 타입에는 AHB(Advanced High-Performance Bus), APB(Advanced Peripheral Bus), AXI(Advanced eXtensible Interface), AXI4, ACE(AXI Coherency Extensions) 등이 포함될 수 있다. 이외에도, 소닉사(SONICs Inc.)의 uNetwork 이나 IBM의 CoreConnect, OCP-IP의 오픈 코어 프로토콜(Open Core Protocol) 등 다른 타입의 프로토콜이 적용되어도 무방하다.
메모리 장치(620)는 전술한 실시예에서의 DVFS 기능에 관련된 각종 동작을 수행할 수 있다. 일 예로서, 메모리 장치(620)는 메모리 컨트롤 모듈(611)로부터의 DVFS 커맨드(CMD_DVFS)에 응답하여 내부 스위칭 동작을 수행하고, 이에 따라 메모리 장치(620)에 구비되는 다양한 회로 블록들로 동작 모드에 따라 제2 하이 전원전압(VDD2H) 또는 제2 로우 전원전압(VDD2L)을 선택적으로 제공할 수 있다.
한편, DVFS 스위치 블록(622)은 전술한 실시예들에 따라 DVFS 스위치들을 포함할 수 있으며, 적어도 하나의 DVFS 스위치에 대응하여 배치되는 마스킹 회로를 포함할 수 있다. 메모리 장치(620)의 초기 구동 구간에서 메모리 컨트롤 모듈(611)로부터의 제어에 따라 DVFS 스위치 블록(622)이 제어될 수 있으며, 이에 따라 초기 구동 구간에서 적어도 하나의 DVFS 스위치가 턴 온 상태를 유지하고, 이로 인해 피크 전류의 발생 가능성이 감소될 수 있을 것이다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 메모리 장치에 있어서,
    제1 전원전압을 스위칭하여 제1 파워 레일의 공통 노드로 상기 제1 전원전압을 전달하는 제1 스위치;
    제2 전원전압을 스위칭하여 상기 공통 노드로 상기 제2 전원전압을 전달하는 제2 스위치;
    상기 메모리 장치의 초기 구동 시 상기 제1 스위치를 제어하기 위한 제1 제어신호를 생성하는 제어 로직; 및
    상기 제1 스위치에 대응하여 배치되고, 상기 제1 제어신호를 마스킹한 제1 마스킹 제어신호를 상기 제1 스위치로 제공함으로써, 상기 제1 스위치가 상기 메모리 장치의 초기 구동 구간 중 적어도 일부의 구간에서 턴 온 상태를 유지하도록 스위칭을 제어하는 마스킹 회로를 구비하는 것을 특징으로 하는 메모리 장치.
  2. 제1항에 있어서,
    상기 제1 전원전압은 상기 제2 전원전압보다 그 레벨이 큰 것을 특징으로 하는 메모리 장치.
  3. 제1항에 있어서,
    상기 제1 전원전압은 LPDDR(Low Power Double Data Rate) 스펙에서 정의된 VDD2H이고, 상기 제2 전원전압은 상기 LPDDR 스펙에서 정의된 VDD2L 이며,
    상기 제1 스위치는 DVFS(dynamic voltage and frequency scaling) 기능을 위해 상기 VDD2H을 스위칭하는 제1 DVFS 스위치이고,
    상기 제2 스위치는 상기 DVFS 기능을 위해 상기 VDD2L을 스위칭하는 제2 DVFS 스위치인 것을 특징으로 하는 메모리 장치.
  4. 제1항에 있어서,
    상기 제1 스위치는 PMOS 트랜지스터를 포함하고, 상기 제1 마스킹 제어신호가 상기 PMOS 트랜지스터의 게이트 전극으로 인가되며,
    상기 초기 구동 구간에서 상기 제1 마스킹 제어신호는 로직 로우 상태를 유지하는 것을 특징으로 하는 메모리 장치.
  5. 제4항에 있어서,
    상기 제어 로직은 상기 마스킹 회로로 제1 내부 제어신호를 제공하고, 상기 제1 내부 제어신호는 상기 초기 구동 구간에서 로직 로우 상태를 유지하며,
    상기 마스킹 회로는,
    상기 제1 내부 제어신호와 상기 제1 제어신호를 수신하고 제1 출력 신호를 생성하는 NAND 게이트 로직; 및
    상기 NAND 게이트 로직으로부터의 상기 제1 출력 신호를 반전한 제2 출력 신호를 생성하고, 상기 제2 출력 신호를 상기 제1 마스킹 제어신호로서 상기 제1 스위치로 제공하는 제1 인버터를 포함하는 것을 특징으로 하는 메모리 장치.
  6. 제5항에 있어서,
    상기 마스킹 회로는, 상기 제2 출력 신호를 반전한 제3 출력 신호를 생성하고, 상기 제3 출력 신호를 상기 제2 스위치를 제어하기 위한 제2 제어신호로서 제공하는 제2 인버터를 더 포함하는 것을 특징으로 하는 메모리 장치.
  7. 제1항에 있어서,
    상기 제어 로직은, 상기 메모리 장치의 초기 구동 시 상기 제2 스위치를 제어하기 위한 제2 제어신호를 더 생성하는 것을 특징으로 하는 메모리 장치.
  8. 제1항에 있어서,
    상기 제1 스위치 및 상기 제2 스위치 각각은 PMOS 트랜지스터를 포함하고, 상기 제1 전원전압은 상기 제2 전원전압보다 큰 레벨을 가지며,
    상기 제1 스위치 및 상기 제2 스위치 각각의 벌크(bulk) 전압으로 상기 제1 전원전압이 인가되는 것을 특징으로 하는 메모리 장치.
  9. 제1항에 있어서,
    상기 메모리 장치는 외부의 PMIC(power management integrated circuit)로부터 상기 제1 전원전압 및 상기 제2 전원전압을 수신하고,
    상기 수신되는 제2 전원전압은, 상기 제1 전원전압에 비해 소정의 딜레이 이후에 상기 메모리 장치로 제공되는 것을 특징으로 하는 메모리 장치.
  10. 메모리 장치에 있어서, 상기 메모리 장치는 LPDDR(Low Power Double Data Rate) 스펙에 따른 제1 전원전압(VDD1), 제2 하이 전원전압(VDD2H) 및 제2 로우 전원전압(VDD2L)을 수신하고,
    상기 제2 하이 전원전압(VDD2H)을 전달하는 제1 파워 레일과 DVFS(dynamic voltage and frequency scaling) 기능에 따른 적어도 두 개의 전원전압을 전달하는 제2 파워 레일 사이에 연결되는 제1 DVFS 스위치;
    상기 제2 로우 전원전압(VDD2L)을 전달하는 제3 파워 레일과 상기 제2 파워 레일 사이에 연결되는 제2 DVFS 스위치; 및
    상기 메모리 장치의 초기 구동 구간에서 상기 제1 DVFS 스위치를 제어하기 위한 제1 DVFS 제어신호를 수신하고, 상기 제1 DVFS 제어신호를 마스킹하여 상기 초기 구동 구간에서 상기 제1 DVFS 스위치를 턴 온 시키기 위한 제1 마스킹 DVFS 제어신호를 상기 제1 DVFS 스위치로 제공하는 마스킹 회로를 구비하는 것을 특징으로 하는 메모리 장치.
  11. 제10항에 있어서,
    상기 메모리 장치의 초기 구동 구간에서, 상기 제1 DVFS 제어신호와 상기 마스킹 처리에 이용되는 제1 내부 제어신호를 생성하는 제어 로직을 더 구비하는 것을 특징으로 하는 메모리 장치.
  12. 제11항에 있어서,
    상기 제1 DVFS 스위치는 제1 MOS 트랜지스터를 포함하고, 상기 제2 DVFS 스위치는 제2 MOS 트랜지스터를 포함하며,
    상기 마스킹 회로는 상기 제1 마스킹 DVFS 제어신호를 상기 제1 MOS 트랜지스터의 게이트 전극으로 제공하는 것을 특징으로 하는 메모리 장치.
  13. 제12항에 있어서, 상기 마스킹 회로는
    상기 제1 내부 제어신호와 상기 제1 DVFS 제어신호를 수신하고 NAND 연산을 수행하여 제1 출력 신호를 생성하는 NAND 게이트 로직; 및
    상기 NAND 게이트 로직으로부터의 상기 제1 출력 신호를 반전한 제2 출력 신호를 생성하고, 상기 제2 출력 신호를 상기 제1 마스킹 DVFS 제어신호로서 상기 제1 MOS 트랜지스터의 게이트 전극으로 제공하는 제1 인버터를 포함하는 것을 특징으로 하는 메모리 장치.
  14. 제13항에 있어서,
    상기 마스킹 회로는, 상기 제2 출력 신호를 반전한 제3 출력 신호를 생성하고, 상기 제3 출력 신호를 제2 DVFS 제어신호로서 상기 제2 MOS 트랜지스터의 게이트 전극으로 제공하는 제2 인버터를 더 포함하는 것을 특징으로 하는 메모리 장치.
  15. 제13항에 있어서,
    상기 제1 내부 제어신호는 상기 초기 구동 구간에서 로직 로우 상태를 유지하는 파형을 가지며,
    상기 제2 출력 신호는 상기 초기 구동 구간에서 상기 제1 MOS 트랜지스터를 턴 온 시키기 위한 로직 상태를 유지하는 것을 특징으로 하는 메모리 장치.
  16. 제12항에 있어서,
    상기 제2 MOS 트랜지스터의 벌크(bulk) 전압으로 상기 제2 하이 전원전압(VDD2H)이 인가되는 것을 특징으로 하는 메모리 장치.
  17. 메모리 장치의 동작방법에 있어서, 상기 메모리 장치는 LPDDR(Low Power Double Data Rate) 스펙에 따른 제1 전원전압(VDD1), 제2 하이 전원전압(VDD2H) 및 제2 로우 전원전압(VDD2L)을 수신하고,
    상기 메모리 장치는 상기 제2 하이 전원전압(VDD2H)을 제1 파워 레일로 전달하는 제1 DVFS(dynamic voltage and frequency scaling) 스위치와 상기 제2 로우 전원전압(VDD2L)을 상기 제1 파워 레일로 전달하는 제2 DVFS 스위치를 포함하고,
    상기 메모리 장치의 초기 구동 구간에서 상기 제1 DVFS 스위치를 제어하기 위한 제1 DVFS 제어신호를 생성하는 단계;
    상기 초기 구동 구간에서 제1 DVFS 제어신호를 마스킹하는 데 이용되는 제1 내부 제어신호를 생성하는 단계;
    상기 제1 DVFS 제어신호와 상기 제1 내부 제어신호를 연산함에 의해 제1 로직 상태를 일정하게 유지하는 제1 마스킹 DVFS 제어신호를 생성하는 단계; 및
    상기 제1 마스킹 DVFS 제어신호에 응답하여 상기 초기 구동 구간에서 상기 제1 DVFS 스위치의 턴 온 상태를 유지하는 단계를 구비하는 것을 특징으로 하는 메모리 장치의 동작방법.
  18. 제17항에 있어서,
    상기 제2 DVFS 스위치를 제어하기 위한 제2 DVFS 제어신호를 생성하는 단계; 및
    상기 초기 구동 구간에서, 상기 제2 DVFS 제어신호에 응답하여 상기 제2 DVFS 스위치의 턴 오프 상태를 유지하는 단계를 더 구비하는 것을 특징으로 하는 메모리 장치의 동작방법.
  19. 제17항에 있어서,
    상기 제1 DVFS 스위치 및 상기 제2 DVFS 스위치는 각각 PMOS 트랜지스터를 포함하고,
    상기 제1 마스킹 DVFS 제어신호를 생성하는 단계는,
    상기 초기 구동 구간에서 상기 제1 로직 상태를 유지하는 상기 제1 내부 제어신호와 상기 제1 DVFS 제어신호에 대한 NAND 연산을 수행하는 단계; 및
    상기 NAND 연산에 대한 반전 연산을 수행함으로써 상기 제1 로직 상태를 유지하는 상기 제1 마스킹 DVFS 제어신호를 생성하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 동작방법.
  20. 제17항에 있어서,
    상기 제1 DVFS 스위치의 턴 온 상태가 유지됨에 따라, 상기 초기 구동 구간에서 상기 제1 DVFS 스위치에 연결된 상기 제1 파워 레일의 일 노드에 존재하는 커패시턴스 성분에 전하를 주입하는 단계를 더 구비하는 것을 특징으로 하는 메모리 장치의 동작방법.
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