CN115413357A - 供电电压选择电路 - Google Patents

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CN115413357A CN202180014623.2A CN202180014623A CN115413357A CN 115413357 A CN115413357 A CN 115413357A CN 202180014623 A CN202180014623 A CN 202180014623A CN 115413357 A CN115413357 A CN 115413357A
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三轮育马
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Abstract

本文公开一种设备，所述设备包含：第一外部端子，其被供应第一供电电位；第二外部端子，其被供应不同于所述第一供电电位的第二供电电位；第一晶体管，其连接于所述第一外部端子和内部供电线之间；第二晶体管，其连接于所述第二外部端子和所述内部供电线之间；以及第一电路，其被配置成在供应所述第一供电电位之后在至少第一周期期间使所述第一晶体管断开，直至供应所述第二供电电位。

Description

供电电压选择电路
背景技术
在例如DRAM等半导体装置中，有时根据操作模式切换待使用的外部电源。可例如通过在高速操作模式中使用被供应到第一外部供电端子的预定外部供电电位，以及在低速操作模式中使用被供应到第二外部供电端子且低于预定外部供电电位的不同外部供电电位，来减小低速操作模式中的电流消耗。然而，如果不以规范所限定的次序供应电力，则存在第一外部供电端子和第二外部供电端子短路的风险。因此，需要即使在不以规范所限定的次序供应电力的情况下也能防止第一外部供电端子和第二外部供电端子短路。
发明内容
公开用于供电电压选择电路的设备。在本公开的一方面中，一种设备包含被供应第一供电电位的第一外部端子。所述设备包含被供应不同于第一供电电位的第二供电电位的第二外部端子。所述设备进一步包含连接于第一外部端子和内部供电线之间的第一晶体管。所述设备进一步包含连接于第二外部端子和内部供电线之间的第二晶体管。包含在所述设备中的第一电路被配置成在供应第一供电电位之后在至少第一周期期间使第一晶体管断开，直至供应第二供电电位。
在本公开的另一方面中，一种设备包含分别被供应第一、第二和第三供电电位的第一、第二和第三外部端子。所述设备包含连接于第一外部端子和内部供电线之间的第一晶体管，且包含连接于第二外部端子和内部供电线之间的第二晶体管。所述设备进一步包含：第一电路，其被配置成基于选择信号控制第一晶体管；第二电路，其被配置成基于所述选择信号控制第二晶体管；以及第三电路，其被配置成基于第三供电电位生成第一内部电位。第三电路被配置成在供应第二供电电位之后在至少第一周期期间将第一内部电位固定到第二供电电位，直至供应第一和第三供电电位。第一电路包含对第一供电电位操作的第一驱动器电路，以及对第一内部电位操作的第二和第三驱动器电路。第二驱动器电路被配置成基于选择信号生成输出信号，且被配置成将输出信号固定在非活跃状态直至供应第一、第二和第三供电电位。第一和第三驱动器电路中的每一个被配置成响应于输出信号的非活跃状态使第一晶体管断开。
在本公开的另一方面中，一种设备包含分别被供应彼此不同的第一和第二供电电位的第一和第二外部端子。第一和第二供电电位中的每一个大于接地电位。所述设备包含内部电力供应电路，其包含被供应第一供电电位的第一供电节点、被供应第二供电电位的第二供电节点、耦合到多个负载电路的内部供电节点、耦合在第一供电节点和内部供电节点之间的第一晶体管，以及耦合在第二供电节点和内部供电节点之间的第二晶体管。所述设备进一步包含电力供应控制电路，其在通电序列中被配置成响应于检测到供应第一和第二供电电位中的任一个而保持第一晶体管断开。
附图说明
图1是展示根据本公开的半导体装置的配置的框图。
图2是V-开关控制电路的电路图。
图3到5分别是用于阐释通电序列中的V-开关控制电路的操作的时序图。
图6是根据修改的V-开关控制电路的电路图。
具体实施方式
下文将参考附图详细地阐述本发明的各种实施例。以下详细描述参考附图，附图借助于说明展示其中可以实践本发明的特定方面和实施例。足够详细地描述这些实施例以使所属领域的技术人员能够实践本发明。在不脱离本发明的范围的情况下，可利用其它实施例，且可作出结构、逻辑和电性改变。本文所公开的各种实施例不一定相互排斥，因为一些所公开的实施例可与一或多个其它所公开的实施例组合从而形成新的实施例。
图1是根据本公开的一个实施例的半导体装置10的框图。举例来说，半导体装置10可以是并入在单个半导体芯片中的LPDDR5 SDRAM。半导体装置10可安装在例如存储器模块衬底或母板等外部衬底上。如图1中所展示，半导体装置10包含存储器单元阵列11。存储器单元阵列11包含多个字线WL、多个位线BL，以及放置在位线BL和字线WL之间的相交点处的多个存储器单元MC。行解码器12执行字线WL的选择，且列解码器13执行位线BL的选择。感测放大器14连接到一个相应的位线BL和局部I/O线对LIOT/B。局部I/O线对LIOT/B经由充当开关的转移栅极15连接到主I/O线对MIOT/B。将存储器单元阵列11划分成包含存储器组BANK0到BANK7的八个存储器组。
包含在半导体装置10中的多个外部端子包含命令地址端子21、时钟端子22、数据端子23，以及供电端子24到29。数据端子23连接到I/O电路16。
命令地址信号CA被供应到命令地址端子21。与供应到命令地址端子21的命令地址信号CA之间的地址有关的信号经由命令地址输入电路31传递到地址解码器32，且与命令有关的信号经由命令地址输入电路31传递到命令解码器33。地址解码器32解码地址信号以生成内部地址ADD。内部地址ADD被供应到行解码器12和列解码器13。命令解码器33解码外部命令以生成活跃信号ACT、读取/写入信号RW等。活跃信号ACT被供应到行解码器12，且读取/写入信号RW被供应到列解码器13。命令解码器33还更新模式寄存器36中设定的各种参数。
彼此互补的外部时钟信号CK和CKB被供应到时钟端子22。互补外部时钟信号CK和CKB输入到时钟输入电路34。时钟输入电路34基于互补外部时钟信号CK和CKB生成内部时钟信号ICLK。内部时钟信号ICLK被供应到外围电路P和内部时钟生成器35。内部时钟生成器35基于内部时钟信号ICLK生成内部时钟信号LCLK。内部时钟信号LCLK被供应到I/O电路16。内部时钟信号LCLK用作限定在读取操作中从数据端子23输出读取数据DQ和选通信号DQS的定时的定时信号。在写入操作中，写入数据DQ和选通信号DQS从外部输入到数据端子23。数据掩码信号DM可在写入操作中从外部输入到数据端子23。
供电电位VSS、VDD1、VDD2H和VDD2L分别被供应到供电端子24到27。这些供电电位的电平具有如下关系：VDD1>VDD2H>VDD2L>VSS。供电电位VSS可以是接地电位。供电电位VSS、VDD1、VDD2H和VDD2L被供应到通电复位电路37。在装置通电之后的所谓的通电序列中，通电复位电路37响应于供电电位VDD1的升高将通电信号PwrUp3HVF激活到高电平，且在所有供电电位VDD1、VDD2H和VDD2L升高之后的预定定时处使通电信号PwrUp3HVF失活到低电平。在供电电位VDD1升高之前的状态中，通电信号PwrUp3HVF处于不确定的电平。供电电位VDD1和VDD2H还供应到VCCP生成器38。VCCP生成器38基于供电电位VDD1生成内部步升电位VCCP。内部步升电位VCCP高于供电电位VDD1。内部步升电位VCCP可由感测放大器14使用。在所有供电电位VDD1、VDD2H和VDD2L升高之后，VCCP生成器38使内部步升电位VCCP达到高于供电电位VDD1的电平的预定电平，且将内部步升电位VCCP箝位在与该时间之前供电电位VDD2H的电平相同的电平处。因此，在供电电位VDD2H升高之后所有供电电位VDD1、VDD2H和VDD2L升高之前的周期中，内部步升电位VCCP具有与供电电位VDD2H的电平相同的电平。
通电信号PwrUp3HVF和内部步升电位VCCP被供应到V-开关控制电路40。V-开关控制电路40基于从模式寄存器36供应的选择信号MDVFSC选择供电电位VDD2H和VDD2L中的一个。供电电位VDD2H和VDD2L中的被选定的一个用作内部电位VPERI。内部电位VPERI可用作包含在外围电路P中的许多负载电路中的操作功率。
图2是V-开关控制电路40的电路图。如图2所示，V-开关控制电路40包含晶体管41，其将供电电位VDD2L供应到供应内部电位VPERI的内部供电线43；晶体管42，其将供电电位VDD2H供应到内部供电线43。也就是说，晶体管41连接于图1中展示的供电端子27和内部供电线43之间，且晶体管42连接于图1中展示的供电端子26和内部供电线43之间。V-开关控制电路40进一步包含控制晶体管41的第一电路51，和控制晶体管42的第二电路52。第一电路51将启用信号MDV2LEN供应到晶体管41的栅极电极。第二电路52将启用信号MDV2HEN供应到晶体管42的栅极电极。启用信号MDV2LEN和MDV2HEN彼此排他地激活。这是因为，如果启用信号MDV2LEN和MDV2HEN均激活，则晶体管41和42均接通且大电流流经供电端子26和供电端子27之间。
第一电路51包含电平移位电路511、缓冲器512、反相器513，以及晶体管514和515。电平移位电路511转换经由反相器60和延迟电路61供应的选择信号MDVFSC的电平。反相器60和延迟电路61对内部电位VPERI操作，且因此振幅为VPERI(低电平为VSS且高电平为VPERI)。同时，包含在第一电路51中的缓冲器512对内部步升电位VCCP操作。从电平移位电路511输出的控制信号MDV2LEN_Pre(选择信号MDVFSC的反转信号)的振幅为VCCP(低电平为VSS且高电平为VCCP)。通电信号PwrUp3HVF被供应到电平移位电路511。在其中通电信号PwrUp3HVF在高电平下活跃的周期内，电平移位电路511将控制信号MDV2LEN_Pre固定到低电平(VSS电平)，而与输入信号无关。缓冲器512通过缓冲控制信号MDV2LEN_Pre生成启用信号MDV2LEN。启用信号MDV2LEN被供应到晶体管41的栅极电极。
控制信号MDV2LEN_Pre还被供应到反相器513。反相器513对供电电位VDD2L操作。因此，从反相器513输出的控制信号MDV2LEN_PreB的振幅为VDD2L(低电平为VSS且高电平为VDD2L)。控制信号MDV2LEN_PreB被供应到晶体管514的栅极电极。晶体管514连接于晶体管41的栅极电极和供电端子24(VSS)之间。相应地，当控制信号MDV2LEN_PreB变为高电平时，使启用信号MDV2LEN强制性地失活到低电平，且使晶体管41处于断开状态。晶体管515也连接于晶体管41的栅极电极和供电端子24(VSS)之间。因此，当通电信号PwrUp3HVF变为高电平时，使启用信号MDV2LEN强制性地失活到低电平，且使晶体管41处于断开状态。
第二电路52包含电平移位电路521、反相器522和缓冲器523。电平移位电路521转换经由延迟电路62供应的选择信号MDVFSC的电平且使逻辑电平反转。从电平移位电路521输出的控制信号MDV2HEN_Pre(选择信号MDVFSC的反转信号)的振幅为VCCP(低电平为VSS且高电平为VCCP)。通电信号PwrUp3HVF被供应到电平移位电路521。在其中通电信号PwrUp3HVF在高电平下活跃的周期内，电平移位电路521将控制信号MDV2HEN_Pre固定到低电平(VSS电平)，而与输入信号无关。缓冲器523通过缓冲由反相器522反转的控制信号MDV2HEN_Pre而生成启用信号MDV2HEN。启用信号MDV2HEN被供应到晶体管42的栅极电极。
接下来阐释V-开关控制电路40的操作。V-开关控制电路40在正常操作时间，即在通电之后的状态中，基于选择信号MDVFSC使晶体管41或42接通。举例来说，当选择信号MDVFSC处于高电平时，启用信号MDV2HEN处于高电平且启用信号MDV2LEN处于低电平，借此晶体管42接通且晶体管41断开。在此情况下，内部供电线43经由晶体管42连接到供电端子26，且因此内部电位VPERI的电平与供电电位VDD2H匹配。在此情况下，半导体装置10在高速操作模式中操作。另一方面，当选择信号MDVFSC处于低电平时，启用信号MDV2HEN处于低电平且启用信号MDV2LEN处于高电平，借此晶体管41接通且晶体管42断开。在此情况下，内部供电线43经由晶体管41连接到供电端子27，且因此内部电位VPERI的电平与供电电位VDD2L匹配。在此情况下，半导体装置10在低速操作模式中操作。选择信号MDVFSC可通过重写模式寄存器36中设定的参数而切换。
延迟电路61和62执行控制以延迟输入信号的上升沿，而不延迟其下降沿。相应地，在选择信号MDVFSC切换时，在晶体管中的处于接通状态的一个晶体管断开之后，处于断开状态的另一晶体管接通。也就是说，因为插入了其中晶体管41和42同时断开的周期，所以当切换选择信号MDVFSC时不会发生晶体管41和42两者的错误接通。
另一方面，在紧接在通电之后的初始化周期中，安全地提供其中晶体管42接通且晶体管41断开的状态，而与选择信号MDVFSC无关。规范限定，应以VDD1、VDD2H和VDD2L的次序执行电力供应，且当按此次序恰当地供应电力时肯定实现其中晶体管42接通且晶体管41断开的状态。
图3是用于阐释在其中按VDD1、VDD2H和VDD2L的次序供应电力的情况下V-开关控制电路40的操作的时序图。当首先供应供电电位VDD1时，通电信号PwrUp3HVF变为高电平。因为这使包含在第一电路51中的晶体管515接通，所以启用信号MDV2LEN固定到低电平。在该时间点处尚未供应供电电位VDD2H，且因此内部步升电位VCCP的电平为L0(＝VSS电平)。当随后供应供电电位VDD2H时，内部步升电位VCCP的电平箝位到L1(＝VDD2H电平)。相应地，分别从电平移位电路511和521输出处于低电平的控制信号MDV2LEN_Pre和MDV2HEN_Pre。因为控制信号MDV2LEN_Pre输入到对内部步升电位VCCP操作的缓冲器512，所以从缓冲器512输出处于低电平的启用信号MDV2LEN。晶体管515在该时间点处已经接通，且因此晶体管41维持断开状态。同时，因为控制信号MDV2HEN_Pre经由反相器522输入到缓冲器523，所以从缓冲器523输出处于高电平的启用信号MDV2HEN。相应地，晶体管42接通。当接下来供应供电电位VDD2L时，激活反相器513，且控制信号MDV2LEN_PreB变为高电平，使得晶体管514接通。因为晶体管515在该时间点处已经接通，所以晶体管41维持断开状态。响应于所有VDD1、VDD2H和VDD2L的电力供应，内部步升电位VCCP步升到原始步升电位L2，且通电信号PwrUp3HVF变为低电平。相应地，晶体管515断开，且电平移位电路511和521执行电平移位操作。然而，因为选择信号MDVFSC在该时间点处于作为初始值的高电平，所以维持其中晶体管41断开且晶体管42接通的状态。
当以VDD1、VDD2H和VDD2L的适当次序供应电力时，实现其中晶体管41断开且晶体管42接通的状态，且不会发生其中晶体管41和42均接通的状态。当以VDD1、VDD2L和VDD2H的次序供应电力时，在激活缓冲器512之前，晶体管514接通。晶体管515在该时间点处已经接通，且启用信号MDV2LEN保持在低电平。因此，V-开关控制电路40以与图3所示的实例中相同的方式操作。
图4是用于阐释在其中按VDD2H、VDD1和VDD2L的次序供应电力的情况下V-开关控制电路40的操作的时序图。当首先供应供电电位VDD2H时，内部步升电位VCCP的电平箝位到L1(＝VDD2H电平)。相应地，分别从电平移位电路511和521输出处于低电平的控制信号MDV2LEN_Pre和MDV2HEN_Pre。控制信号MDV2LEN_Pre输入到对内部步升电位VCCP操作的缓冲器512，且因此从缓冲器512输出处于低电平的启用信号MDV2LEN。相应地，晶体管41断开。同时，控制信号MDV2HEN_Pre经由反相器522输入到缓冲器523，且因此从缓冲器523输出处于高电平的启用信号MDV2HEN。相应地，晶体管42接通。当接下来供应供电电位VDD1时，通电信号PwrUp3HVF变为高电平。因为这使包含在第一电路51中的晶体管515接通，所以启用信号MDV2LEN固定到低电平。当接下来供应供电电位VDD2L时，激活反相器513，且控制信号MDV2LEN_PreB变为高电平，借此晶体管514接通。响应于所有VDD1、VDD2H和VDD2L的电力供应，内部步升电位VCCP步升到原始步升电位L2，且通电信号PwrUp3HVF变为低电平。这使晶体管515断开，且电平移位电路511和521执行电平移位操作。因为选择信号MDVFSC在该时间点处于作为初始值的高电平，所以维持其中晶体管41断开且晶体管42接通的状态。
如上文所描述，即使当以VDD2H、VDD1和VDD2L的非法次序供应电力时，对步升电位VCCP操作的缓冲器512、反相器522和缓冲器523也实现其中晶体管41断开且晶体管42接通的状态，且不会发生其中晶体管41和42均接通的状态。当以VDD2H、VDD2L和VDD1的次序供应电力时，在晶体管515接通之前，晶体管514接通。然而，因为启用信号MDV2LEN在该时间点处由缓冲器512保持在低电平，所以V-开关控制电路40以与图4所示的实例中相同的方式操作。
图5是用于阐释在其中按VDD2L、VDD2H和VDD1的次序供应电力的情况下V-开关控制电路40的操作的时序图。当首先供应供电电位VDD2L时，激活反相器513，且控制信号MDV2LEN_PreB变为高电平，且因此晶体管514接通。相应地，启用信号MDV2LEN固定到低电平。当接下来供应供电电位VDD2H时，内部步升电位VCCP的电平箝位到L1(＝VDD2H电平)。因此，分别从电平移位电路511和521输出处于低电平的控制信号MDV2LEN_Pre和MDV2HEN_Pre。这使得能够维持晶体管41的断开状态且使晶体管42接通。当接下来供应供电电位VDD1时，通电信号PwrUp3HVF变为高电平。相应地，包含在第一电路51中的晶体管515接通。然而，因为在该时间点处启用信号MDV2LEN已经处于低电平，所以不发生改变。响应于所有VDD1、VDD2H和VDD2L的电力供应，内部步升电位VCCP步升到原始步升电位L2，且通电信号PwrUp3HVF变为低电平。这使晶体管515断开，且电平移位电路511和521执行电平移位操作。然而，因为选择信号MDVFSC在该时间点处于作为初始值的高电平，所以维持其中晶体管41断开且晶体管42接通的状态。
即使当如所描述以VDD2L、VDD2H和VDD1的非法次序供应电力时，也可通过反相器513和晶体管514使晶体管41迅速地固定到断开状态。当以VDD2L、VDD1和VDD2H的次序供应电力时，在激活缓冲器512之前，晶体管515接通。然而，启用信号MDV2LEN在该时间点处由晶体管514保持在低电平。因此，V-开关控制电路40以与图5所示的实例中相同的方式操作。
如上文所描述，根据当前实施例，即使当按任何次序供应供电电位VDD1、VDD2H和VDD2L时，也不会同时接通晶体管41和晶体管42。
图6是根据修改的V-开关控制电路40A的电路图。图6中展示的V-开关控制电路40A不同于图2中展示的V-开关控制电路40之处在于，控制信号S被供应到晶体管514的栅极电极。控制信号S是响应于供电电位VDD2L的供应而激活到高电平的信号。图6中展示的V-开关控制电路40A也可执行与图2中展示的V-开关控制电路40的操作相同的操作。然而，因为多个晶体管41和42设置于芯片上且分散地放置在芯片上，所以用于供应控制信号S的线路在图6中展示的V-开关控制电路40A中变长。因此，由图2中展示的V-开关控制电路40占据的面积较小。
尽管已在某些优选实施例和实例的上下文中公开本发明，但所属领域的技术人员将理解，本发明扩展超出特定公开的实施例到本发明的其它替代实施例和/或用途及其明显修改和等效物。此外，所属领域的技术人员基于本公开将容易了解在本发明的范围内的其它修改。还审慎考虑，可进行实施例的特定特征和方面的各种组合或子组合，并且这些组合或子组合仍落在本发明的范围内。应理解，所公开的实施例的各种特征和方面可彼此组合或替换以便形成所公开的发明的不同模式。因此，希望本文所公开的本发明中的至少一些的范围不应受上文所描述的特定所公开实施例的限制。

Claims (22)

1.一种设备，其包括：
第一外部端子，其被供应第一供电电位；
第二外部端子，其被供应不同于所述第一供电电位的第二供电电位；
第一晶体管，其连接于所述第一外部端子和内部供电线之间；
第二晶体管，其连接于所述第二外部端子和所述内部供电线之间；以及
第一电路，其被配置成在供应所述第一供电电位之后在至少第一周期期间使所述第一晶体管断开，直至供应所述第二供电电位。
2.根据权利要求1所述的设备，其进一步包括第二电路，所述第二电路被配置成在供应所述第二供电电位之后在至少第二周期期间使所述第二晶体管接通，直至选择信号从初始状态改变到选择所述第一供电电位的选择状态。
3.根据权利要求2所述的设备，其中所述第二电路被配置成在所述选择信号从所述初始状态改变到所述选择状态时使所述第二晶体管断开。
4.根据权利要求3所述的设备，其中所述第二电路被配置成在所述选择信号保持所述初始状态时保持所述第二晶体管接通。
5.根据权利要求2所述的设备，其中所述第一电路包含：
第三晶体管，其连接于所述第一晶体管的控制电极和被供应不同于所述第一和第二供电电位的第三供电电位的第三外部端子之间；以及
第一驱动器电路，其被配置成在至少所述第一周期期间使所述第三晶体管接通。
6.根据权利要求5所述的设备，其中所述第一电路进一步包含第二驱动器电路，所述第二驱动器电路被配置成在所述第二周期期间使所述第一晶体管断开。
7.根据权利要求6所述的设备，其中所述第一驱动器电路对所述第一供电电位操作。
8.根据权利要求7所述的设备，其中所述第二驱动器电路对所述第二供电电位操作。
9.根据权利要求8所述的设备，
其中所述第二驱动器电路包含电平移位电路和缓冲器电路，
其中所述电平移位电路被配置成基于所述选择信号驱动输出信号，且被配置成在所述第二周期期间将所述输出信号固定在非活跃状态，且
其中所述缓冲器电路连接于所述电平移位电路和所述第一晶体管的所述控制电极之间，使得所述缓冲器电路被配置成基于所述电平移位电路的所述输出信号控制所述第一晶体管。
10.根据权利要求9所述的设备，其中所述第三晶体管被配置成由所述电平移位电路的所述输出信号控制。
11.根据权利要求10所述的设备，其进一步包括被供应不同于所述第一、第二和第三供电电位的第四供电电位的第四外部端子，
其中所述第一电路进一步包含连接于所述第一晶体管的所述控制电极和所述第三外部端子之间的第四晶体管，且
其中所述第四晶体管被配置成在供应所述第四供电电位之后在至少第三周期期间接通，直至供应所述第一和第二供电电位。
12.根据权利要求6所述的设备，其进一步包括被配置成将所述选择信号供应到所述第一和第二电路的模式寄存器。
13.根据权利要求12所述的设备，其中所述模式寄存器对从所述内部供电线供应的内部电位操作。
14.一种设备，其包括：
第一、第二和第三外部端子，其分别被供应第一、第二和第三供电电位；
第一晶体管，其连接于所述第一外部端子和内部供电线之间；
第二晶体管，其连接于所述第二外部端子和所述内部供电线之间；
第一电路，其被配置成基于选择信号控制所述第一晶体管；
第二电路，其被配置成基于所述选择信号控制所述第二晶体管；以及
第三电路，其被配置成基于所述第三供电电位生成第一内部电位，
其中所述第三电路被配置成在供应所述第二供电电位之后在至少第一周期期间将所述第一内部电位固定到所述第二供电电位，直至供应所述第一和第三供电电位，
其中所述第一电路包含对所述第一供电电位操作的第一驱动器电路，以及对所述第一内部电位操作的第二和第三驱动器电路，
其中所述第二驱动器电路被配置成基于所述选择信号生成输出信号，且被配置成将所述输出信号固定在非活跃状态直至供应所述第一、第二和第三供电电位，且其中所述第一和第三驱动器电路中的每一个被配置成响应于所述输出信号的所述非活跃状态使所述第一晶体管断开。
15.根据权利要求14所述的设备，其中所述第二电路被配置成使所述第二晶体管接通直至供应所述第一、第二和第三供电电位。
16.根据权利要求14所述的设备，其中所述第一电路进一步包含第四驱动器电路，所述第四驱动器电路被配置成在供应所述第三供电电位之后在第二周期期间使所述第一晶体管断开，直至供应所述第一和第二供电电位。
17.根据权利要求14所述的设备，其进一步包括被配置成将所述选择信号供应到所述第一和第二电路的模式寄存器，
其中所述模式电阻器对从所述内部供电线供应的第二内部电位操作。
18.一种设备，其包括：
第一和第二外部端子，其分别被供应彼此不同的第一和第二供电电位，且所述第一和第二供电电位中的每一个大于接地电位；
内部供电电路，其包含被供应所述第一供电电位的第一供电节点、被供应所述第二供电电位的第二供电节点、耦合到多个负载电路的内部供电节点、耦合在所述第一供电节点和所述内部供电节点之间的第一晶体管，以及耦合在所述第二供电节点和所述内部供电节点之间的第二晶体管；以及
电力供应控制电路，其在通电序列被配置成响应于检测到供应所述第一和第二供电电位中的任一个而保持所述第一晶体管断开。
19.根据权利要求18所述的设备，其进一步包括：
第三外部端子，其被供应不同于所述第一和第二供电电位中的每一个且大于所述接地电位的第三供电电位；
其中所述电力供应控制电路在所述通电序列中进一步被配置成响应于检测到供应所述第三供电电位而保持所述第一晶体管断开。
20.根据权利要求18所述的设备，其中所述电力供应控制电路在所述通电序列中进一步被配置成响应于供应所述第二电位而允许所述第二晶体管接通。
21.根据权利要求20所述的设备，其中所述电力供应控制电路进一步被配置成在所述通电序列之后响应于选择信号使所述第二晶体管断开。
22.根据权利要求21所述的设备，其中所述电力供应控制电路进一步被配置成响应于所述第二晶体管改变为断开而允许所述第一晶体管接通。
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