JP2000310672A - 半導体装置 - Google Patents

半導体装置

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JP2000310672A
JP2000310672A JP11121656A JP12165699A JP2000310672A JP 2000310672 A JP2000310672 A JP 2000310672A JP 11121656 A JP11121656 A JP 11121656A JP 12165699 A JP12165699 A JP 12165699A JP 2000310672 A JP2000310672 A JP 2000310672A
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voltage
node
semiconductor device
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Naoharu Shinozaki
直治 篠崎
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Fujitsu Ltd
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    • G11C2029/5004—Voltage

Abstract

(57)【要約】 【課題】ユーザ使用時の消費電力を増加させることな
く、テスト時に内部回路のノード電圧をより正確に測定
できるようにする。 【解決手段】内部回路の被測定ノードＮ１の電圧ＶＧが
入力端に供給され、テストモード信号ＴＭの活性に応答
して活性になり、チップ上パッド１６Ａに出力する電圧
ホロワ回路２０Ａを降圧回路１０Ａに備えている。電圧
ホロワ回路２０Ａの出力バッファ回路２２には、電圧制
御回路１２の出力バッファ回路１５に比し大きな電流が
流れるが、テストモード信号ＴＭが不活性のときにはこ
の電流は流れない。複数の被測定ノードを選択回路で選
択するようにすれば、チップ上面積が比較的大きい電圧
ホロワ回路を共用することができる。ＳＤＲＡＭの場
合、テストモード信号ＴＭは、コマンドデコーダの出力
であってもよく、選択制御信号はアドレスであってもよ
い。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関す
る。
【０００２】
【従来の技術】図５は、半導体装置に備えられた降圧回
路１０を示す。
【０００３】この回路は、外部端子に供給される外部電
源電圧ＶＣＣを内部電源電圧ＶＩＩに降圧して半導体装
置内の各ブロックへ供給するためのものである。例え
ば、ＶＣＣ＝５．０Ｖ、ＶＩＩ＝３．３Ｖである。外部
電源電圧ＶＣＣからＮＭＯＳトランジスタ１１へ電流が
流れ、ＮＭＯＳトランジスタ１１のソースが内部電源電
圧ＶＩＩになる。この内部電源電圧ＶＩＩは、ＮＭＯＳ
トランジスタ１１のゲート電圧ＶＧより閾値電圧Ｖｔｈ
だけ低い。そこで、電圧制御回路１２により、外部電源
電圧ＶＣＣや温度の変動に対しゲート電圧ＶＧが一定に
なるよう制御している。
【０００４】電圧制御回路１２では、差動増幅回路１３
のＮＭＯＳトランジスタ１３１のゲートに、参照電圧生
成回路１４で生成された参照電圧Ｖｒｅｆが供給され
る。参照電圧Ｖｒｅｆは、外部電源電圧ＶＣＣや温度の
変動に対しほぼ一定になる。ＮＭＯＳトランジスタ１３
１のドレイン電圧は、差動増幅回路１３の出力として出
力バッファ回路１５のＰＭＯＳトランジスタ１５１のゲ
ートに供給される。ＰＭＯＳトランジスタ１５１のドレ
インに接続されたノードＮ１の電圧が電圧制御回路１２
の出力ＶＧである。この電圧ＶＧは、出力バッファ回路
１５のＮＭＯＳトランジスタ１５２で閾値電圧Ｖｔｈだ
け下げられ、差動増幅回路１３のＮＭＯＳトランジスタ
１３２のゲートに供給される。したがって、ＮＭＯＳト
ランジスタ１３２のゲート電圧は内部電源電圧ＶＩＩに
等しくなる。
【０００５】上記構成において、内部電源電圧ＶＩＩが
低下してＶＩＩ＜Ｖｒｅｆとなると、ゲート電圧ＶＧ及
びＮＭＯＳトランジスタ１３２のゲート電圧も低下す
る。これにより、ＰＭＯＳトランジスタ１５１のゲート
電圧が低下してその内部抵抗が減少し、ゲート電圧ＶＧ
が上昇して内部電源電圧ＶＩＩも上昇する。逆にＶＩＩ
＞Ｖｒｅｆとなると、ＰＭＯＳトランジスタ１５１のゲ
ート電圧が上昇してその内部抵抗が増加し、ゲート電圧
ＶＧが低下して内部電源電圧ＶＩＩも低下する。このよ
うな動作により、内部電源電圧ＶＩＩが、安定した参照
電圧Ｖｒｅｆに追従する。
【０００６】この半導体装置の出荷前にゲート電圧ＶＧ
を測定するために、ノードＮ１が、半導体チップ上に形
成されたパッド１６に接続されている。パッド１６に
は、テスター１７のプローブ１８がケーブル１９を介し
て当接される。
【０００７】
【発明が解決しようとする課題】電圧制御回路１２はＮ
ＭＯＳトランジスタ１１のゲート電圧ＶＧを制御すれば
よいので、ＮＭＯＳトランジスタ１１に流れる電流に比
し出力バッファ回路１５に流れる電流は小さくてよく、
出力バッファ回路１５の抵抗Ｒ１の抵抗値を大きくして
低消費電力化が図られている。一方、テスター１７の内
部抵抗Ｒｔの抵抗値は比較的大きいが、テスター１７の
プローブ１８及びケーブル１９の容量がノードＮ１の容
量に比し遙かに大きい。
【０００８】このため、テスター１７のプローブ１８を
パッド１６に当接させると、ゲート電圧ＶＧの変化をテ
スター１７で検出することができない。テスター１７の
プローブ１８及びケーブル１９の影響を小さくするため
の回路を、降圧回路１０内に回路を付加すると、ユーザ
使用時に消費電力が増大する。
【０００９】本発明の目的は、このような問題点に鑑
み、ユーザ使用時の消費電力を増加させることなく、ユ
ーザ使用前のテスト時に内部回路のノード電圧をより正
確に測定することが可能な半導体装置を提供することに
ある。
【００１０】本発明の他の目的は、この増加を防止する
ために新たな外部端子を設ける必要がない半導体装置を
提供することにある。
【００１１】
【課題を解決するための手段及びその作用効果】請求項
１の半導体装置では、内部回路の被測定ノードの電圧が
入力端に供給され、テスト信号の活性に応答して活性に
なり、チップ上端子、例えばパッドに出力する電圧ホロ
ワ回路を有する。
【００１２】この半導体装置によれば、電圧ホロワ回路
を介して間接的に被測定ノードの電圧が測定されるの
で、チップ上端にテスターのプローブを当接させてもそ
の容量の影響が小さくなり、内部回路のノード電圧をよ
り正確に測定することができる。
【００１３】この電圧ホロワ回路には比較的大きな電流
が流れるが、ユーザ使用時にテスト信号を不活性にする
ことにより電圧ホロワ回路が不活性になるので、電圧ホ
ロワ回路を備えても消費電力が増大するのを回避するこ
とができる。
【００１４】請求項２の半導体装置では、請求項１にお
いて、上記被測定ノードは、第１被測定ノードと第２被
測定ノードとを含み、選択制御信号に応じて該第１被測
定ノードと該第２被測定ノードとの一方の電圧を選択的
に上記電圧ホロワ回路の上記入力端に供給する選択回路
をさらに有する。
【００１５】この半導体装置によれば、第１被測定ノー
ドと第２被測定ノードとについて、比較的大きなトラン
ジスタを備えた電圧ホロワ回路を共用することができる
ので、チップ面積を狭くすることができる。また、第１
被測定ノードと第２被測定ノードとについて、チップ上
端子も共用することができる。
【００１６】上記半導体装置は、例えば請求項２におい
て、複数の外部信号値をデコードするコマンドデコーダ
と、該コマンドデコーダのデコード結果に応じた動作を
行うＤＲＡＭコアとを備えた同期型半導体記憶装置であ
り、上記テスト信号は、該コマンドデコーダの出力であ
る。
【００１７】この半導体装置によれば、テスト信号を供
給するための外部端子を新たに設ける必要がない。
【００１８】この選択制御信号は、例えば、アドレス入
力端子に供給される信号又はこれをデコードした信号で
あり、この場合、選択制御信号を供給するための外部端
子を新たに設ける必要がない。
【００１９】請求項３では、複数の外部信号値をデコー
ドするコマンドデコーダと、該コマンドデコーダのデコ
ード結果に応じた動作を行うＤＲＡＭコアとを備えた同
期型記憶回路を含む半導体装置において、選択制御信号
に応じて内部回路の第１被測定ノードと第２被測定ノー
ドとの一方の電圧を選択的にチップ上端子に供給し又は
両該ノードと該チップ上端子との間をオフにする選択回
路を有し、該コマンドデコーダはその出力の一部を該選
択制御信号とする。
【００２０】この半導体装置によれば、選択回路の入力
位置により第１及び第２被測定ノードの配線長を、選択
回路を備えない場合よりも短くすることができ、また、
ユーザ使用時には両ノードとチップ上端子との間をオフ
にすることにより、第１及び第２被測定ノードの寄生容
量が小さくなる。さらに、選択制御信号を供給するため
の外部端子を新たに設ける必要がない。
【００２１】請求項４の半導体装置では、請求項１乃至
３のいずれか１つにおいて、上記内部回路は、外部電源
端子に供給される電圧を降圧して内部回路に供給するＦ
ＥＴを有し、上記被測定ノードは該ＦＥＴのゲート電極
を含む。
【００２２】例えば請求項４において、上記内部回路
は、上記ＦＥＴのゲート電圧が参照電圧ノードの電圧に
なるようにフィードバック制御する比較回路をさらに有
し、上記被測定ノードは該参照電圧ノードを含む。
【００２３】請求項５の半導体装置では、請求項１乃至
４のいずれか１つにおいて、上記電圧ホロワ回路は、上
記テスト信号が活性であるときのみ電流が流れて上記被
測定ノードの電圧と上記チップ上端子の電圧との差を増
幅する差動増幅回路と、第１電源電圧と第２電源電圧と
の間に、該差動増幅回路の出力電圧が制御入力端に供給
されるトランジスタと、抵抗とが直列接続され、該トラ
ンジスタと該抵抗との接続ノードが該チップ上端子に接
続され、該テスト信号の不活性に応答して該トランジス
タがオフになる出力バッファ回路とを有する。
【００２４】半導体装置の試験方法では、例えば請求項
１乃至５のいずれか１つに記載の半導体装置を準備し、
上記テスト信号を活性にし、上記チップ上端子の電圧を
測定する。
【００２５】半導体装置の他の試験方法では、請求項３
記載の半導体装置を準備し、上記選択制御信号を活性に
して上記第１被測定ノードと第２被測定ノードとの一方
の電圧を選択的に上記チップ上端子に供給させ、該チッ
プ上端子の電圧を測定する。
【００２６】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態を説明する。
【００２７】［第１実施形態］図１は、本発明の第１実
施形態の降圧回路１０Ａを示す。
【００２８】この回路は、半導体装置内に備えられてお
り、図５の降圧回路１０の替わりに用いられる。降圧回
路１０Ａは、図５と同様にＮＭＯＳトランジスタ１１
と、そのゲート電圧ＶＧを制御する電圧制御回路１２と
を備え、さらに、電圧制御回路１２の出力端とチップ上
パッド１６Ａとの間に接続された電圧ホロワ回路２０Ａ
と、参照電圧生成回路１４の出力端とチップ上パッド１
６Ｂとの間に接続された電圧ホロワ回路２０Ｂとを備え
ている。電圧ホロワ回路２０Ａは、差動増幅回路２１と
その後段の出力バッファ回路２２とからなる。
【００２９】差動増幅回路２１では、ＮＭＯＳトランジ
スタ２１１と２１２のソースが、電流源としてのＮＭＯ
Ｓトランジスタ２１３を介してグランド線に接続されて
いる。ＮＭＯＳトランジスタ２１１及び２１２のドレイ
ンはそれぞれＰＭＯＳトランジスタ２１４及び２１５を
介して外部電源電圧ＶＣＣに接続されている。ＰＭＯＳ
トランジスタ２１４及び２１５のゲートはいずれもＰＭ
ＯＳトランジスタ２１５のドレインに接続されている。
このような回路は図５の差動増幅回路１３と同一であ
り、差動増幅回路２１ではさらに、ＰＭＯＳトランジス
タ２１４及び２１５にそれぞれＰＭＯＳトランジスタ２
１６及び２１７が並列接続されている。ＮＭＯＳトラン
ジスタ２１３並びにＰＭＯＳトランジスタ２１６及び２
１７のゲートにはテストモード信号ＴＭが供給され、差
動増幅回路２１の一方の入力端であるＮＭＯＳトランジ
スタ２１１のゲートには、ゲート電圧ＶＧがノードＮ１
を介して供給される。
【００３０】出力バッファ回路２２では、外部電源電圧
ＶＣＣとグランド線との間に、ＰＭＯＳトランジスタ２
２１と抵抗Ｒ２とが直列接続されている。ＰＭＯＳトラ
ンジスタ２２１のゲートは、差動増幅回路２１の出力端
であるＮＭＯＳトランジスタ２１１のドレインに接続さ
れている。出力バッファ回路２２の出力ノードであるＰ
ＭＯＳトランジスタ２２１のドレインは、パッド１６Ａ
及び差動増幅回路２１の他方の入力端であるＮＭＯＳト
ランジスタ２１２のゲートに接続されている。
【００３１】電圧ホロワ回路２０Ｂは、電圧ホロワ回路
２０Ａと同一構成であり、テストモード信号ＴＭは両者
に共通に供給されている。
【００３２】次に、上記の如く構成された本第１実施形
態の動作を説明する。
【００３３】図５では、ノードＮ１が、比較的容量の大
きいパッド１６に接続されているので、ユーザ使用時に
おいても内部電源電圧ＶＩＩの変動に対するゲート電圧
ＶＧの制御の応答速度が低下するが、図１では、ノード
Ｎ１がパッド１６Ａに直接接続されずに、パッド１６Ａ
よりも容量が小さいＮＭＯＳトランジスタ２１１のゲー
トに接続されているので、この応答速度低下を防止する
ことができる。
【００３４】降圧回路１０Ａが形成された半導体装置の
出荷前の試験において、テストモード信号ＴＭが高レベ
ルにされる。これにより、ＰＭＯＳトランジスタ２１６
及び２１７がオフになり、また、ＮＭＯＳトランジスタ
２１３が定電流源として機能し、差動増幅回路２１は図
５の差動増幅回路１３と同様に動作する。
【００３５】ＮＭＯＳトランジスタ１１のゲート電圧Ｖ
Ｇ、すなわちＮＭＯＳトランジスタ２１１のゲート電圧
が低下すると、ＰＭＯＳトランジスタ２２１のゲート電
圧が上昇してＰＭＯＳトランジスタ２２１の内部抵抗が
増加し、パッド１６Ａの電圧が低下する。ゲート電圧Ｖ
Ｇが上昇すると、ＰＭＯＳトランジスタ２２１のゲート
電圧が低下してＰＭＯＳトランジスタ２２１の内部抵抗
が減少し、パッド１６Ａの電圧が上昇する。このような
動作により、パッド１６Ａの電圧がゲート電圧ＶＧに追
従して等しくなる。
【００３６】抵抗Ｒ２の抵抗値はテスター１７の内部抵
抗Ｒｔ及び抵抗Ｒ１のそれよりも充分小さく、抵抗Ｒ２
に流れる電流は抵抗Ｒ１に流れるそれよりも充分大き
い。このため、テスター１７のプローブ１８を、ケーブ
ル１９を介しパッド１６Ａに当接させても、パッド１６
Ａの電圧の変化に対するプローブ１８及びケーブル１９
の容量の影響はほとんど無く、パッド１６Ａの電圧を測
定することにより、これに等しいゲート電圧ＶＧを間接
的に正確に測定することができる。
【００３７】抵抗Ｒ２の電流が大きいので、電圧ホロワ
回路２０Ａの消費電力は電圧制御回路１２のそれよりも
相当大きい。しかし、ユーザ使用時には、テストモード
信号ＴＭが低レベルにされてＮＭＯＳトランジスタ２１
３がオフになり、かつ、ＰＭＯＳトランジスタ２１６が
オンになってＰＭＯＳトランジスタ２２１のゲートが高
レベルになり、ＰＭＯＳトランジスタ２２１がオフにな
るので、電圧ホロワ回路２０Ａは不活性となる。したが
って、電圧ホロワ回路２０Ａ及び２０Ｂを降圧回路１０
Ａに備えても、ユーザ使用時に消費電力が増大するのを
回避することができる。
【００３８】ＰＭＯＳトランジスタ２１５にＰＭＯＳト
ランジスタ２１７を並列接続しているのは、テストモー
ド信号ＴＭが高レベルでＰＭＯＳトランジスタ２１６が
オフのときに、ＰＭＯＳトランジスタ２１４のみにＰＭ
ＯＳトランジスタ２１６の寄生容量が付加されて差動増
幅回路２１の動作特性が非対称になるのを防止するた
め、すなわちパッド１６Ａの電圧がゲート電圧ＶＧに正
確に追従するようにするためである。
【００３９】テスター１７のプローブ１８をパッド１６
Ｂに当接させることにより、上記同様にして参照電圧Ｖ
ｒｅｆを正確に測定することができる。
【００４０】［第２実施形態］図１において、抵抗Ｒ２
に流れる電流が比較的大きいので、ＰＭＯＳトランジス
タ２２１のサイズを比較的大きくしなければならず、降
圧回路１０Ａのチップ上専有面積が大きくなる。
【００４１】そこで、本発明の第２実施形態では、図２
に示す如く、ゲート電圧ＶＧと参照電圧Ｖｒｅｆの一方
を選択して電圧ホロワ回路２０ＡのＮＭＯＳトランジス
タ２１１のゲートに供給する選択回路３０を備えること
により、図１の電圧ホロワ回路２０Ｂを省略している。
これにより、図１のパッド１６Ｂも不要となる。
【００４２】選択回路３０は、電圧ＶＧのノードＮ１と
電圧ＶｒｅｆのノードＮ２とがそれぞれ転送ゲート３１
及び３２を介して共にＮＭＯＳトランジスタ２１１のゲ
ートに接続されている。転送ゲート３１及び３２はそれ
ぞれ、ノードＮ1 及びＮ２の長さを短くしてその配線容
量を小さくするために、ＮＭＯＳトランジスタ１１及び
参照電圧生成回路１４の出力端の近くに形成されてい
る。転送ゲート３１は、ＰＭＯＳトランジスタとＮＭＯ
Ｓトランジスタとが並列接続された構成であり、このＰ
ＭＯＳトランジスタのゲートにはナンドゲート３３の出
力が供給され、このＮＭＯＳトランジスタのゲートには
ナンドゲート３３の出力がインバータ３４を介して供給
される。同様に、転送ゲート３２のＰＭＯＳトランジス
タのゲートにはナンドゲート３５の出力が供給され、転
送ゲート３２のＮＭＯＳトランジスタのゲートにはナン
ドゲート３５の出力がインバータ３６を介して供給され
る。
【００４３】ナンドゲート３３及び３５の一方の入力端
にはテストモード信号ＴＭが供給され、これらの他方の
入力端にはそれぞれ選択制御信号Ａ０Ｉ及びＡ１Ｉが供
給される。
【００４４】降圧回路１０Ｂの他の構成は、図１の降圧
回路１０Ａと同一である。
【００４５】上記構成において、テスト時にはテストモ
ード信号ＴＭが高レベルにされて電圧ホロワ回路２０Ａ
及び選択回路３０が活性になる。パッド１６Ａからゲー
ト電圧ＶＧを間接的に測定する場合には、選択制御信号
Ａ０Ｉ及びＡ１Ｉがそれぞれ高レベル及び低レベルにさ
れる。これにより、転送ゲート３１及び３２がそれぞれ
オン及びオフになり、ＮＭＯＳトランジスタ１１のゲー
ト電圧ＶＧが転送ゲート３１を通ってＮＭＯＳトランジ
スタ２１１のゲートに供給される。パッド１６Ａから参
照電圧Ｖｒｅｆを間接的に測定する場合には、選択制御
信号Ａ０Ｉ及びＡ１Ｉがそれぞれ低レベル及び高レベル
にされる。これにより、転送ゲート３１及び３２がそれ
ぞれオフ及びオンになり、参照電圧生成回路１４の出力
電圧Ｖｒｅｆが転送ゲート３２を通ってＮＭＯＳトラン
ジスタ２１１のゲートに供給される。
【００４６】ユーザ使用時には、テストモード信号ＴＭ
が低レベルにされて電圧ホロワ回路２０Ａ及び選択回路
３０が不活性になる。
【００４７】降圧回路１０Ｂは、図３に示すようなシン
クロナスＤＲＡＭ内に備えられており、その概略を以下
に説明する。
【００４８】クロック入力回路４０は、ＣＫが高レベル
のときのみクロックＣＬＫをＣＬＫＩとして出力し、各
ブロックへこれを供給し、また、クロックイネーブル信
号ＣＫＥの駆動能力を増幅したクロックイネーブル信号
ＣＫＥＩをコマンドデコーダ４１、アドレス入力回路４
２及びデータ入出力回路４３に供給する。回路４１〜４
３は、クロックイネーブル信号ＣＫＥＩが高レベルのと
きのみ活性になる。
【００４９】コマンドデコーダ４１は、クロックＣＬＫ
Ｉの立ち上がり時のチップセレクト信号＊ＣＳ、ロウア
ドレスストローブ信号＊ＲＡＳ、コラムアドレスストロ
ーブ信号＊ＣＡＳ及びライトイネーブル信号＊ＷＥの組
み合わせの値をデコードし、その結果を制御信号ラッチ
回路４４Ａ、４４Ｂ及びモードレジスタ４５に供給す
る。制御信号ラッチ回路４４Ａからバンク０に対し、ロ
ウアドレスストローブ信号ＲＡＳ、コラムアドレススト
ローブ信号ＣＡＳ及びライトイネーブル信号ＷＥが供給
され、制御信号ラッチ回路４４Ｂからバンク１に対し、
ロウアドレスストローブ信号ＲＡＳ、コラムアドレスス
トローブ信号ＣＡＳ及びライトイネーブル信号ＷＥが供
給される。
【００５０】モードレジスタ４５には、コマンドデコー
ダ４１によりバーストモード等が設定される。
【００５１】アドレス入力回路４２は、クロックＣＬＫ
Ｉの立ち上がりでアドレスＡ０〜Ａｎを保持し、バンク
０及び１のロウアドレス入力端、モードレジスタ４５及
びコラムアドレスカウンタ４６Ａ、４６Ｂに供給する。
デコードされたコマンドがモード設定コマンドである場
合、アドレス値がモード設定値としてモードレジスタ４
５に保持される。また、ロウアドレスストローブ信号Ｒ
ＡＳの活性化に応答して、アドレス入力回路４２の出力
がロウアドレスとしてバンク０又は１で用いられ、コラ
ムアドレスストローブ信号ＣＡＳの活性化に応答して、
コラムアドレスカウンタ４６Ａ又は４６Ｂの出力がコラ
ムアドレスとしてバンク０又は１で用いられる。アドレ
ス入力回路４２はさらに、最上位ビットＡｎの値に応じ
てバンク０又は１を選択する。バーストモードの場合に
は、クロックに同期してコラムアドレスカウンタ４６Ａ
又は４６Ｂの内容がインクリメントされる。
【００５２】バンク０又は１に対する読み出し又は書き
込みは、データ入出力回路４３を介して行われる。
【００５３】コマンドデコーダ４１の入力値の組み合わ
せには未使用のコマンドがあり、その１つがテストモー
ド信号ＴＭとして降圧回路１０Ｂに供給される。テスト
モード信号ＴＭが高レベルのときにはバンク０または１
に対するアクセスが行われないので、アドレスＡ０及び
Ａ１の駆動能力をアドレス入力回路４２で増幅した選択
制御信号Ａ０Ｉ及びＡ１Ｉが図２の選択回路３０の選択
制御信号として用いられる。
【００５４】このような構成によれば、テストモード信
号ＴＭ及び選択制御信号Ａ０Ｉ、Ａ１Ｉを供給するため
の外部端子を新たに設ける必要がないので、外部端子数
の増加が回避される。
【００５５】［第３実施形態］図４は、本発明の第３実
施形態の降圧回路１０Ｃを示す。
【００５６】この回路では、図２の電圧ホロワ回路２０
Ａを省略し、選択回路３０の替わりに選択回路３０Ａを
用いている。選択回路３０Ａでは、図２の選択回路３０
のナンドゲート３３及び３５の替わりにそれぞれインバ
ータ３７及び３８を用い、図２の選択制御信号Ａ０Ｉ及
びＡ１Ｉの替わりにそれぞれ選択制御信号ＴＳ１及びＴ
Ｓ２をインバータ３７及び３８に供給している。
【００５７】選択制御信号ＴＳ１及びＴＳ２はいずれ
も、例えば図３のコマンドデコーダ４１の出力であり、
未使用のコマンドに対応している。
【００５８】ユーザ使用時には選択制御信号ＴＳ１及び
ＴＳ２が低レベルとなって転送ゲート３１及び３２がオ
フになる。
【００５９】テスト時においては、第１のテストコマン
ドにより、選択制御信号ＴＳ１及びＴＳ２がそれぞれ高
レベル及び低レベルとなって、転送ゲート３１及び３２
がそれぞれオン及びオフになり、第２のテストコマンド
により、選択制御信号ＴＳ１及びＴＳ２がそれぞれ低レ
ベル及び高レベルとなって、転送ゲート３１及び３２が
それぞれオフ及びオンになる。
【００６０】なお、本発明には外にも種々の変形例が含
まれる。
【００６１】例えば、上記選択回路は３以上のノード電
圧の１つを選択するものであってもよい。この場合、ア
ドレスデコーダの出力を選択制御信号として用いてもよ
い。
【００６２】また、本発明のテスト用回路は、任意の半
導体装置の内部回路のノード電圧を測定するのに適用可
能である。
【００６３】ノード電流を測定する場合には、この電流
を電圧に変換した後に本発明の回路を適用することがで
き、この場合、変換された電圧のノードが請求項中の被
測定ノードである。
【図面の簡単な説明】
【図１】本発明の第１実施形態の降圧回路をテスターと
共に示す図である。
【図２】本発明の第２実施形態の降圧回路を示す図であ
る。
【図３】図２の回路を備えたシンクロナスＤＲＡＭのブ
ロック図である。
【図４】本発明の第３実施形態の降圧回路を示す図であ
る。
【図５】従来の降圧回路をテスターと共に示す図であ
る。
【符号の説明】
１０、１０Ａ〜１０Ｃ 降圧回路 １１、１３１、１３２、１５２、２１１〜２１３ ＮＭ
ＯＳトランジスタ １５１、２１４〜２１７、２２１ ＰＭＯＳトランジス
タ １３、２１ 差動増幅回路 １４ 参照電圧生成回路 １５、２２ 出力バッファ回路 １６、１６Ａ、１６Ｂ パッド １７ テスター １８ プローブ １９ ケーブル ２０Ａ、２０Ｂ 電圧ホロワ ３０、３０Ａ 選択回路 ３１、３２ 転送ゲート ３３、３５ ナンドゲート ３４、３６〜３８ インバータ ４０ クロック入力回路 ４１ コマンドデコーダ ４２ アドレス入力回路 ４３ データ入出力回路 ４４Ａ、４４Ｂ 制御信号ラッチ回路 ４５ モードレジスタ ４６Ａ、４６Ｂ コラムアドレスカウンタ ＴＭ テストモード信号 Ａ０Ｉ、Ａ１Ｉ、ＴＳ１、ＴＳ２ 選択制御信号 Ｎ１、Ｎ２ 被測定ノード
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 29/00 ６７１ Ｇ１１Ｃ 11/34 ３７１Ａ

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 内部回路の被測定ノードの電圧が入力端
    に供給され、テスト信号の活性に応答して活性になり、
    チップ上端子に出力する電圧ホロワ回路を有することを
    特徴とする半導体装置。
  2. 【請求項２】 上記被測定ノードは、第１被測定ノード
    と第２被測定ノードとを含み、 選択制御信号に応じて該第１被測定ノードと該第２被測
    定ノードとの一方の電圧を選択的に上記電圧ホロワ回路
    の上記入力端に供給する選択回路をさらに有する、 ことを特徴とする請求項１記載の半導体装置。
  3. 【請求項３】 複数の外部信号値をデコードするコマン
    ドデコーダと、該コマンドデコーダのデコード結果に応
    じた動作を行うＤＲＡＭコアとを備えた同期型記憶回路
    を含む半導体装置において、 選択制御信号に応じて内部回路の第１被測定ノードと第
    ２被測定ノードとの一方の電圧を選択的にチップ上端子
    に供給し又は両該ノードと該チップ上端子との間をオフ
    にする選択回路を有し、 該コマンドデコーダはその出力の一部を該選択制御信号
    とすることを特徴とする半導体装置。
  4. 【請求項４】 上記内部回路は、外部電源端子に供給さ
    れる電圧を降圧して内部回路に供給するＦＥＴを有し、 上記被測定ノードは該ＦＥＴのゲート電極を含む、 ことを特徴とする請求項１乃至３のいずれか１つに記載
    の半導体装置。
  5. 【請求項５】 上記電圧ホロワ回路は、 上記テスト信号が活性であるときのみ電流が流れて上記
    被測定ノードの電圧と上記チップ上端子の電圧との差を
    増幅する差動増幅回路と、 第１電源電圧と第２電源電圧との間に、該差動増幅回路
    の出力電圧が制御入力端に供給されるトランジスタと、
    抵抗とが直列接続され、該トランジスタと該抵抗との接
    続ノードが該チップ上端子に接続され、該テスト信号の
    不活性に応答して該トランジスタがオフになる出力バッ
    ファ回路と、 を有することを特徴とする請求項１乃至４のいずれか１
    つに記載の半導体装置。
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