KR100753050B1

KR100753050B1 - 테스트장치

Info

Publication number: KR100753050B1
Application number: KR1020050123981A
Authority: KR
Inventors: 김재일; 임재혁
Original assignee: 주식회사 하이닉스반도체
Priority date: 2005-09-29
Filing date: 2005-12-15
Publication date: 2007-08-30
Also published as: US20070085559A1; US7543199B2; KR20070036556A; TWI300131B; TW200712515A

Abstract

본 발명은 테스트의 신뢰도를 향상시킬 수 있는 테스트장치를 제공하기 위한 것으로, 이를 위한 본 발명으로 인가되는 테스트신호의 오류를 검출하여 오류플래그를 생성하기 위한 오류 검출수단; 상기 오류 플래그의 비활성화 시 상기 테스트신호 중 해당 신호에 응답하여 해당 내부전원을 출력패드로 출력하기 위한 노말 테스트수단; 및 상기 오류 플래그의 활성화 시 상기 인가된 테스트신호에서 오류가 발생되었음을 알리기 위한 오류 정보 제공수단을 구비하는 테스트장치를 제공한다.

신뢰성, 동시 테스트모드, 비-동시 테스트모드, 오류, 검출

Description

테스트장치{TEST DEVICE}

도 1A 내지 도 1D는 비-동시 테스트모드 및 동시 테스트모드에서의 일반적인 반도체메모리소자의 동작을 도시한 도면.

도 2는 종래기술에 따른 테스트 장치의 내부 회로도.

도 3은 본 발명에 따른 테스트장치의 블록 구성도.

도 4는 도 3의 오류 검출부의 내부 회로도.

* 도면의 주요 부분에 대한 부호의 설명

100 : 오류 검출부

200 : 노말 테스트부

300 : 오류 정보 제공부

본 발명은 반도체 설계 기술에 관한 것으로, 특히 테스트의 신뢰성을 향상시 킬 수 있는 테스트장치에 관한 것이다.

반도체메모리소자는 점차로 고용량 고성능화 되면서, 좀더 짧은 시간에 정확하게 그 메모리 칩의 성능을 테스트할 것인가에 대한 테스트 방법 이슈가 되고 있다.

이러한 목적을 달성하기 위해, 테스트모드라는 특별한 상황이 만들어졌다. 이 테스트모드에 소자가 들어가면, 이때부터는 어드레스를 통해 인가되는 데이터를 통해 테스트를 제어하기 위한 신호들을 생성하여 원하는 실험을 수행한다. 어드레스의 디코딩을 통해 생성된 신호는 비-동시 테스트모드와 동시 테스트모드를 위한 신호로 분류된다. 비-동시 테스트모드 및 동시 테스트모드에서의 일반적인 반도체메모리소자의 동작을 도시한 도 1A 내지 도 1D를 참조하여 구체적으로 살펴보도록 한다.

도 1A는 동시 테스트모드에서 반도체메모리소자의 동작을 도시한 도면이다.

도 1A에 도시된 바와 같이, 동시 테스트모드에서는 복수의 테스트가 함께 수행될 수 있다. 즉, 동시 테스트모드에 진입하면, 하나의 테스트가 수행되는 동안에도 여러 다른 테스트가 새롭게 시작되어 수행될 수 있다. 물론, 테스트모드가 종료되는 경우에는 진행 중인 모든 테스트가 종료된다.

도 1B는 비-동시 테스트모드에서 반도체메모리소자의 동작을 도시한 도면으로, 도면에 도시된 바와 같이 비-동시 테스트모드에서는 오직 하나의 테스트만이 수행된다. 즉, 비-동시 테스트모드에 진입하여 하나의 테스트가 수행되는 동안에는 새로운 테스트가 수행될 수 없다.

도 1A및 도 1B에 도시된 바와 같이, 동시 테스트모드에서는 복수의 테스트가 동시에 수행될 수 있는 반면, 비-동시 테스트모드에서는 한 시점에는 하나의 테스트만이 수행될 수 있다.

도 1C는 비-동시 테스트모드에서 동시 테스트모드에 진입하는 경우에 따른 반도체메모리소자의 동작을 도시한 도면이다.

도면에 도시된 바와 같이, 비-동시 테스트모드에서 동시 테스트모드가 수행되기 위해서는 비-동시 테스트모드가 먼저 종료되어야 한다.

반면, 도 1D에 도시된 바와 같이, 동시 테스트모드에서 비-동시 테스트모드가 수행되는 경우에는 동시에 수행이 가능하다.

도 2는 종래기술에 따른 테스트 장치의 내부 회로도이다.

도 2를 참조하면, 종래기술에 따른 테스트장치는 해당 테스트신호에 응답하여 해당 내부전원을 패드(PAD_CR)로 출력시키기 위한 복수의 선택부(10)와, 테스트모드의 종료를 감지하기 위한 테스트 종료 감지부(20)와, 테스트 종료 감지부(200)의 출력신호에 응답하여 디폴트로 코어전압(VCORE)을 패드(PAD_CR)로 출력시키기 위한 디폴트 선택부(30)를 구비한다.

여기서, 모든 테스트신호(TM_VPPEXT, TM_VCPEXT, TM_VDLLEXT, TM_VPERIEXT)는 테스트모드로의 진입 이후 인가되는 어드레스의 조합으로 생성되는 신호이다. 그리고 테스트신호 TM_VPPEXTB는 테스트신호 TM_VPPEXT를 반전시킨 신호이며, 테스트신호 TM_VDLLEXTB는 테스트신호 TM_VDLLEXT를 반전시킨 신호이며, 테스트신호 TM_VPERIEXTB는 테스신호 TM_VPERIEXT를 반전시킨 신호이다.

간략히 동작을 살펴보면, 테스트신호 TM_VPPEXTB가 논리레벨 'L'로 활성화되면 선택부(10)에 의해 내부전원 VPP가 출력패드(PAD_CR)로 출력된다. 그리고 이때 반전된 논리값을 갖는 테스트신호 TM_VPPEXT는 논리레벨 'H'를 가지므로, 테스트종료 감지부(20)가 테스트신호 TM_VPPEXT의 논리레벨 'H'에 응답하여 출력신호를 논리레벨 'H'로 비활성화시킨다. 따라서, 테스트종료 감지부(20)의 출력신호에 의해 디폴트 선택부(30)가 비활성화되므로, 코어전압(VCORE)이 출력패드(PAD_CR)로 출력되지 않는다.

이와 유사하게, 테스트신호 TM_VCPEXT가 논리레벨 'H'로 활성화되면 내부전원 VCP가 출력패드(PAD_CR)로 출력되며, TM_VDLLEXTB 논리레벨 'L'로 활성화되면 내부전원 VDLL가 출력패드(PAD_CR)로 출력되며, TM_VPERIEXTB 논리레벨 'L'로 활성화되면 내부전원 VPERI가 출력패드(PAD_CR)로 출력된다.

또한, 모든 테스트신호 TM_VPPEXT, TM_VPERIEXT, TM_VDLLEXT, 및 TM_VCPEXT가 논리레벨 'L'로 비활성화되는 경우에는 테스트 종료 감지부(20)가 이에 응답하여 자신의 출력신호를 논리레벨 'L'로 활성화시키므로서, 디폴트 선택부(30)가 이에 응답하여 코어전압(VCORE)을 디폴트로써 출력패드(PAD_CR)로 출력한다. 이때, 테스트신호 TM_VPPEXT, TM_VPERIEXT, TM_VDLLEXT, 및 TM_VCPEXT의 비활성화에 의해 선택부(10)가 턴오프되므로, 내부전원 VPP, VCP, VDLL, 및 VPERI가 출력 패드로 출력되지 않는다.

전술한 종래기술에 따른 테스트장치는 내부전원을 측정하는 테스트모드에서 복수의 테스트신호를 통해 내부전원을 선택하므로서, 하나의 출력패드를 통해 여러 종류의 내부 전압을 측정한다. 이로써, 반도체메모리소자를 테스트하기 위한 외부 테스트장치가 갖는 채널의 제약을 완화시킬 수 있다.

한편, 내부전원을 측정하기 위한 테스트모드는 동시 테스트모드로서, 내부전원을 측정하는 테스트와 이와는 다른 테스트를 같이 수행할 수 있다. 이와같이, 내부전원을 측정하기 위한 테스트모드가 동시 테스트모드이기 때문에 테스트신호 PPEXT, TM_VPERIEXT, TM_VDLLEXT, 및 TM_VCPEXT는 테스트를 수행하는 사람의 실수로 인해 동시에 인가될 수 있다.

따라서, 종래기술에 따른 테스트장치에 복수의 테스트신호 중 둘 이상이 동시에 활성화되는 경우에 하나의 출력패드에 복수개의 내부전원이 연결되기 때문에 심각한 오류가 발생된다. 예를 들어, 테스트신호 TM_VPPEXT 및 TM_VCPEXT가 함께 논리레벨 'H'로 활성화되면, 내부전원 VPP 및 VCP이 쇼트되기 때문에 정확한 전압 레벨이 출력패드로 전달되지 못한다. 따라서, 정상적인 동작을 하는 메모리칩을 불량으로 인식하는 문제점이 발생한다.

본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 테스트의 신뢰도를 향상시킬 수 있는 테스트장치를 제공하는데 그 목적이 있다.

상기의 기술적 과제를 달성하기 위한 본 발명의 일측면에 따른 테스트장치는 인가되는 테스트신호의 오류를 검출하여 오류플래그를 생성하기 위한 오류 검출수단; 상기 오류플래그의 비활성화 시 상기 테스트신호에 대응하는 테스트를 수행하기 위한 노말 테스트수단; 및 상기 오류플래그의 활성화 시 상기 테스트신호의 오류를 알리기 위한 오류 정보 제공수단을 구비한다.

본 발명의 타측면에 따른 테스트장치는 인가되는 테스트신호의 오류를 검출하여 오류플래그를 생성하기 위한 오류 검출수단; 상기 오류 플래그의 비활성화 시 상기 테스트신호 중 해당 신호에 응답하여 해당 내부전원을 출력패드로 출력하기 위한 노말 테스트수단; 및 상기 오류 플래그의 활성화 시 상기 인가된 테스트신호에서 오류가 발생되었음을 알리기 위한 오류 정보 제공수단을 구비한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도 3은 본 발명에 따른 테스트장치의 블록 구성도이다.

도 3을 참조하면, 본 발명에 따른 테스트장치는 입력되는 테스트신호(TM_VPPEXT, TM_VCPEXT, TM_VDLLEXT, TM_VPERIEXT)의 오류를 검출하여 오류플래그(MAL_FL, MAL_FLB)를 생성하기 위한 오류 검출부(100)와, 오류플래그(MAL_FL, MAL_FLB)의 비활성화 시 인가되는 테스트신호(TM_VPPEXT, TM_VCPEXT, TM_VDLLEXT, TM_VPERIEXT)에 응답하여 테스트를 수행하기 위한 노말 테스트부(200)와, 오류플래 그(MAL_FL, MAL_FLB)의 활성화 시 인가된 테스트신호(TM_VPPEXT, TM_VCPEXT, TM_VDLLEXT, TM_VPERIEXT)의 오류를 알리기 위한 오류 정보 제공부(300)를 구비한다.

노말 테스트부(200)는 오류 플래그(MAL_FL, MAL_FLB)의 비활성화 시 해당 테스트신호(TM_VPPEXT, TM_VCPEXT, TM_VDLLEXT, TM_VPERIEXT)에 응답하여 해당 내부전원(VPP, VCP, VDLL, VPERI)을 출력패드(PAD_CR)로 출력하기 위한 것으로, 오류 플래그(MAL_FL, MAL_FLB)의 비활성화 시 테스트신호(TM_VPPEXT, TM_VCPEXT, TM_VDLLEXT, TM_VPERIEXT)에 응답하여 해당 내부전원(VPP, VCP, VDLL, VPERI)을 출력패드로 출력하기 위한 선택부(220)와, 오류 플래그(MAL_FL, MAL_FLB)의 비활성화 시 모든 테스트신호(TM_VPPEXT, TM_VCPEXT, TM_VDLLEXT, TM_VPERIEXT)의 비활성화를 감지하여 코어전압(VCORE)을 디폴트로써 출력패드(PAD_CR)에 출력하기 위한 디폴트 선택부(240)를 구비한다.

오류 정보 제공부(300)는 오류 플래그(MAL_FL, MAL_FLB)의 활성화 시 접지전압(VSS)을 출력패드(PAD_CR)로 출력하므로서, 외부 테스트장비가 소자 내에서 테스트신호(TM_VPPEXT, TM_VCPEXT, TM_VDLLEXT, TM_VPERIEXT)에 의한 오류가 발생였음을 알수 있도록 한다.

오류 검출부(100)는 입력되는 복수의 테스트신호(TM_VPPEXT, TM_VCPEXT, TM_VDLLEXT, TM_VPERIEXT) 중 둘 이상이 함께 활성화되는 경우에 오류 플래그(MAL_FL, MAL_FLB)를 활성화시키는 것을 특징으로 한다.

다음에서는 각 블록의 구체적 회로 구현에 대해 살펴보도록 한다.

먼저, 오류 정보 제공부(300)는 오류 플래그 MAL_FL를 게이트 입력으로 가지며 출력패드(PAD_CR)와 접지전압(VSS)의 공급단 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터(NM2)로 구현된다.

그리고 노말 테스트부(200) 내 선택부(220)는 복수의 테스트신호(TM_VPPEXT, TM_VCPEXT, TM_VDLLEXT, TM_VPERIEXT) 중 하나와 오류플래그(MAL_FL, MAL_FLB)를 각각의 입력으로 가져 복수의 출력 제어신호를 생성하기 위한 복수의 출력 제어부(ND1, NR1, ND2, ND3)와, 해당 출력 제어신호에 응답하여 해당 내부전원(VPP, VCP, VDLL, VPERI)을 출력패드(PAD_CR)로 전달하기 위한 복수의 스위칭소자(PM1, NM1, PM2, PM3)를 구비한다. 즉, 선택부(220)는 테스트신호 TM_VPPEXT와 오류플래그 MAL_FLB를 입력으로 갖는 낸드게이트(ND1)와, 낸드게이트(ND1)의 출력신호를 게이트 입력으로 가지며 내부전원 VPP의 공급단과 출력패드(PAD_CR) 사이에 소스-드레인 경로를 갖는 PMOS트랜지스터(PM1)와, 테스트신호 TM_VCPEXTB와 오류플래그 MAL_FL를 입력으로 갖는 노어게이트(NR1)와, 노어게이트(NR1)의 출력신호를 게이트 입력으로 가지며 내부전원 VCP의 공급단과 출력패드(PAD_CR) 사이에 소스-드레인 경로를 갖는 NMOS트랜지스터(NM1)와, 테스트신호 TM_VDLLEXT와 오류플래그 MAL_FLB를 입력으로 갖는 낸드게이트(ND2)와, 낸드게이트(ND2)의 출력신호를 게이트 입력으로 가지며 내부전원 VDLL의 공급단과 출력패드(PAD_CR) 사이에 소스-드레인 경로를 갖는 PMOS트랜지스터(PM2)와, 테스트신호 TM_VPERIEXT와 오류플래그 MAL_FLB를 입력으로 갖는 낸드게이트(ND3)와, 낸드게이트(ND3)의 출력신호를 게이트 입력으로 가지며 내부전원 VPERI의 공급단과 출력패드 사이에 소스-드레인 경로를 갖는 PMOS 트랜지스터(PM3)를 구비한다.

디폴트 선택부(240)는 오류 플래그(MAL_FLB)의 비활성화 및 모든 테스트신호(TM_VPPEXT, TM_VCPEXT, TM_VDLLEXT, TM_VPERIEXT)의 비활성화를 감지하여 출력을 제어하기 위한 출력 제어부(242)와, 출력 제어부(242)의 출력신호에 응답하여 코어전압(VCORE)을 출력패드(PAD_CR)로 전달하기 위한 전달소자를 구비한다. 즉, 출력 제어부(242)는 테스트신호 TM_VPPEXT와 TM_VPERIEXT를 입력으로 갖는 노어게이트(NR2)와, 테스트신호 TM_VDLLEXT와 TM_VCPEXT를 입력으로 갖는 노어게이트(NR3)와, 노어게이트 NR2 및 NR3의 출력신호와 오류 플래그 MAL_FLB를 입력으로 가져 출력 제어신호를 출력하기 위한 낸드게이트(ND4)를 구비한다. 전달소자는 출력 제어신호가 논리레벨 'L'로 활성화될 경우 코어전압(VCORE)을 출력패드로 전달하기 위한 트랜스퍼 게이트(TG1)를 구비한다.

도 4는 도 3의 오류 검출부(100)의 내부 회로도이다.

도 4를 참조하면, 오류 검출부(100)는 테스트모드 종료신호(TM_EXTB)를 게이트 입력으로 가지며 내부전원(VCP)의 공급단과 노드 A 사이에 소스-드레인 경로를 갖는 PMOS트랜지스터(PM4)와, 테스트신호 TM_VPPEXT를 게이트 입력으로 가지며 노드 A에 자신의 드레인단이 접속된 NMOS트랜지스터(NM3)와, 테스트신호 TM_VCPEXT, TM_VDLLEXT, 및 TM_VPERIEXT를 각각의 게이트 입력으로 가지며 NMOS트랜지스터의 소스단과 접지전압(VSS)의 공급단 사이에 드레인-소스 경로를 가지며 병렬 연결된 NMOS트랜지스터 NM4, NM5, 및 NM6와, 테스트신호 TM_VCPEXT를 게이트 입력으로 가지며 노드 A에 자신의 드레인단이 접속된 NMOS트랜지스터(NM7)와, 테스트신호 TM_VDLLEXT, 및 TM_VPERIEXT를 각각의 게이트 입력으로 가지며 NMOS트랜지스터(NM7)의 소스단과 접지전압(VSS)의 공급단 사이에 드레인-소스 경로를 가지며 병렬 연결된 NMOS트랜지스터 NM8 및 NM9와, 노드 A에 걸린 전압을 래치하여 오류 플래그 MAL_FL로 출력하기 위한 래치(110)와, 래치(110)의 출력신호를 반전시켜 오류 플래그 MAL_FLB로 출력하기 위한 인버터(I1)를 구비한다.

참고적으로, 테스트신호 TM_VDLLEXT 및 TM_VPERIEXT가 함께 활성화되지 않는 것으로 가정한다.

오류 검출부(100)의 동작을 살펴보면, 오류 검출부(100)는 테스트신호 TM_VPPEXT, TM_VCPEXT, TM_VDLLEXT, 및 TM_VPERIEXT 중 2개 이상의 신호가 함께 활성화되어 오류가 발생하는 경우에는, 오류 플래그 MAL_FL를 논리레벨 'H'로 활성화시킨다. 이때, 오류 플래그 MAL_FL의 반전된 신호인 MAL_FLB은 논리레벨 'L'로 활성화된다.

그리고 테스트신호 TM_VPPEXT, TM_VCPEXT, TM_VDLLEXT, 및 TM_VPERIEXT 중 하나 이하의 신호만이 활성화되어 오류가 없는 경우에는, 오류 플래그 MAL_FL를 논리레벨 'L'로, MAL_FLB는 논리레벨 'H'로 비활성화시킨다.

끝으로, 테스트 종료신호(TM_EXTB)가 논리레벨 'L'로 활성화되는 경우에는, 테스트신호의 오류 여부를 감지하지 않고 오류 플래그 MAL_FL를 논리레벨 'L'로, MAL_FLB는 논리레벨 'H'로 비활성화시킨다.

다음에서는 도 3 및 도 4에 도시된 본 발명에 따른 테스트장치의 동작을 간략히 살펴보도록 한다.

먼저, 테스트모드의 노말 동작은 테스트신호 TM_VPPEXT, TM_VCPEXT, TM_VDLLEXT, 및 TM_VPERIEXT 중 한개 이하의 신호가 활성화되는 경우로서, 이때 오류 검출부(100)는 오류 플래그 MAL_FL를 논리레벨 'L'로, MAL_FLB는 논리레벨 'H'로 비활성화시킨다. 따라서, 노말 테스트부(200)는 인가된 테스트신호에 응답하여 해당 내부전원을 출력패드(PAD_CR)로 출력시킨다. 예를 들어, 테스트신호 TM_VPPEXT가 논리레벨 'H'로 활성화되면, 내부전원 VPP가 출력패드(PAD_CR)로 출력된다. 또한, 모든 테스트신호(TM_VPPEXT, TM_VCPEXT, TM_VDLLEXT, 및 TM_VPERIEXT)가 비활성화된 경우에는 노말 테스트부(200) 내 디폴트 선택부(240)가 액티브되어 코어전압(VCORE)을 디폴드로써 출력패드(PAD_CR)로 출력한다.

한편, 테스트모드 중 오동작은 테스트신호 TM_VPPEXT, TM_VCPEXT, TM_VDLLEXT, 및 TM_VPERIEXT 중 둘 이상의 신호가 활성화되는 경우로서, 이때 오류 검출부(100)는 오류 플래그 MAL_FL를 논리레벨 'H'로, MAL_FLB는 논리레벨 'L'로 활성화시킨다. 따라서, 노말 테스트부(200)는 오류 플래그(MAL_FL, MAL_FLB)에 응답하여 턴오프되며, 오류 정보 제공부(300)가 오류 플래그(MAL_FL)에 응답하여 접지전압(VSS)을 출력패드(PAD_CR)로 출력하므로서, 인가되는 테스트신호에 오류가 발생하였음을 외부 테스트장비에 알려준다.

그러므로, 전술한 본 발명에 따른 테스트장치는 복수의 테스트신호 중 중복으로 인가되는 경우를 감지하기 위한 오류 검출부를 더 구비하고, 이의 출력신호인 오류 플래그에 따라 테스트동작을 제어하므로서, 테스트신호에 오류가 발생한 경우 이를 외부장비에 알려 이를 조정할 수 있게 한다.

따라서, 테스트의 신뢰성을 향상시킬 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

전술한 본 발명은 잘못된 테스트신호의 인가시 이를 감지할 수 있어, 테스트의 신뢰성을 향상시킬 수 있다.

Claims

인가되는 복수의 테스트신호의 오류를 검출하여 오류플래그를 생성하기 위한 오류 검출수단;

상기 오류플래그의 비활성화 시 상기 테스트신호에 대응하는 테스트를 수행하기 위한 노말 테스트수단; 및

상기 오류플래그의 활성화 시 상기 노말 테스트수단의 출력단으로 상기 테스트신호의 오류 정보를 출력하기 위한 오류 정보 제공수단

을 구비하는 테스트장치.
제1항에 있어서,

상기 오류 검출수단은,

상기 인가되는 복수의 테스트신호 중 둘 이상이 함께 활성화되는 경우에 상기 오류 플래그를 활성화시키고, 테스트종료신호의 인가 시 상기 오류 플래그를 비활성화 시키는 것

을 특징으로 하는 테스트장치.
제1항 또는 제2항에 있어서,

상기 오류 검출수단은,

상기 테스트모드 종료신호를 게이트 입력으로 가지며 내부전원의 공급단과 노드 사이에 소스-드레인 경로를 갖는 제1 PMOS트랜지스터와,

제1 테스트신호를 게이트 입력으로 가지며 상기 노드에 자신의 드레인단이 접속된 제1 NMOS트랜지스터와,

제2 내지 제4 테스트신호를 각각의 게이트 입력으로 가지며 상기 제1 NMOS트랜지스터의 소스단과 접지전압의 공급단 사이에 드레인-소스 경로를 가지며 서로 병렬 연결된 제2 내지 제4 NMOS트랜지스터와,

상기 제2 테스트신호를 게이트 입력으로 가지며 상기 노드에 자신의 드레인단이 접속된 제5 NMOS트랜지스터와,

상기 제3 및 제4 테스트신호를 각각의 게이트 입력으로 가지며 상기 제5 NMOS트랜지스터의 소스단과 상기 접지전압의 공급단 사이에 드레인-소스 경로를 가지며 서로 병렬 연결된 제6 및 제7 NMOS트랜지스터와,

상기 노드에 걸린 전압을 래치하여 상기 오류 플래그로 출력하기 위한 래치와,

상기 래치의 출력신호를 반전된 오류 플래그로 출력하기 위한 인버터

를 구비하는 것을 특징으로 하는 테스트장치.
인가되는 복수의 테스트신호의 오류를 검출하여 오류플래그를 생성하기 위한 오류 검출수단;

상기 오류 플래그의 비활성화 시 상기 테스트신호 중 해당 신호에 응답하여 해당 내부전원을 출력패드로 출력하기 위한 노말 테스트수단; 및

상기 오류 플래그의 활성화 시 상기 인가된 복수의 테스트신호에서 오류가 발생되었음을 상기 출력패드를 통해 알리기 위한 오류 정보 제공수단

을 구비하는 테스트장치.
제4항에 있어서,

상기 오류 검출수단은,

상기 인가되는 복수의 테스트신호 중 둘 이상이 함께 활성화되는 경우에 상기 오류 플래그를 활성화시키고, 테스트종료신호의 인가 시 상기 오류 플래그를 비활성화 시키는 것

을 특징으로 하는 테스트장치.
제5항에 있어서,

상기 오류 검출수단은,

상기 테스트모드 종료신호를 게이트 입력으로 가지며 내부전원의 공급단과 노드 사이에 소스-드레인 경로를 갖는 제1 PMOS트랜지스터와,

제1 테스트신호를 게이트 입력으로 가지며 상기 노드에 자신의 드레인단이 접속된 제1 NMOS트랜지스터와,

제2 내지 제4 테스트신호를 각각의 게이트 입력으로 가지며 상기 제1 NMOS트랜지스터의 소스단과 접지전압의 공급단 사이에 드레인-소스 경로를 가지며 서로 병렬 연결된 제2 내지 제4 NMOS트랜지스터와,

상기 제2 테스트신호를 게이트 입력으로 가지며 상기 노드에 자신의 드레인단이 접속된 제5 NMOS트랜지스터와,

상기 제3 및 제4 테스트신호를 각각의 게이트 입력으로 가지며 상기 제5 NMOS트랜지스터의 소스단과 상기 접지전압의 공급단 사이에 드레인-소스 경로를 가지며 서로 병렬 연결된 제6 및 제7 NMOS트랜지스터와,

상기 노드에 걸린 전압을 래치하여 상기 오류 플래그로 출력하기 위한 래치와,

상기 래치의 출력신호를 반전된 오류 플래그로 출력하기 위한 인버터

를 구비하는 것을 특징으로 하는 테스트장치.
제5항에 있어서,

상기 노말 테스트수단은,

상기 오류 플래그의 비활성화 시 상기 테스트신호에 응답하여 해당 내부전원을 출력패드로 출력하기 위한 선택부와,

상기 오류 플래그의 비활성화 시 상기 테스트신호의 비활성화를 감지하여 디폴트전압을 출력패드에 출력하기 위한 디폴트 선택부

를 구비하는 것을 특징으로 하는 테스트장치.
제7항에 있어서,

상기 선택부는 상기 복수의 테스트신호 중 하나와 상기 오류플래그를 각각의 입력으로 가져 출력 제어신호를 생성하기 위한 복수의 출력 제어부와,

상기 출력 제어신호 중 해당 신호에 응답하여 상기 해당 내부전원을 출력패드로 전달하기 위한 복수의 스위칭소자를 구비하는 것

을 특징으로 하는 테스트장치.
제8항에 있어서,

상기 복수의 출력 제어부는,

상기 복수의 테스트신호 중 하나와 상기 오류플래그를 입력으로 가져 상기 출력 제어신호를 출력하기 위한 낸드게이트 또는 노어게이트로 구현되는 것을 특징으로 하는 테스트장치.
제8항 또는 제9항에 있어서,

상기 스위칭소자는 상기 출력 제어신호를 게이트 입력으로 가지며 상기 내부 전원의 공급단과 상기 출력패드 사이에 드레인-소스 경로를 갖는 복수의 MOS트랜지터로 구현되는 것을 특징으로 하는 테스트장치.
제10항에 있어서,

상기 출력 제어부는,

제1 테스트신호와 제2 오류플래그를 입력으로 갖는 제1 낸드게이트와,

제2 테스트신호와 제1 오류플래그를 입력으로 갖는 제1 노어게이트와,

제3 테스트신호와 상기 제2 오류플래그를 입력으로 갖는 제2 낸드게이트와,

제4 테스트신호와 상기 제2 오류플래그를 입력으로 갖는 제3 낸드게이트를 구비하는 것

을 특징으로 하는 테스트장치.
제11항에 있어서,

상기 스위칭소자는,

상기 제1 낸드게이트의 출력신호를 게이트 입력으로 가지며 제1 내부전원의 공급단과 상기 출력패드 사이에 소스-드레인 경로를 갖는 제1 PMOS트랜지스터와,

상기 제1 노어게이트의 출력신호를 게이트 입력으로 가지며 제2 내부전원의 공급단과 상기 출력패드 사이에 소스-드레인 경로를 갖는 제1 NMOS트랜지스터와,

상기 제2 낸드게이트의 출력신호를 게이트 입력으로 가지며 제3 내부전원 의 공급단과 상기 출력패드 사이에 소스-드레인 경로를 갖는 제2 PMOS트랜지스터와,

상기 제3 낸드게이트의 출력신호를 게이트 입력으로 가지며 제4 내부전원 의 공급단과 상기 출력패드 사이에 소스-드레인 경로를 갖는 제3 PMOS트랜지스터를 구비하는 것

을 특징으로 하는 테스트장치.
상기 제12항에 있어서,

상기 오류 검출수단은,

상기 테스트모드 종료신호를 게이트 입력으로 가지며 제5 내부전원의 공급단과 노드 사이에 소스-드레인 경로를 갖는 제4 PMOS트랜지스터와,

제1 테스트신호를 게이트 입력으로 가지며 상기 노드에 자신의 드레인단이 접속된 제2 NMOS트랜지스터와,

제2 내지 제4 테스트신호를 각각의 게이트 입력으로 가지며 상기 제2 NMOS트랜지스터의 소스단과 상기 접지전압의 공급단 사이에 드레인-소스 경로를 가지며 병렬 연결된 제3 내지 제5 NMOS트랜지스터와,

상기 제2 테스트신호를 게이트 입력으로 가지며 상기 노드에 자신의 드레인단이 접속된 제6 NMOS트랜지스터와,

상기 3 및 제4 테스트신호를 각각의 게이트 입력으로 가지며 상기 제6 NMOS트랜지스터의 소스단과 상기 접지전압의 공급단 사이에 드레인-소스 경로를 가지며 서로 병렬 연결된 제7 및 제8 NMOS트랜지스터와,

상기 노드에 걸린 전압을 래치하여 상기 오류 플래그로 출력하기 위한 래치와,

상기 오류 플래그를 반전시켜 출력하기 위한 인버터

를 구비하는 것을 특징으로 하는 테스트장치.
제7항 또는 제8항에 있어서,

상기 디폴트 선택부는 상기 오류 플래그의 비활성화 및 상기 모든 테스트신호의 비활성화를 감지하여 출력을 제어하기 위한 디폴트 출력 제어부와,

상기 디폴트 출력 제어부의 출력신호에 응답하여 상기 디폴트 전압을 상기 출력패드로 전달하기 위한 전달소자를 구비하는 것

을 특징으로 하는 테스트장치.
제14항에 있어서,

상기 출력 제어부는

제1 및 제2 테스트신호를 입력으로 갖는 제1 노어게이트와,

제3 및 제4 테스트신호를 입력으로 갖는 제2 노어게이트와,

상기 제1 및 제2 노어게이트의 출력신호와 상기 오류 플래그를 입력으로 가져 디폴트 출력 제어신호를 출력하기 위한 제1 낸드게이트를 구비하는 것

을 특징으로 하는 테스트장치.
제15항에 있어서,

상기 전달소자는 상기 디폴트 출력 제어신호가 논리레벨 'L'로 활성화될 경우 상기 디폴트전압을 상기 출력패드로 전달하기 위한 트랜스퍼 게이트를 구비하는 것

을 특징으로 하는 테스트장치.
제16항에 있어서,

상기 오류 검출수단은,

상기 테스트모드 종료신호를 게이트 입력으로 가지며 내부전원의 공급단과 노드 사이에 소스-드레인 경로를 갖는 제1 PMOS트랜지스터와,

제1 테스트신호를 게이트 입력으로 가지며 상기 노드에 자신의 드레인단이 접속된 제1 NMOS트랜지스터와,

제2 내지 제4 테스트신호를 각각의 게이트 입력으로 가지며 상기 제1 NMOS트랜지스터의 소스단과 접지전압의 공급단 사이에 드레인-소스 경로를 가지며 서로 병렬 연결된 제2 내지 제4 NMOS트랜지스터와,

상기 제2 테스트신호를 게이트 입력으로 가지며 상기 노드에 자신의 드레인단이 접속된 제5 NMOS트랜지스터와,

상기 제3 및 제4 테스트신호를 각각의 게이트 입력으로 가지며 상기 제5 NMOS트랜지스터의 소스단과 상기 접지전압의 공급단 사이에 드레인-소스 경로를 가지며 서로 병렬 연결된 제6 및 제7 NMOS트랜지스터와,

상기 노드에 걸린 전압을 래치하여 오류 플래그로 출력하기 위한 래치와,

상기 래치의 출력신호를 반전된 오류 플래그로 출력하기 위한 인버터

를 구비하는 것을 특징으로 하는 테스트장치.
제4항 또는 제5항에 있어서,

상기 오류 정보 제공수단은,

상기 오류 플래그의 활성화 시 접지전압을 상기 출력패드로 출력하는 것

을 특징으로 하는 테스트장치.
제18항에 있어서,

오류 정보 제공수단은,

상기 오류 플래그를 게이트 입력으로 가지며 상기 출력패드와 상기 접지전압 의 공급단 사이에 드레인-소스 경로를 갖는 제1 NMOS트랜지스터로 구현되는 것

을 특징으로 하는 테스트장치.
제19항에 있어서,

상기 오류 검출수단은,

상기 테스트모드 종료신호를 게이트 입력으로 가지며 내부전원의 공급단과 노드 사이에 소스-드레인 경로를 갖는 제1 PMOS트랜지스터와,

제1 테스트신호를 게이트 입력으로 가지며 상기 노드에 자신의 드레인단이 접속된 제2 NMOS트랜지스터와,

제2 내지 제4 테스트신호를 각각의 게이트 입력으로 가지며 상기 제1 NMOS트랜지스터의 소스단과 접지전압의 공급단 사이에 드레인-소스 경로를 가지며 서로 병렬 연결된 제3 내지 제5 NMOS트랜지스터와,

상기 제2 테스트신호를 게이트 입력으로 가지며 상기 노드에 자신의 드레인단이 접속된 제6 NMOS트랜지스터와,

상기 제3 및 제4 테스트신호를 각각의 게이트 입력으로 가지며 상기 제5 NMOS트랜지스터의 소스단과 상기 접지전압의 공급단 사이에 드레인-소스 경로를 가지며 서로 병렬 연결된 제7 및 제8 NMOS트랜지스터와,

상기 노드에 걸린 전압을 래치하여 오류 플래그로 출력하기 위한 래치와,

상기 래치의 출력신호를 반전된 오류 플래그로 출력하기 위한 인버터

를 구비하는 것을 특징으로 하는 테스트장치.