KR20070076080A - 반도체 메모리 장치의 테스트 장치 및 테스트 방법 - Google Patents

반도체 메모리 장치의 테스트 장치 및 테스트 방법 Download PDF

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Abstract

본 발명은 반도체 메모리 장치의 테스트 장치 및 방법에 관한 것으로, 본 발명에 따른 파워-온 감지신호 발생회로는, 상기 전원 전압으로부터의 유입 전류를 지연하는 지연회로; 상기 지연회로의 출력을 전압으로 변환하는 전압 분배회로; 상기 지연회로에 병렬로 연결되며, 제어 신호에 응답하여 상기 지연 회로의 지연 시간을 조정하는 제 1 스위치; 제어 신호에 응답하여 상기 전압 분배회로의 출력 전압의 레벨을 조정하는 제 2 스위치; 테스트 동작시에 상기 제어 신호를 생성하도록 코드 설정된 테스트 모드 레지스터 세트(MRS)를 포함한다.
본 발명에 의하면, 퓨즈 프로그램 이전 단계에서 상술한 테스트 MRS를 통한 파워-온 감지신호의 출력 시점 조정이 가능하다. 따라서, 퓨즈 프로그램을 실시하지 않고도 퓨즈 프로그램과 동일한 효과를 제공할 수 있어 퓨즈 프로그램 이후의 결함을 미리 검출할 수 있다. 따라서 퓨즈 프로그램에 소요되는 비용을 절감할 수 있다.

Description

반도체 메모리 장치의 테스트 장치 및 테스트 방법{Test Apparatus for Semiconductor Memory Device and Method thereof}
도 1은 일반적인 반도체 메모리 장치의 파워-온 감지신호 발생회로를 보여주는 회로도;
도 2는 본 발명의 파워-온 감지신호 발생회로를 간략히 보여주는 회로도;
도 3a는 정상 모드 시의 테스트 MRS 및 파워-온 감지신호의 출력을 보여주는 타이밍도;
도 3b는 파워-온 감지신호를 앞당겨 출력하기 위한 제어 동작을 보여주는 타이밍도;
도 3c는 파워-온 감지신호를 지연하여 출력하기 위한 제어 동작을 보여주는 타이밍도.
*도면의 주요부분에 대한 부호의 설명*
10, 100: 전압 분배회로 20, 110 : 충전부
30, 120 : 신호 발생회로 130 : 테스트 MRS
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 테스트 동작에서 반도체 메모리 장치를 초기화하는 파워-온 감지회로와 그 초기화 방법에 관한 것이다.
일반적으로 반도체 장치에서는 전원 투입 후 내부회로의 모든 부위에 전원 전압이 적정전압 레벨까지 도달하는 과도 구간이 존재하게 된다. 이는 저항과 용량성분을 가진 많은 소자들로 이루어진 반도체 장치의 필연적인 속성에 기인한다. 이러한 과도 구간 중에 반도체 장치 내부의 플립플롭, 래치, 카운터들에 불안정한 전압을 공급하게 되면, 오동작이 유발될 수 있다. 따라서, 이 시간 동안은 내부 회로의 오동작을 방지하기 위하여 내부 회로에 전원 전압이 인가되는 것을 차단해야 한다. 전원의 레벨을 감지하고 상술한 내부 장치들이 정상적인 동작이 가능한 레벨에 이르게 되면, 초기화를 실시하여 정상적인 동작이 가능하도록 설정한다. 이러한 파워-온 구간에서 전원의 레벨을 감지하여 리셋 신호를 생성하기 위한 장치가 파워-온 감지회로이다. 상술한 파워-온 감지회로는 전원 전압의 레벨이 일정한 시점에 이르는 순간, 하이 레벨로 천이하는 파워-온 감지신호(VCCH)를 생성하여 파워-온 리셋 신호를 생성할 수 있도록 한다.
도 1은 상술한 파워-온 감지신호(VCCH)를 생성하는 일반적인 파워-온 감지회로의 일예를 간략히 보여주는 회로도이다. 일반적인 파워-온 감지회로는 입력되는 전원 전압의 레벨을 분배하는 전압 분배회로(10)와 분배된 전압을 충전하는 충전부(20)와 인버터의 조합으로 구성되는 신호 발생회로(30)로 구성된다.
전압 분배회로(10)는 전원 전압(Vcc)이 인가되는 경우에 상술한 전원 전압(Vcc)의 레벨을 분배 저항들(R1~R8)을 통해서 분배한다. 분배된 전압은 제 1 노드에 인가된다. 전원 전압(Vcc)이 인가되면, PMOS 트랜지스터들(PM1, PM2)이 턴-온 되고, PMOS 트랜지스터들(PM1, PM2)의 채널을 경유하여 분배 저항으로 전류를 공급하게 될 것이다. 상술한 저항들과 연결된 퓨즈(F1~F3)는 프로그램 여부에 따라서 제 1 노드(NO1)로 분배되는 전압의 크기를 조정할 수 있다. 이는 테스트 동작에서 퓨즈 프로그램 동작에서 행해진다. 퓨즈의 설정을 통해서 최적의 파워-온 감지신호(VCCH)의 출력 시점을 조정할 수 있다.
충전부(20)는 초기 전원 전압(Vcc)의 증가에 따라 출력되는 제 1 노드의 전압을 충전한다. 전원 전압(Vcc)이 인가되고 PMOS 트랜지스터들(PM1, PM2)이 턴-온 되면, 분배 저항(R1~R8)에 의해 분배된 제 1 노드(NO1)의 전압에 의해 전하 축적이 시작되고, 충전된다. 충전부(20)는 일반적으로 소오스와 드레인을 공통으로 접지한 NMOS 트랜지스터(NM8)를 사용하여 반도체 메모리 내에서 구현할 수 있다.
신호 발생회로(30)는 상술한 충전부(20)에 충전된 전압, 다시 말하면 제 1 노드(NO1)의 전압이 NMOS 트랜지스터 단(NM1~NM5)을 턴-온 하는 시점에 제 2 노드는 접지 레벨(Vss)로 천이한다. 그리고 PMOS 트랜지스터(PM3)를 턴-온 하는 전압으로까지 제 2 노드가 천이하게 될 때, 제 3 노드가 하이 레벨로 설정된다. 제 3 노드의 전압이 인버터로 구성된 지연 회로를 경유하여 파워-온 감지신호(VCCH)로 출력된다. NMOS 트랜지스터(NM7)는 다이오드로 동작하도록 바이어스되어 있다. 따라서, 제 3 노드(NO3)의 PMOS 트랜지스터(PM3) 및 NMOS 트랜지스터(NM6)로 이루어진 인버터 단의 턴-온 전압을 NMOS 트랜지스터(NM7)의 문턱전압(Threshold Voltage)만 큼 상승시키는 작용을 한다.
상술한 파워-온 감지회로를 통해서 최적의 파워-온 감지신호(VCCH)의 출력 시점을 생성할 수 있다. 특히 퓨즈의 절단(Blowing)을 통해서 공정 파라미터(Parameter)의 변화에 따른 불량의 요소를 가진 경우에도 파워-온 감지신호(VCCH)의 출력 시점이 조정될 수 있어 양품으로 출시가 가능하다.
그러나 공정의 변화 및 기타 환경적인 요인으로 인하여 상술한 파워-온 감지신호(VCCH)의 출력 시점이 바람직하지 못한 과도 구간에서 생성된다든지, 또는 너무 지연되어 출력된다든지 하는 결함이 발생할 수 있다. 또한, 테스트 공정에서 제공되는 환경에서 상술한 파워-온 감지신호(VCCH)의 출력 시점이 패스(Pass)와 페일(Fail)의 경계선상에 존재하는 경우도 발생할 수 있다. 이 경우, 테스트 공정에서는 패스(Pass)로 평가(Estimation)되어 상술한 퓨즈 프로그램을 행하지 않고 패키지화될 것이다. 또한, 퓨즈 프로그램으로 리페어(Repair)를 진행했으나 그 이후에 발견된 불량 칩의 경우에는 퓨즈 프로그램을 위한 제반 테스트 비용의 낭비를 의미한다. 따라서, 퓨즈 프로그램 단계를 거치기 이전에 퓨즈 프로그램 이후의 동작을 예측할 수 있는 수단이 필요하다. 또한, 퓨즈 프로그램을 통해서 극복할 수 없는 칩을 퓨즈 프로그램과 동일한 효과를 부여하는 설정을 통해서 조기에 발견할 수 있을 것이다.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 파워-온 감지회로 내부에 퓨즈 프로그램 이전에 퓨즈 프로그램과 동일한 효과를 제공하여 파워-온 감지신호(VCCH)의 오프셋을 줄 수 있는 장치 및 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여 본 발명에 따른 전원 전압의 레벨을 감지하여 파워-온 감지신호를 생성하는 반도체 메모리 장치의 파워-온 감지신호 발생회로는, 상기 전원 전압으로부터의 유입 전류를 지연하는 지연회로; 상기 지연회로의 출력을 전압으로 변환하는 전압 분배회로; 상기 지연회로에 병렬로 연결되며, 제어 신호에 응답하여 상기 지연 회로의 지연 시간을 조정하는 제 1 스위치; 제어 신호에 응답하여 상기 전압 분배회로의 출력 전압의 레벨을 조정하는 제 2 스위치; 테스트 동작시에 상기 제어 신호를 생성하도록 코드 설정된 테스트 모드 레지스터 세트(MRS)를 포함한다.
바람직한 실시예에 있어서, 상기 지연회로는 직렬 연결되는 복수의 다이오드로 구성되는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 지연회로는 다이오드 형으로 결선 되는 MOS 트랜지스터인 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 제 1 스위치는 상기 복수의 다이오드 중 적어도 하나와 병렬 연결되며, 제어 신호가 활성화되는 경우 상기 적어도 하나의 다이오드를 단락시키도록 구성된다.
바람직한 실시예에 있어서, 상기 제 1 스위치는 상기 제어 신호가 활성화되는 시점에 턴-온 되는 트랜지스터이다.
바람직한 실시예에 있어서, 상기 전압 분배회로는 직렬로 연결된 복수의 저항으로 구성된다.
바람직한 실시예에 있어서, 상기 제 2 스위치는 제어 신호의 활성화시 상기 복수의 저항 중 적어도 하나를 단락시키도록 구성된다.
바람직한 실시예에 있어서, 상기 제 2 스위치는 상기 제어 신호에 의해 턴-온 되는 트랜지스터이다.
바람직한 실시예에 있어서, 파워-온 감지신호 발생회로는 상기 전압 분배회로의 출력 전압을 충전하는 커패시터; 상기 커패시터의 충전 전압 소정의 시간으로 지연하여 상기 파워-온 감지신호로 생성하는 인버터 단을 포함한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 테스트 방법에 따르면, 전원 전압으로부터의 유입 전류를 지연하는 지연회로와; 상기 지연회로의 출력을 전압으로 변환하는 전압 분배회로와; 상기 지연회로에 병렬로 연결되며, 제어 신호에 응답하여 상기 지연 회로의 지연 시간을 조정하는 제 1 스위치와; 제어 신호에 응답하여 상기 전압 분배회로의 출력 전압의 레벨을 조정하는 제 2 스위치; 및 테스트 동작시에 상기 제어 신호를 생성하도록 코드 설정된 테스트 모드 레지스터 세트(MRS)를 포함하는 파워-온 감지신호 발생회로를 포함하는 반도체 메모리 장치의 테스트 방법은, 상기 테스트 MRS로 제어신호를 발생하도록 테스트 코드를 입력하는 단계; 상기 파워-온 감지신호의 출력 시점을 검출하는 단계; 상기 파워-온 감지신호의 출력 시점을 상기 테스트 MRS의 제어 신호로 조정하는 단계; 상기 반도체 메모리 장치의 제반 동작을 테스트하는 단계를 포함한다.
이상에서 설명된 본 발명의 파워-온 감지신호 발생회로 및 방법에 따르면, 테스트 MRS로부터 인가되는 제어신호에 의해서 퓨즈 프로그램을 통해서 극복할 수 없는 파워-온 감지신호 발생회로의 결함을 미리 알 수 있다. 따라서, 불량을 조기에 발견할 수 있어 테스트 비용을 절감할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 바람직한 실시예를 보여주는 회로도이다. 도 2를 참조하면, 본 발명의 파워-온 감지회로는 PMOS 트랜지스터(PM1)와 병렬적으로 연결되는 NMOS 트랜지스터(NM10) 및 분배 저항값을 조정할 수 있는 NMOS 트랜지스터(NM11)를 포함하는 전압 분배회로(100)가 개시된다. 또한, 전압 분배회로(100)를 제어하는 테스트 MRS(Mode Register Set : 이하 MRS)를 포함한다.
전압 분배회로(100)는 순방향으로 접속되는 다이오드(Diode) 형으로 결선 된 PMOS 트랜지스터들(PM1, PM2)과 복수의 저항(R1~R8)을 포함한다. 상술한 PMOS 트랜지스터(PM1, PM2)는 전원 전압(Vcc)이 인가되는 시점으로부터 캐리어(Carrier)의 전파를 지연하는 지연회로로 동작한다. 이를 위해서 PMOS 트랜지스터(PM1, PM2)의 게이트 전압은 전원 전압(Vcc)이 인가되는 시점에 전원 측으로부터 유입되는 전류를 턴-온할 수 있어야 한다. 따라서 PMOS 트랜지스터(PM1, PM2)의 게이트 전압은 접지 전압(Vss) 또는 접지 전압(Vss) 수준의 레벨로 바이어스되어야 할 것이다. 이를 위해서 PMOS 트랜지스터(PM1, PM2)의 게이트 전압은 저항(R8)에 분배되는 전압 으로 설정하였다. 만일 지연의 정도를 제어하고자 하는 경우 PMOS 트랜지스터(PM1, PM2)의 게이트 전압을 제어함으로써 구현될 수 있음은 이 분야에서 통상의 지식을 습득한 자들에게는 자명하다. 또한, 종래와 동일한 방식으로 전원 전압(Vcc)의 레벨을 분배하는 복수의 저항(R1~R8) 및 제 1 노드의 출력 전압을 제어하여 결함구제 동작에 사용되는 퓨즈들(F1~F3)을 포함한다.
다시 도 2를 참조하면, 본 발명에 따른 전압 분배회로(100)는 결함구제 동작이전에 파워-온 감지신호(VCCH)의 출력 시점을 미세하게 조정할 수 있는 제어수단이 포함된다. 이를 위해서 상술한 지연을 위해 부가되는 다이오드 결선 된 PMOS 트랜지스터(PM1, PM2)들 중 적어도 하나를 단락하여 유입전류를 우회할 수 있는 NMOS 트랜지스터(NM10)를 포함한다. 만일 NMOS 트랜지스터(NM10)가 턴-온 된다면, 전원으로부터의 유입 전류의 지연이 감소되어 파워-온 감지신호(VCCH)의 출력 시점이 빨라지게 될 것이다. 또한, 파워-온 감지신호(VCCH)의 출력 시점을 지연하기 퓨즈 프로그램 이전에 지연하기 위해서 NMOS 트랜지스터(NM11)가 포함된다. NMOS 트랜지스터(NM11)는 분배 저항단(R1~R8) 중 적어도 하나를 단락하여 제 1 노드(NO1)로의 출력 전압 레벨을 감소시킨다. 따라서 NMOS 트랜지스터(NM11)가 턴-온 되는 경우, 전원 전압(Vcc)이 인가되더라도, 파워-온 감지신호(VCCH)의 출력 시점은 지연된다. 도면에서는 NMOS 트랜지스터(NM11)의 단락 저항이 저항(R6) 및 저항 (R7)로 설정되었으나 단락 저항의 선택은 이에 국한되지 않음은 이 분야에서 통상의 지식을 습득한 자들에게는 자명하다. 즉, NMOS 트랜지스터(NM11)가 턴-온 되는 경우 단락되는 저항의 개수도 변화가 가능하고, 위치도 제 1 노드(NO1) 이하의 위치 중 임의로 지 정될 수 있다. 결국, 제어신호 (A0)가 인가되면, 파워-온 감지신호(VCCH)의 출력 시점은 빨라지고, 제어신호 (A1)이 인가되면, 파워-온 감지신호(VCCH)의 출력 시점은 늦추어진다. 또한, 제어 신호 (A0, A1) 각각이 인가되지 않는 경우는 정상(Normal) 모드 동작이 될 수 있다.
충전부(110)는 제 1 노드(NO1)로 출력되는 전원 전압(Vcc)이 분배된 전압을 충전한다. 그리고 제 1 노드(NO1)의 충전 전압이 신호 발생회로(120)에 포함되는 NMOS 트랜지스터(NM1~NM5)를 턴-온 시키게 될 것이다. 충전부(110)는 일반적으로 소오스와 드레인을 공통으로 접지한 NMOS 트랜지스터(NM8)를 사용하여 반도체 메모리 내에서 구현할 수 있다. 상술한 소오스와 드레인을 공통으로 접속하여 하나의 단자로 사용하는 결선을 NMOS 트랜지스터의 커패시터(Capacitor) 결선이라 한다. 하지만, 충전부(110)의 커패시터(Capacitor) 구성은 이러한 구조에 국한되지 않음은 이 분야에서 통상의 지식을 습득한 자들에게 잘 알려져 있다.
신호 발생회로(120)는 제 2 노드(NO2)의 전압을 직렬 연결한 다단의 NMOS 트랜지스터(NM1~NM5)를 통하여 지연하는 인버터 구조를 포함한다. 또한, 소정의 시간 지연되어 접지 레벨로 천이하는 제 2 노드(NO2)의 전압 레벨에 응답하여 제 3 노드로 제 2 노드의 신호를 반전하여 출력하는 CMOS 인버터(PM3, NM6)를 포함한다. CMOS 인버터(PM3, NM6)는 접지 단에 순방향 다이오드 결선된 NMOS 트랜지스터(NM7)를 구비하여 출력 시점을 지연할 수 있다. 이는 다이오드 결선된 NMOS 트랜지스터(NM7)의 문턱전압(Threshold Voltage)에 의해서 결정된다. 제 3 노드의 전압은 2개의 인버터 단으로 구성된 지연회로를 경유하여 파워-온 감지신호(VCCH)로 출력된 다.
테스트 MRS(130)는 본 발명의 전압 분배회로(100)의 출력 레벨을 제어하는 제어 신호(A0, A1)를 생성하도록 MRS 코드가 설정된다. 일반적인 동기식 반도체 메모리 장치에서는 중앙처리장치(CPU)가 앞으로 이용하고자 하는 반도체 메모리 장치의 동작 모드(예를 들면, CAS Latency, Burst Length 등)를 미리 설정해 두고, 동기식 메모리 장치로 액세스하게 된다. 이러한 동작 모드를 설정하여 미리 저장하는 장소가 바로 MRS이다. 또한, 반도체 메모리 장치의 동작 모드를 나타내는 일련의 코드들이 외부로부터 설정되는데 이러한 코드들을 MRS 코드라 한다. 일반적으로 MRS 코드는 어드레스나 제어신호의 조합에 의하여 생성되고, 생성된 MRS 코드에 상응하는 각각의 동작 모드가 결정되어 있다. 이러한 MRS 코드는 JEDEC에 의하여 표준화되어 있음은 이 분야에서 통상의 지식을 습득한 자들에게는 자명하다. 이와는 달리 테스트를 위한 동작 모드의 설정이 필요한데, 이때 설정되는 MRS 코드를 테스트 MRS 코드라 한다. 테스트 MRS 코드는 상술한 표준화된 MRS 코드를 피해서 설계되어야할 것이다. 테스트 모드에서 활성화되는 MRS를 도시한 바와 같이 테스트 MRS(130)라 칭하기로 한다. 본 발명의 테스트 MRS(130)는 파워-온 감지신호(VCCH)의 출력 시점을 미소 범위 내에서 제어할 수 있는 제어신호(A0, A1)를 출력할 수 있다. 이러한 제어신호(A0, A1)는 퓨즈 프로그램을 통해서 구현할 수 있는 파워-온 감지신호(VCCH)의 출력 타임의 조정을 테스트 MRS(130)의 코드 프로그램을 통해서 소프트웨어적으로 구현할 수 있다. 이러한 설정을 통하여 퓨즈 프로그램 이후에 발생하는 불량에 대해서, 조기 발견을 통해 퓨즈 프로그램에 소모되는 비용을 절감할 수 있다.
이상의 구성을 포함하는 본 발명의 파워-온 감지회로는 퓨즈 프로그램 이전에 퓨즈 프로그램을 통해서 구제 불가능한 특성을 갖는 반도체 장치를 선별할 수 있다. 이는 지연 수단(PM1, PM2)과 전압 분배수단(R1~R8)을 테스트 MRS(130)로 제어하여 퓨즈 프로그램과 동일한 효과를 부여함으로 가능하다.
도 3은 본 발명의 실시예에 따른 동작을 설명하는 타이밍도이다. 도 3을 참조하면, 본 발명의 파워-온 감지회로는 테스트 MRS(130)에서 출력되는 제어신호(A0, A1)에 응답하여 파워-온 감지신호(VCCH)의 출력 시점이 제어 가능하다. 이하, 본 발명의 파워-온 감지회로의 동작들이 도 2에 의거하여 상세히 설명될 것이다.
도 3a는 테스트 MRS(130)로부터 제어 신호(AO, A1)를 받지 않는 일반 모드(Normal Mode)에서의 파워-온 감지신호(VCCH) 출력을 보여주는 도면이다. 전원 전압(Vcc)이 인가됨에 따라서, 일반 모드에서는 T2 시점에 파워-온 감지신호(VCCH)가 출력된다.
도 3b는 파워-온 감지신호(VCCH)의 출력 시점을 소정의 시간(Δt1) 앞당기기 위한 제반 제어 신호(A0, A1)의 설정을 간략히 보여주는 타이밍도이다. 제어 신호(A0)가 인가되어 T1 시점에서 하이 레벨로 설정도면, 다이오드 결선된 PMOS 트랜지스터(PM1)가 단락되어 전원으로부터의 유입전류의 지연이 감소하기 때문이다.
도 3c는 파워-온 감지신호(VCCH)의 출력 시점을 시간(Δt2)만큼 지연하기 위한 테스트 MRS(130)의 제어신호(A0, A1) 설정과, 이에 따르는 파워-온 감지신호(VCCH)의 출력을 보여주고 있다. 제어신호(A1)가 하이 레벨로 천이하고, 이후에 전 원 전압(Vcc)이 인가된다. 또한, 파워-온 감지신호는 일반 모드에 비하여 시간(Δt2) 만큼 지연되어 시점 T2에서 출력된다. 이는 제어신호(A1)에 의해서 전압 분배수단(R1~R8) 중 적어도 하나의 저항이 단락되었기 때문에 제 1 노드로 출력되는 분배 전압이 낮아졌기 때문이다.
이상의 테스트 MRS(130)의 소프트웨어적인 설정을 통한 상술한 파워-온 감지신호의 출력 시점 제어 동작은 퓨즈 프로그램 이전에 수행되고, 퓨즈 프로그램 이후의 결함 여부를 판단할 수 있도록 한다. 따라서, 퓨즈 프로그램으로도 리페어(Repair) 될 수 없는 칩을 사전에 체크하여 퓨즈 프로그램에 소요되는 비용을 절감할 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이 본 발명의 파워-온 감지회로는 테스트 MRS의 제어에 따라 파워-온 감지신호의 출력 시점을 조정하여 퓨즈 프로그램으로 극복할 수 없는 결함을 미리 발견하여 퓨즈 수의 감소 및 테스트 비용을 줄일 수 있는 수단을 제공한다.

Claims (10)

  1. 전원 전압의 레벨을 감지하여 파워-온 감지신호를 생성하는 반도체 메모리 장치의 파워-온 감지신호 발생회로에 있어서,
    상기 전원 전압으로부터의 유입 전류를 지연하는 지연회로;
    상기 지연회로의 출력을 전압으로 변환하는 전압 분배회로;
    상기 지연회로에 병렬로 연결되며, 제어 신호에 응답하여 상기 지연 회로의 지연 시간을 조정하는 제 1 스위치;
    제어 신호에 응답하여 상기 전압 분배회로의 출력 전압의 레벨을 조정하는 제 2 스위치; 및
    테스트 동작시에 상기 제어 신호를 생성하도록 코드 설정된 테스트 모드 레지스터 세트(MRS)를 포함하는 파워-온 감지신호 발생회로.
  2. 제 1 항에 있어서,
    상기 지연회로는 직렬 연결되는 복수의 다이오드로 구성되는 것을 특징으로 하는 파워-온 감지신호 발생회로.
  3. 제 2 항에 있어서,
    상기 지연회로는 다이오드 형으로 결선되는 MOS 트랜지스터인 것을 특징으로 하는 파워-온 감지신호 발생회로.
  4. 제 2 항에 있어서,
    상기 제 1 스위치는 상기 복수의 다이오드 중 적어도 하나와 병렬 연결되며, 제어 신호가 활성화되는 경우 상기 적어도 하나의 다이오드를 단락시키도록 구성되는 것을 특징으로 하는 파워-온 감지신호 발생회로.
  5. 제 4 항에 있어서,
    상기 제 1 스위치는 상기 제어 신호가 활성화되는 시점에 턴-온 되는 트랜지스터인 것을 특징으로 하는 파워-온 감지신호 발생회로.
  6. 제 1 항에 있어서,
    상기 전압 분배회로는 직렬로 연결된 복수의 저항으로 구성되는 것을 특징으로 하는 파워-온 감지신호 발생회로.
  7. 제 6 항에 있어서,
    상기 제 2 스위치는 제어 신호의 활성화시 상기 복수의 저항 중 적어도 하나를 단락시키도록 구성되는 것을 특징으로 하는 파워-온 감지신호 발생회로.
  8. 제 7 항에 있어서,
    상기 제 2 스위치는 상기 제어 신호에 의해 턴-온 되는 트랜지스터인 것을 특징으로 하는 파워-온 감지신호 발생회로.
  9. 제 1 항에 있어서,
    상기 전압 분배회로의 출력 전압을 충전하는 커패시터;
    상기 커패시터의 충전 전압 소정의 시간으로 지연하여 상기 파워-온 감지신호로 생성하는 인버터 단을 포함하는 것을 특징으로 하는 파워-온 감지신호 발생회로.
  10. 전원 전압으로부터의 유입 전류를 지연하는 지연회로와; 상기 지연회로의 출력을 전압으로 변환하는 전압 분배회로와; 상기 지연회로에 병렬로 연결되며, 제어 신호에 응답하여 상기 지연 회로의 지연 시간을 조정하는 제 1 스위치와; 제어 신호에 응답하여 상기 전압 분배회로의 출력 전압의 레벨을 조정하는 제 2 스위치; 및 테스트 동작시에 상기 제어 신호를 생성하도록 코드 설정된 테스트 모드 레지스터 세트(MRS)를 포함하는 파워-온 감지신호 발생회로를 포함하는 반도체 메모리 장치의 테스트 방법에 있어서,
    상기 테스트 MRS로 제어신호를 발생하도록 테스트 코드를 입력하는 단계;
    상기 파워-온 감지신호의 출력 시점을 검출하는 단계;
    상기 파워-온 감지신호의 출력 시점을 상기 테스트 MRS의 제어 신호로 조정하는 단계;
    상기 반도체 메모리 장치의 제반 동작을 테스트하는 단계를 포함하는 반도체 메모리 장치의 테스트 방법.
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* Cited by examiner, † Cited by third party
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