KR101148345B1

KR101148345B1 - 리셋 회로 테스트용 회로 장치 및 방법

Info

Publication number: KR101148345B1
Application number: KR1020107017654A
Authority: KR
Inventors: 칼 게오르그 와서
Original assignee: 오스트리아마이크로시스템즈 아게
Priority date: 2008-01-10
Filing date: 2009-01-09
Publication date: 2012-05-21
Also published as: WO2009100802A2; US20110025365A1; US8564323B2; DE102008003819A1; KR20100110360A; DE102008003819B4; WO2009100802A3

Abstract

리셋 회로(11) 테스트용 회로 장치(10)는 리셋 회로(11) 및 전환 스위치(14)를 포함한다. 리셋 회로는 입력 전압(VDD)을 공급하는 전압 입력부(12) 및 입력 전압(VDD)의 함수에 따라 리셋 신호(POR)를 제공하는 출력부(13)를 포함한다. 전환 스위치(14)는 테스트 전압(VTM)을 공급하는 제 1 입력부(15), 공급 전압(VBAT)을 공급하는 제 2 입력부(16), 테스트 신호(TM)의 함수에 따라 제 1 및 제 2 입력부(15, 16) 사이를 전환하는 제어 입력부(17), 및 리셋 회로(11)의 전압 입력부(12)에 연결되는 출력부(18)를 포함한다.

Description

리셋 회로 테스트용 회로 장치 및 방법{CIRCUIT ARRANGEMENT AND METHOD FOR TESTING A RESET CIRCUIT}

본 발명은 리셋 회로 테스트용 회로 장치 및 방법에 관한 것이다.

회로 장치는 대부분 리셋 회로를 구비하며, 상기 리셋 회로는 회로 장치의 공급 전압이 공급되고 공급 전압의 함수에 따라 리셋 신호를 제공한다. 리셋 신호는 회로 장치의 회로 블록으로 전송된다. 리셋 신호는, 회로 블록이 신뢰성 있게 동작할 수 있는 레벨을 공급 전압이 초과하는 경우 회로 장치의 추가적인 블록을 활성화시키는 값을 가진다. 이러한 원리는 파워-온 리셋으로도 불린다.

미국 특허공개번호 US 2006/0041811 A1은 전자 소자의 리셋 기능 테스트용 회로를 기술한다. 회로는 제 1 및 제 2 가변저항과 브리지에 의해 서로 다른 전압들 사이에서 스위칭하는 장치를 구비한다. 회로의 출력단의 전압은 테스트될 소자로 공급된다.

직접회로의 리셋 회로 테스트용 장치는 미국 특허공개번호 US 2007/0266280 A1에 기술된다. 상기 장치는 직접회로의 동작을 위한 하나의 리셋 회로 및 테스트를 위한 중복된 리셋 회로를 포함한다.

본 발명은 리셋 회로 테스트용 회로 장치 및 테스트 전압으로 리셋 회로를 테스트하는 리셋 회로 테스트 방법을 제공하는 것을 목적으로 한다.

본 발명의 목적은 제 1항의 장치와 제 9항의 방법을 통해 달성된다. 그 개선 및 구성은 종속항에 기술된다.

일 실시예에서, 리셋 회로 테스트용 회로 장치는 리셋 회로 및 전환 스위치를 포함한다. 리셋 회로는 전압 입력부 및 출력부를 포함한다. 전환 스위치는 제 1 및 제 2 입력부, 제어 입력부 및 출력부를 포함한다. 전환 스위치의 출력부는 리셋 회로의 전압 입력부에 연결된다.

입력 전압은 리셋 회로의 전압 입력부로 공급된다. 리셋 신호는 입력 전압의 함수에 따라 리셋 회로의 출력부에 제공된다. 테스트 전압은 전환 스위치의 제 1 입력부로 공급된다. 공급 전압은 전환 스위치의 제 2 입력부로 인가된다. 테스트 조정 신호는 전환 스위치의 제어 입력부로 공급된다. 전환 스위치는 테스트 조정 신호의 함수에 따라 제 1 및 제 2 입력부 사이에서 스위칭된다.

유리하게, 전환 스위치는, 공급 전압 또는 테스트 전압이 리셋 회로의 전압 입력부로 전달될 것인지 여부를 결정한다. 따라서, 테스트 전압 또는 공급 전압을 리셋 회로로 선택적으로 전달하는 것이 가능하다. 유리하게, 리셋 회로의 기능은 회로 장치의 공급 전압에 독립적인 테스트 전압에 의해 테스트 동작에서 확인될 수 있다. 따라서, 리셋 회로는 아날로그 테스트 전압의 함수에 따라 디지털 리셋 신호를 생성할 수 있다.

일 실시예에서, 회로 장치는 입력 로직 회로를 포함한다. 입력 로직 회로는 일 출력부에서 전환 스위치의 제어 입력부에 연결되고 테스트 조정 신호를 제공한다. 입력 로직 회로는 메모리 회로를 구비할 수 있다. 메모리 회로는 플립플롭 또는 비동기식 로직 또는 조합 로직을 포함할 수 있다.

테스트 조정 신호가 논리 값 1인 경우, 테스트 동작이 활성화된다. 회로 장치의 테스트 동작 중, 전환 스위치의 제 1 입력부는 전환 스위치의 출력부에 연결된다. 반면, 테스트 조정 신호가 논리 값 0인 경우, 회로 장치의 테스트 동작은 비활성화되고 회로 장치는 정상 동작을 한다. 이 경우, 전환 스위치의 제 2 입력부는 전환 스위치의 출력부에 연결된다.

다른 실시예에서, 회로 장치는 출력 로직 회로를 포함한다. 출력 로직 회로의 제 1 입력부는 리셋 회로의 출력부에 연결된다. 출력 로직 회로의 제 2 입력부는 입력 로직 회로의 출력부에 연결된다. 출력 로직 회로의 제 1 출력부는 회로 장치의 회로 블록에 연결된다. 출력 로직 회로의 제 2 출력부는 회로 장치의 출력 접촉 영역과 결합된다. 따라서, 리셋 신호는 출력 로직 회로의 제 1 입력부에 공급된다. 출력 로직 회로의 제 2 입력부는 테스트 조정 신호를 출력 로직 회로로 전달하도록 기능한다. 시스템 리셋 신호는 출력 로직 회로의 제 1 출력부에서 출력된다. 시스템 리셋 신호는 리셋 신호 및 테스트 조정 신호의 함수에 따라 제공된다. 여기에서, 시스템 리셋 신호는 회로 장치의 테스트 동작이 비활성화되는 한 리셋 신호로부터 생성된다. 하지만, 회로 장치의 테스트 동작이 테스트 조정 신호에 의해 활성화되는 경우, 시스템 리셋 신호는 회로 블록을 비활성화시키는 논리 값을 가지게 된다. 결과 신호는 출력 로직 회로의 제 2 출력부에 제공된다. 결과 신호는 리셋 신호 및 테스트 조정 신호의 함수에 따라 생성된다. 테스트 조정 신호가 테스트 동작을 활성화시키는 값을 가지는 경우, 결과 신호는 리셋 신호에 대응한다. 테스트 동작이 테스트 조정 신호에 의해 비활성화되면, 결과 신호는 일정한 값을 가진다. 바람직하게, 리셋 회로는 출력 로직 회로에 의해 테스트 동작 중 회로 블록으로부터 고립될 수 있다. 상기 고립은 회로 장치를 리셋시키는 시스템 리셋 신호를 생성하지 않은 채 수행될 수 있다.

일 실시예에서, 반도체 몸체는 회로 장치를 포함한다. 바람직하게, 정확히 하나의 반도체 몸체가 회로 장치를 포함한다.

바람직하게, 반도체 몸체는 리셋 회로, 입력 로직 회로 및 출력 로직 회로를 포함할 수 있다. 반도체 몸체는 추가적으로 전환 스위치를 구비할 수 있다.

바람직하게, 테스트 동작이 구비되지 않은 동작 상태에서, 회로 장치의 전력소모량은 전환 스위치, 입력 로직 회로 및 출력 로직 회로에 의해 증가되지 않는다.

일 실시예에서, 리셋 회로 테스트 방법은 정상 동작 중 입력 전압으로서 공급 전압을 리셋 회로로 공급하는 단계를 포함한다. 추가적으로, 테스트 입력 신호의 함수에 따라 정상 동작에서 테스트 동작으로 전환된다. 테스트 전압은 테스트 동작 중 입력 전압으로서 리셋 회로로 공급되고, 리셋 신호는 입력 전압의 함수에 따라 리셋 회로에 의해 생성된다.

따라서, 유리하게, 테스트 전압은 리셋 회로로 공급될 수 있으며, 리셋 신호는 테스트 전압에 의해 생성될 수 있다. 그에 의해, 리셋 회로의 테스트 동작이 가능해진다. 리셋 신호는 회로 장치의 회로 블록으로부터 고립될 수 있어, 리셋 신호의 고립된 테스트 동작이 가능해진다. 테스트 동작 중, 리셋 신호는 회로 블록으로 전송되지 않는다.

다른 실시예에서, 상기 방법은 테스트 동작 중: 공급 전압이 리셋 회로 및 회로 블록을 포함하는 회로 장치에 인가되는 단계를 포함한다. 그에 의해, 회로 장치는 온으로 스위칭된다. 리셋 회로는 테스트 조정 신호에 의해 회로 장치로부터 전기적으로 분리된다. 따라서, 리셋 회로는 전기적으로 절연된다. 정상 동작 중, 리셋 신호는 회로 블록으로 전송된다. 리셋 회로의 절연을 수행하기 위해, 리셋 신호는 테스트 동작 중 회로 블록으로 공급되지 않는다. 테스트 동작 중, 회로 블록을 비활성화시키는 신호는 회로 블록으로 전달된다. 조절가능한 테스트 전압은 분리된 경로를 통해 이전에 절연된 리셋 회로로 공급되며, 이는 리셋 신호를 생성한다. 테스트 전압은 아날로그 전압이다. 테스트 전압은 연속적인 전압 값을 가질 수 있다. 리셋 신호는 결과 신호로서 제공된다. 결과 신호는 디지털 신호이다. 따라서, 결과 신호는 이산적인 값들을 가진다. 테스트 신호에 대한 결과 신호의 종속성이 평가된다. 리셋 회로의 적어도 하나의 임계값이 결정된다. 리셋 신호는 임계값의 함수에 따라 테스트 동작 및 정상 동작 중 생성된다. 유리하게, 리셋 회로는 회로 블록으로부터 차단되는 동안 테스트될 수 있다.

다른 실시예에서, 테스트 전압은, 테스트 동작 중 리셋 회로의 제 1 임계값의 검출을 위해 전압값이 증가하는 전압 램프를 통과한다. 이 경우, 제 1 임계값은 결과 신호가 그 논리값을 변경하는 테스트 전압의 값에 대응한다. 대안적으로, 테스트 전압은 리셋 회로의 제 2 임계값의 검출을 위해 전압 값이 감소하는 전압 램프를 통과한다. 이 경우, 제 2 임계값은, 테스트 전압의 전압 값이 감소하는 경우 결과 신호가 그 논리 값을 변경하는 테스트 전압의 값에 대응한다. 바람직하게, 테스트 전압은 전압 값이 감소하는 전압 램프 및 전압 값이 증가하는 전압 램프를 통과한다. 유리하게, 제 2 임계값은 제 1 임계값보다 더 낮다. 이러한 이력 현상의 장점은, 입력 전압이 대략 제 1 임계값에 대응하는 값을 가지는 경우, 입력 전압의 작은 변동은 즉각적으로 리셋 신호의 변경을 야기하지 않는 것이다.

일 실시예에 따른 리셋 회로의 테스트 중, 회로 장치의 나머지 부분, 특히 회로 장치의 회로 블록은 테스트에 의해 영향받지 않는다.

일 실시예에서, 회로 장치는 반도체 몸체의 주 표면에 배열된다.

바람직한 실시예에서, 회로 장치는 정확히 하나의 반도체 몸체의 주 표면에 배열된다.

본 발명은 도면을 참조로 다수의 예시적인 실시예들에 대해 이하 상세하게 기술될 것이다. 기능적으로 동일하거나 동일한 효과를 가지는 컴포넌트 및 회로 소자는 동일한 도면번호를 가진다. 회로부 또는 컴포넌트가 서로 간에 기능적으로 대응되는 한, 그에 대한 설명은 이어지는 각각의 도면에서 반복되지 않을 것이다.
도 1a 및 도 1b는 제안된 원리에 따른 리셋 회로를 구비한 회로 장치의 예시적인 실시예를 도시한다.
도 2는 제안된 원리에 따른 리셋 회로의 예시적인 실시예를 도시한다.
도 3a 내지 도 3g는 제안된 원리에 따른 리셋 회로를 구비한 신호 장치의 예시적인 신호 곡선을 도시한다.
도 4는 제안된 원리에 따른 회로 장치를 구비한 반도체 몸체의 예시적인 실시예를 도시한다.

도 1a는 제안된 원리에 따른 리셋 회로를 구비한 회로 장치의 예시적인 실시예를 도시한다. 리셋 회로(11)는 전압 입력부(12) 및 출력부(13)를 포함한다. 리셋 회로(11)는 파워-온 리셋 블록으로도 언급될 수 있으며, 이는 POR 블록으로 줄여쓸 수 있다. 회로 장치는 제 1 및 제 2 입력부(15, 16), 제어 입력부(17) 및 출력부(18)를 구비한 전환 스위치(14)를 더 포함한다. 전환 스위치(14)의 출력부(18)는 리셋 회로(11)의 전압 입력부(12)에 연결된다. 회로 장치(10)의 제 1 접촉 영역(19)은 전환 스위치(14)의 제 1 입력부(15)에 연결된다. 그 결과, 회로 장치(10)의 제 2 접촉 영역(20)은 전환 스위치(14)의 제 2 입력부(16)에 연결된다. 회로 장치(10)는 제 1 및 제 2 입력부(22, 23) 뿐만 아니라 제 1 및 제 2 출력부(24, 25)를 구비한 출력 로직 회로(21)를 더 포함한다. 출력 로직 회로(21)의 제 1 입력부(22)는 리셋 회로(11)의 출력부(13)에 연결된다. 추가적으로, 회로 장치(10)는 출력 로직 회로(21)의 제 1 출력부(24)에 연결된 회로 블록(26)을 포함한다. 회로 블록(26)은 추가적으로 제 2 접촉 영역(20)에 연결된다. 회로 장치(10)는 출력 로직 회로(21)의 제 2 출력부(25)에 결합된 출력 접촉 영역(27)을 더 포함한다.

회로 장치(10)는 출력부(29)를 구비한 입력 로직 회로(28)를 더 포함한다. 출력부(29)는 전환 스위치(14)의 제어 입력부(17)에 연결된다. 입력 로직 회로(28)의 출력부(29)는 추가적으로 출력 로직 회로(21)의 제 2 입력부(23)에 연결된다. 입력 로직 회로(28)는 출력 로직 회로(21)의 제 1 출력부(24)에 결합된 제 1 입력부(30)를 더 포함한다. 입력 로직 회로(28)는 제 2 입력부(32) 및 제 3 입력부(31)를 더 포함한다. 입력 로직 회로(28)는 테스트 동작 레지스터로 구현된다. 입력 로직 회로(28)는 메모리 회로(33)를 포함한다. 메모리 회로(33)는 플립플롭으로 구현된다. 메모리 회로(33)의 데이터 출력부(34)는 입력 로직 회로(28)의 출력부(29)에 연결된다. 메모리 회로(33)의 리셋 입력부(35)는 입력 로직 회로(28)의 제 1 입력부(30)에 연결된다. 메모리 회로(33)의 클럭 입력(36)은 입력 로직 회로(28)의 제 3 입력부(31)에 결합된다. 메모리 회로(33)의 데이터 입력부(37)는 입력 로직 회로(28)의 제 2 입력부(32)에 연결된다.

전환 스위치(14)는 버퍼(38)뿐만 아니라 제 1 및 제 2 스위치(39, 40)를 더 포함한다. 버퍼(38)는 전환 스위치(14)의 제어 입력부(17)와 제 1 및 제 2 스위치(39, 40)의 제어 입력부 사이에 연결된다. 제 1 스위치(39)는 전환 스위치(14)의 제 1 입력부(15)를 전환 스위치(14)의 출력부(18)로 연결시킨다. 이에 대응하여, 제 2 스위치(40)는 전환 스위치(14)의 제 2 입력부(16)를 전환 스위치(14)의 출력부(18)로 연결시킨다. 출력 로직 회로(21)는 전환 스위치(14)의 출력부(19)에 연결된 제 3 입력부(41)를 더 포함한다. 추가적으로, 출력 로직 회로(21)는, 전환 스위치(14)의 제 2 입력부(16)에 연결되고 그 결과 제 2 접촉 영역(20)에 연결된 제 4 입력부(42)를 포함한다.

테스트 전압(VTM)은 제 1 접촉 영역(19)을 통해 전환 스위치(14)의 제 1 입력부(15)로 공급된다. 공급 전압(VBAT)은 제 2 접촉 영역(20)을 통해 전환 스위치(14)의 제 2 입력부(16)로 공급된다. 공급 전압(VBAT)은 회로 장치(10)에 공급하도록 기능한다. 회로 블록(26)은 공급 전압(VBAT)에 의해 공급된다. 테스트 조정 신호(TM)은 전의 제어 입력부(17)로 전송된다. 제 1 또는 제 2 스위치(39, 40)는 옵션적으로 테스트 조정 신호(TM)의 함수에 따라 닫히며, 그 결과 대안적으로 전환 스위치(14)의 제 1 또는 제 2 입력부(15, 16)는 전환 스위치(14)의 출력부(18)에 연결된다. 전환 스위치(14)의 출력부(18)의 전압은 입력 전압(VDD)으로서 리셋 회로(11)의 전압 입력부(12)로 전달된다. 따라서, 입력 전압(VDD)은 공급 전압(VBAT)에 대응하거나, 대안적으로 테스트 전압(VTM)에 대응한다.

리셋 회로(11)는 입력 전압(VDD)의 함수에 따라 리셋 신호(POR)를 생성한다. 그에 의해, 리셋 신호(POR)는 입력 전압(VDD)가 제 1 임계값(VPH)를 초과하는 한 활성화 값으로 생성된다. 제 1 임계값(VPH)은, 제 1 임계값(VPH)보다 더 큰 값을 가지는 공급 전압(VBAT)이 회로 블록(26)의 안전 동작을 위해 충분해지도록 조절된다.

리셋 신호(POR)는 리셋 회로(11)의 출력부(13)를 통해 출력 로직 회로(21)의 제 1 입력부(22)로 공급된다. 테스트 입력 신호(TM)는 출력 로직 회로(21)의 제 2 입력부(23)에 인가된다. 입력 전압(VDD)은 출력 로직 회로(21)의 제 3 입력부(41)로 공급된다. 출력 로직 회로(21)의 게이트에 공급되도록 사용되는 공급 전압(VBAT)은 제 4 입력부(42)에 제공된다. 출력 로직 회로(21)는 리셋 신호(POR) 및 테스트 조정 신호(TM)의 함수에 따라 시스템 리셋 신호(SPOR)를 생성하고, 시스템 리셋 신호(SPOR)를 제 1 출력부(24)에서 제공한다. 시스템 리셋 신호(SPOR)는 회로 블록(26)으로 전달되고, 공급 전압(VBAT)이 제 1 임계값(VPH)를 초과하는 한 회로 블록(26)을 활성화시키도록 기능한다. 테스트 입력 신호(TM) 및 리셋 신호(POR)의 함수에 따라, 출력 로직 회로(21)는 추가적으로 결과 신호(TPOR)를 출력 로직 회로(21)의 제 2 출력부(25)에 제공한다. 결과 신호(TPOR)는 디지털 신호로 구현된다. 결과 신호(TPOR)는 출력 접촉 영역(27)으로 공급된다. 미도시된 회로 장치(10)의 인터페이스는 출력 접촉 영역(27)을 포함한다.

시스템 리셋 신호(SPOR)는 추가적으로 입력 회로 장치(28)의 제 1 입력부(30)를 통해 메모리 회로(33)의 리셋 입력부(35)로 전달된다. 그 데이터 출력부(34)에서, 메모리 회로(33)는 테스트 조정 신호(TM)를 생성하며, 이는 입력 로직 회로(28)의 출력부(29)를 통해 전환 스위치(18) 및 출력 로직 회로(21)로 전달된다. 클럭 신호(CLK)는 입력 로직 회로(28)의 제 3 입력부(31)를 통해 메모리 회로(33)의 클럭 입력부(36)로 공급된다. 데이터 신호(SDAT)는 입력 로직 회로(28)의 제 2 입력부(32)를 통해 메모리 회로(33)의 데이터 입력부(37)로 전달된다. 메모리 회로(33)는 클럭 신호(CLK), 시스템 리셋 신호(SPOR) 및 데이터 신호(SDAT)의 함수에 따라 테스트 조정 신호(TM)을 생성한다. 테스트 조정 신호(TM) 및 데이터 신호(SDAT)는 전기 신호로 구성된다. 전환 스위치(14)는 전기적 전환 스위치로 구현된다. 제 1 및 제 2 스위치(39, 40)는 전기적 스위치로 구현된다.

유리하게, 테스트 전압(VTM) 또는 공급 전압(VBAT)이 리셋 회로(11)로 공급될 것인지 여부는 테스트 입력 신호(TM)에 의해 선택될 수 있다. 테스트 조정 신호(TM)는 유리하게 출력 로직 회로(21)로도 공급되어, 시스템 리셋 신호(SPOR)는 테스트 시행 도중 회로 블록(26)을 비활성화시키는 값을 가지게 된다. 시스템 리셋 신호(SPOR)는 리셋 신호(POR)가 활성화 값을 가지고 리셋 회로(11)가 테스트 동작 상태가 아닌 경우, 오로지 회로 블록(26)만을 활성화시키는 값을 가진다. 따라서, 테스트 동작 중, 리셋 회로(11)는 테스트 조정 신호(TM)에 의해 회로 블록(26)으로부터 고립된다. 테스트 동작 중, 결과 신호(TPOR)는 리셋 신호(POR)에 대응된다. 결과 신호(TPOR)는 유리하게 리셋 회로(11)가 테스트 동작 상태가 아닌 한 일정한 값을 가진다.

유리하게, 정의된 테스트 조정 신호(TM)가 없으면, 버퍼(38)에 의해, 제 2 스위치(40)가 닫히고 그 결과 공급 전압(VBAT)이 리셋 회로(11)로 공급되도록 조정될 수 있다.

유리하게, 리셋 회로(11)는 테스트 동작을 위해 분리된 공급 경로를 통해 공급되며, 상기 분리된 공급 경로는 전환 스위치(14)의 제 1 스위치(39) 및 제 1 접촉 영역(19)을 포함한다. 리셋 회로(11)의 임계값의 측정은, 바람직하게 출력 로직 회로(21) 및 출력 터미널(27)을 포함하는 출력 경로를 통해 결과가 출력되도록 수행된다. 유리하게, 테스트는 이어지는 동작 중 회로 장치(10), 특히 회로 블록(26)을 위한 리셋 기능을 보장하는 동일한 리셋 회로(11)를 테스트한다.

도시되지는 않았지만, 대안적인 실시예에서, 회로 장치(10)는 입력 측에서는 출력 로직 회로(21)의 제 2 출력부(25)에 연결되고 출력 측에서는 접촉 영역에 연결되는 멀티플렉서를 포함한다. 따라서, 접촉 영역은 테스트 접촉 영역, 즉 테스트 모드 핀으로 구현된다. 따라서, 접촉 영역의 수는 유리하게 적은 수로 구성될 수 있고 회로 장치를 포함하는 반도체 몸체(130)의 표면적은 작게 구성될 수 있다.

도 1b는 제안된 원리에 따른 리셋 회로를 구비한 회로 장치의 예시적인 실시예를 도시한다. 도 1b에 따른 회로 장치(10')는 도 1a에 도시된 실시예의 개선된 예이며 이러한 양태들은 또다시 기술되지 않을 것이다. 제 1 스위치(39)는 전환 스위치(14)의 제 1 입력부(14)와 출력부(18) 사이에 연결된 제 1 스위칭 트랜지스터(50)를 포함한다. 제 1 트랜지스터(50)의 제어 터미널은 버퍼(38)의 제 1 출력부(51)에 연결된다. 제 1 스위치(39)는 제 1 스위칭 트랜지스터(50)에 직렬로 연결된 제 2 스위칭 트랜지스터(52)를 더 포함한다. 제 2 스위칭 트랜지스터(52)는 전환 스위치(14)의 제 1 스위칭 트랜지스터(50)와 출력부(18) 사이에 배열된다. 제 2 스위칭 트랜지스터(52)의 제어 터미널은 또한 버퍼(38)의 제 1 출력부(51)에 연결된다. 제 1 및 제 2 스위칭 트랜지스터(50, 52) 사이의 노드(53)는 제 1 저항(54)을 통해 제 1 및 제 2 스위칭 트랜지스터(50, 52)의 두 제어 터미널들로 연결된다. 노드(53)는 또한 제 1 및 제 2 스위칭 트랜지스터(50, 52)의 두 기판 터미널들로 연결된다. 제 2 스위치(40)는 전환 스위치(14)의 제 2 입력부(16)와 출력부(18) 사이에 연결되는 제 3 스위칭 트랜지스터(55)를 포함한다. 제 3 트랜지스터(55)의 제어 터미널은 버퍼(38)의 제 2 출력부(56)에 연결된다.

버퍼(38)는 직렬로 연결된 제 1 및 제 2 인버터(57, 58)를 포함한다. 제 1 인버터(57)의 일 입력부는 전환 스위치(14)의 제어 입력부(17)로 연결된다. 버퍼(38)는 버퍼(38)의 제 1 출력부(51)를 기준 전위 터미널(60)에 연결시켜 그 결과 제 1 및 제 2 스위칭 트랜지스터(50, 52)의 입력을 제어하는 제 4 스위칭 트랜지스터(59)를 포함한다. 제 1 인버터(57)의 일 출력부는 제 2 인버터(58)를 통해 제 4 스위칭 트랜지스터(59)의 제어 터미널에 연결된다. 버퍼(38)는 전환 스위치(14)의 제 2 입력부(16)를 버퍼(38)의 제 2 출력부(56)로 연결시키는 제 5 스위칭 트랜지스터(61)를 구비한다. 버퍼(38)의 제 2 출력부(56)는 제 2 저항(62)을 통해 기준 전위 터미널(60)로 연결된다. 제 1 인버터(57)의 출력부는 제 5 스위칭 트랜지스터(61)의 제어 터미널로 연결된다. 제 1, 제 2, 제 3 및 제 5 스위칭 트랜지스터(50, 52, 55, 61)는 각각 p-채널 FET(field effect transistor)으로 구현된다. 제 4 스위칭 트랜지스터(59)는 n-채널 FET으로 구현된다. 제 1, 제 2 및 제 3 스위칭 트랜지스터(50, 52, 55)는 각각 높은 폭 대 길이 비를 가져, 온-상태의 저항을 감소시킨다.

추가적으로, 회로 장치(10')는 전환 스위치(14)의 출력부(18)를 기준 전위 터미널(60)로 연결시키는 버퍼 커패시터(64)를 포함한다. 리셋 회로(11)는 커패시터(65) 및 스위치(66)를 포함한다. 커패시터(65)의 제 1 전극은 스위치(66)를 통해 리셋 회로(11)의 전압 입력부(12)로 연결된다. 리셋 회로(11)의 출력 드라이버(67)는 커패시터(65)의 제 2 전극과 리셋 회로(11)의 출력부(13) 사이에 연결된다. 스위치(66)의 제어 터미널은 입력 로직 회로(28)의 출력부(29)를 통해 메모리 회로(32)의 데이터 출력부(33)로 연결된다. 리셋 회로(11)는 제 1, 제 2 및 제 3 터미널(68, 69, 70)을 더 포함한다. 제 1 및 제 2 터미널(68, 69)은 기준 전위 터미널(60)에 연결된다. 제 3 터미널(70)은 기판 바이어스 전위 터미널(71)에 연결된다.

출력 로직 회로(21)는 제 1 로직 게이트(72), 제 1 인버터(73) 및 제 2 로직 게이트(74)를 포함한다. 제 1 로직 게이트(72)의 제 1 입력부 및 제 2 로직 게이트(74)의 제 1 입력부는 서로 간에 연결되고 출력 로직 회로(21)의 제 1 입력부(22)를 통해 리셋 회로(11)의 출력부(13)에 결합된다. 제 2 로직 게이트(74)의 제 2 입력부는 출력 로직 회로(21)의 제 2 입력부(23)로 연결된다. 제 1 로직 게이트(72)의 제 2 입력부는 또한 제 1 인버터(73)를 통해 출력 로직 회로(21)의 제 2 입력부(23)로 연결된다. 출력 로직 회로(21)는 추가적으로 출력 로직 회로(21)의 제 1 입력부(22)를 제 1 및 제 2 로직 게이트(72, 74)의 두 개의 제 1 입력부들로 연결시키는 제 1 레벨 쉬프터(75)를 구비한다. 제 1 및 제 2 로직 게이트(72, 74)는 NAND 게이트로 구현된다. 제 1 로직 게이트(72)의 일 출력부는 출력 로직 회로(21)의 제 1 출력부(24)로 연결된다. 출력 로직 회로(21)는 제 1 입력부에서 제 1 로직 게이트(72)의 출력부로 연결되고 일 출력부에서 출력 로직 회로(21)의 제 1 출력부(24)로 연결되는 제 3 로직 게이트(77)를 구비한다. 제 3 로직 게이트(77)는 인버팅 기능을 포함한다. 출력 로직 회로(21)는 출력 로직 회로(21)의 제 3 입력부(41)를 제 3 로직 게이트(77)의 제 2 입력부로 연결시키는 제 2 레벨 쉬프터(78)를 더 포함한다. 제 3 로직 게이트(77)는 또한 NAND 게이트로 구현된다. 제 2 로직 게이트(74)의 일 출력부는 출력 로직 회로(21)의 제 2 출력부(25)에 연결된다. 출력 로직 회로(21)는 제 2 인버터(76)를 포함하며, 제 2 인버터는 제 2 로직 게이트(74)의 출력부와 출력 로직 회로(21)의 제 2 출력부(25) 사이에 연결된다.

제 4 스위칭 트랜지스터(59)는 제 1 및 제 2 스위칭 트랜지스터(50, 52)를 위해 제어 신호를 제공한다. 제 4 스위칭 트랜지스터(59)는 제 1 및 제 2 인버터(57, 58)을 통해 반전 없이 테스트 조정 신호(TM)이 제공된다. 테스트 조정 신호(TM)이 논리 값 1을 가지는 경우, 즉 전압 값이 하이인 경우, 제 4 스위칭 트랜지스터(59)는 전기를 전도시킨다. 따라서, 제 1 및 제 2 스위칭 트랜지스터(50, 52)의 제어 터미널은 기준 전위 터미널(60)에 연결된다. 제 1 및 제 2 스위칭 트랜지스터(50, 52)의 제어 신호는 결과적으로 기준 전위 터미널(60)에서 태핑될(tapped) 수 있는 기준 전위(VSS)에 대응한다. 따라서, 제 1 및 제 2 스위칭 트랜지스터(50, 52)는 온으로 스위칭되어, 전환 스위치(14)의 제 1 입력부(15)에 제공된 테스트 전압(VTM)은 전환 스위치(14)의 출력부(18)에 제공된다.

제 1 및 제 2 스위칭 트랜지스터(50, 52)의 두 기판 터미널들로의 노드(53)의 연결을 통해, 기판 전압은 두 개의 스위칭 트랜지스터(50, 52)로 공급된다. 테스트 조정 신호(TM)이 논리 값 0을 가지는 경우, 즉 전압 값이 로우인 경우, 제 4 스위칭 트랜지스터(59)는 차단된다. 이 경우, 제 1 및 제 2 스위칭 트랜지스터(50, 52)의 제어 터미널은 두 개의 스위칭 트랜지스터(50, 52)가 차단되어 충분히 충전된다. 테스트 전압(VTM)이 노드(53)의 전압보다 더 높은 경우, 전류는 제 1 스위칭 트랜지스터(50)를 통해 노드(53)로 흐를 수 있어, 제 1 스위칭 트랜지스터(50)의 제 1 터미널과 제 1 스위칭 트랜지스터(50)의 기판 터미널 간의 다이오드는 전기전도성으로 변한다. 이와 같이, 제 1 및 제 2 스위칭 트랜지스터(50, 52)의 제어 터미널은, 전환 스위치(14)의 출력부(18)의 전압이 노드(53)의 전압보다 더 높은 한 제 2 스위칭 트랜지스터(52)를 통해 충전될 수 있다. 예를 들어, 전류는 다이오드를 통해 제 2 스위칭 트랜지스터(52)의 터미널과 제 2 스위칭 트랜지스터(52)의 기판 터미널 사이를 흐를 수 있다. 이와 같이, 두 개의 스위칭 트랜지스터(50, 52)는 서브-임계 전류에 의해 충전될 수 있다. 따라서, 제 1 및 제 2 스위칭 트랜지스터(50, 52)는 기판 전압원에 의해 제공되는 어떠한 외부 기판 전압도 요구하지 않는다.

테스트 조정 전압(TM)이 논리 값 1인 경우, 논리 값 0은 제 1 인버터(57)의 출력부에서 태핑될 수 있어, 제 5 스위칭 트랜지스터(61)는 전기전도성을 가지게 된다. 따라서, 제 3 스위칭 트랜지스터(55)의 제어 터미널은 전환 스위치(14)의 제 2 입력부(16)로 연결된다. 공급 전압(VBAT)이 제 2 입력부(16)에서 높은 값으로 제공되는 경우, 제 3 스위칭 트랜지스터(55)는 그에 의해 차단된다. 테스트 조정 전압(TM)이 논리 값 0인 경우, 논리 값 1은 제 1 인버터(57)의 출력부에서 태핑될 수 있으며, 이는 제 5 스위칭 트랜지스터(61)를 차단 상태로 스위칭한다. 따라서, 제 3 스위칭 트랜지스터(55)의 제어 터미널은 저항(62)을 통해 기준 전위(VSS)로 설정되어, 제 3 스위칭 트랜지스터(55)는 전기전도 상태로 스위칭된다. 이 경우, 제 3 스위칭 트랜지스터(55)에 의해 전환 스위치(14)의 제 2 입력부(16)에 제공되는 공급 전압(VBAT)은 전환 스위치(14)의 출력부(18)에서 출력된다.

버퍼 커패시터(64)는 리셋 회로(11)의 전압 입력부(12)에 제공되는 입력 전압(VDD)를 버퍼링하도록 동작한다. 그에 의해, 전환 스위치(14)에서 스위칭 프로세스 도중 생성될 수 있는 간섭 전압은 감소되고 전환 프로세스 도중 단지 간섭 전압으로 인한 리셋 신호(POR)의 트리거링이 방지된다. 리셋 회로(11)의 커패시터(66)는 리셋 신호(POR)가 제공되는 시상수를 조정하도록 기능한다. 테스트 동작 중 보다 신속하게 리셋 회로(11)의 기능을 테스트할 수 있도록 하기 위해, 테스트 조정 신호(TM)는 스위치(66)의 제어 입력부로 전달되고 커패시터(65)는 스위치(66)에 의해 비활성화된다.

입력 전압(VDD)가 낮은 경우, 리셋 회로(11)는 입력 전압(VDD)의 전압 값으로 리셋 신호를 제공한다. 입력 전압(VDD)가 제 1 임계값(VPH)를 초과하는 경우, 리셋 신호(POR)는 0 V의 전압 값, 즉 제 1 논리 값을 취한다. 리셋 신호(POR)이 입력 전압(VDD)의 전압 값을 가지는 경우, 리셋 신호(POR)은 제 2 논리 값을 가진다. 제 1 논리 값은 0이고 제 2 논리 값은 1이다.

테스트 조정 신호(TM) 및 리셋 신호(POR)가 논리 값 1을 가지는 경우에만 결과 신호(TPOR)는 논리 값 1을 가진다. 다른 모든 경우, 결과 신호는 논리 값 0을 가진다. 테스트 조정 신호(TM)이 논리 값 0을 가지고 리셋 신호(POR)가 논리 값 1을 가지는 경우 시스템 리셋 신호(SPOR)는 논리 값 1을 가진다. 제 1 레벨 쉬프터(75)는 리셋 신호(POR)을 증가시켜, 유도된 리셋 신호(POR)1는 제 1 레벨 쉬프터의 출력부에서 태핑될 수 있다. 따라서, 유도된 리셋 신호(POR)1의 논리 값 1은 공급 전압(VBAT)의 전압 값에 대응한다. 제 1 레벨 쉬프터(75)가 없는 경우, 입력 전압(VDD)의 전압 값 및 그에 따른 테스트 전압(VTM)의 전압 값은 테스트 동작 중 논리 값 1로서 제 1 및 제 2 논리 게이트(72, 74)로 전달될 것이다. 출력 로직 회로(21)는 테스트 동작뿐만 아니라 테스트 동작이 없는 동작 상태에서도 공급 전압(VBAT)만큼 공급된다. 제 1 레벨 쉬프터(75)는, 리셋 신호(POR)이 작은 전압 값을 가질지라도, 리셋 신호(POR)의 논리 값 1이 제 1 및 제 2 논리 게이트(72, 74)에 의해 개선된 정확성을 가지며 인식되는 효과를 가진다. 따라서, 두 개의 레벨 쉬프터(75, 78)는 테스트 동작에 유리하게 작용한다.

입력 로직 회로(28)로의 시스템 리셋 신호(SPOR)의 피드백은, 시스템 리셋 신호(SPOR)이 논리 값 1을 가지는 한 테스트 입력 신호(TM)이 논리 값 0을 가지는 효과를 가진다. 공급 전압(VBAT)가 제 1 임계값(VPH)를 초과하고 그 결과 시스템 리셋 신호(SPOR)가 논리 값 0을 가지는 경우에만 테스트 동작은 데이터 신호(SDAT) 및 클럭 신호(CLK)에 의해 시작될 수 있고, 테스트 조정 신호(TM)은 논리 값 1로 설정될 수 있다.

전환 스위치(14)에서의 오류가 유리하게 검출될 수 있다. 제 3 스위칭 트랜지스터(55)가 단락 회로 형태의 결함을 가지는 경우, 로우 값의 테스트 전압(VTM)일지라도 결과 신호(TPOR)는 논리 값 1을 나타내지 않는다. 제 3 스위칭 트랜지스터(55)가 결함을 가져 전기전도성인 동작 상태로 스위칭될 수 없는 경우, 시스템 리셋 신호(SPOR)는 어떠한 동작 상태에서도 논리 값 1을 가지지 않는다. 제 5 스위칭 트랜지스터(61)가 단락 회로 형태의 결함을 가지는 경우, 제 3 스위칭 트랜지스터(61)는 온으로 스위칭될 수 없으며, 시스템 리셋 신호(SPOR)는 항상 논리 값 1을 가진다. 반면, 제 3 스위칭 트랜지스터(55)가 전기전도성인 동작 상태로 스위칭될 수 없고 항상 비전기전도성을 가지는 결함을 가지는 경우, 제 3 스위칭 트랜지스터(55)는 항상 턴온되어 있어 입력 전압(VDD)는 공급 전압(VBAT) 및 테스트 전압(VTM)에 의존하게 된다. 제 1 전압원은 공급 전압(VBAT)를 제공한다. 하지만, 제 2 전압원은 테스트 전압(VTM)을 제공한다. 낮은 내부 저항을 가지는 두 개의 전압원들 중 전압원은 전압원의 내부 저항 및 스위치 저항을 통해 입력 전압(VDD)를 조절한다. 제 1 전압원이 제 2 전압원보다 더 낮은 내부 저항을 가지는 경우, 결과 신호(TPOR)는 테스트 전압(VTM)의 값에 독립적이며 논리 값 0을 가진다.

전환 스위치(14), 입력 논리 회로(28) 및 출력 논리 회로(21)의 고장은 유리하게 테스트 동작 시 결정될 수 있다.

리셋 신호(POR)에 제공되는 지연 시간은 유리하게 커패시터(65)에 의해 조정될 수 있다. 스위치(66)에 의해, 커패시터(65)는 리셋 신호(POR)가 생성되는 신호 경로로부터 분리될 수 있다. 따라서, 테스트 동작 중, 리셋 신호(POR)는 커패시터(65)에 의한 지연 없이 생성된다.

대안적인 실시예에서, 제 1 논리 값은 1이고 제 2 논리 값은 0이다.

도시되지는 않았지만, 대안적인 실시예에서, 출력 논리 회로(21)는 여기에 도시된 출력 논리 회로(21)와 동일한 논리 함수를 구현하는 다른 논리 게이트 및/또는 상이한 논리적 결합을 가질 수 있다. 예를 들어, 하나 또는 그 이상의 NAND 게이트는 NOR 게이트에 의해 입력측과 출력측의 인버터들로 대체될 수 있다.

도시되지는 않았지만, 대안적인 실시예에서, 제 1 스위치(39)는 트랜스미션 게이트로 구현될 수 있다.

도 2는 도 1a 및 도 1b에 따른 회로 장치에서 사용될 수 있는 리셋 회로의 예시적인 실시예를 도시한다. 리셋 회로(11)는 비활성화 회로(91), 평가 회로(92), 지연 회로(93) 및 출력 드라이버(67)를 구비한다. 리셋 회로(11) 및 그에 따른 네 개의 회로들(91, 92, 93, 67)은 전압 입력부(12)와 기준 전위 터미널(60) 사이에 삽입된다. 비활성화 회로(91)는 두 개의 직렬 연결된 인버터들(95, 96)을 구비하며, 그 각각은 전압 입력부(12)를 기준 전위 터미널(60)로 연결시킨다. 제 1 인버터(95)의 일 입력부는 리셋 회로(11)의 제 2 터미널(69)에 연결된다. 제 1 인버터(95)의 일 출력부는 제 2 인버터(96)의 입력부에 연결된다. 제 2 인버터(96)의 일 출력부는 평가 회로(92)의 입력부(97)에 연결된다.

평가 회로(92)는 제 1 및 제 2 전류 거울 트랜지스터(99, 101)를 구비한 제 1 전류 거울(98)을 포함한다. 두 개의 전류 거울 트랜지스터(99, 101)는 제 1 터미널에서 전압 입력부(12)로 연결된다. 제 1 전류 거울 트랜지스터(99)의 제어 터미널은 제 1 전류 거울 트랜지스터(99)의 제 2 터미널뿐만 아니라 제 2 전류 거울 트랜지스터(101)의 제어 터미널에도 연결된다. 평가 회로(92)는 파워-다운 트랜지스터(100)를 더 포함한다. 파워-다운 트랜지스터(100)의 제 1 터미널은 전압 입력부(12)에 연결된다. 제 1 전류 거울 트랜지스터(99)의 제어 터미널은 파워-다운 트랜지스터(100)의 제 2 터미널에 연결된다. 파워-다운 트랜지스터(100)의 제어 터미널은 평가 회로(92)의 추가적인 입력부(120)를 통해 제 1 인버터(95)의 출력부에 연결된다. 제 1 전류 거울 트랜지스터(99)는 제 1 트랜지스터(102)를 통해 기준 전위 터미널(60)로 연결된다. 제 1 전류 거울 트랜지스터(99) 및 제 1 트랜지스터(102)는 함께 입력 전압(VDD)에 대한 전압 분배기를 형성한다. 제 1 트랜지스터(102)의 제어 터미널은 평가 회로(92)의 입력부(97)에 연결된다. 제 2 전류 거울 트랜지스터(101)의 제 2 터미널은 제 2 및 제 3 트랜지스터(103, 104)를 포함하는 직렬 회로를 통해 기준 전위 터미널(60)에 연결된다. 제 2 전류 거울 트랜지스터(101)의 제 2 터미널은 또한 제 4 트랜지스터(105)를 통해 기준 전위 터미널(60)에연결된다. 제 2 전류 거울 트랜지스터(101)의 제 2 터미널은 추가적으로 지연 회로(93)의 제 1 입력부(106)에 연결된다. 제 2 전류 거울(107)은 제 3 및 제 4 트랜지스터(104, 105)뿐만 아니라 제 5 트랜지스터(108)도 포함한다. 제 3, 제 4 및 제 5 트랜지스터(104, 105, 106)의 제 1 터미널은 기준 전위 터미널(60)에 연결된다. 제 5 트랜지스터(108)의 제어 터미널은 제 4 트랜지스터(105)의 제어 터미널 및 제 3 트랜지스터(104)의 제어 터미널뿐만 아니라 제 5 트랜지스터(108)의 제 2 터미널에도 연결된다. 제 5 트랜지스터(108)는 제 6 트랜지스터(109)를 통해 전압 입력부(102)에 결합된다. 제 6 트랜지스터(109)의 제어 터미널은 평가 회로(92)의 입력부(97)에 연결된다. 제 5 트랜지스터(108)의 제 2 터미널은 지연 회로(93)의 제 2 입력부(110)에 연결된다.

지연 회로(93)는 제 7, 제 8 및 제 9 트랜지스터(111, 112, 113)를 구비한다. 제 7 및 제 8 트랜지스터(111, 112)의 제어 터미널은 지연 회로(93)의 제 1 입력부(106)에 연결된다. 제 9 트랜지스터(113)의 제어 터미널은 지연 회로(93)의 제 2 입력부(110)에 연결된다. 제 7, 제 8 및 제 9 트랜지스터(111, 112, 113)는 서로 직렬로 연결된다. 제 7 및 제 8 트랜지스터(111, 112) 사이의 노드(119)는 평가 회로(92)의 추가적인 입력부(114)를 통해 제 2 트랜지스터(103)의 제어 터미널로 연결된다. 이와 같이, 제 2 전류 거울(107)은 제 9 트랜지스터(113)를 포함한다. 제 7 및 제 8 트랜지스터(111, 112) 사이의 노드(119)는 커패시터(65)를 통해 전압 입력부(12)로 연결된다. 커패시터(65)는 FET에 의해 구현된다. 제 1 및 제 2 전류 거울 트랜지스터(99, 101), 파워-다운 트랜지스터(100) 뿐만 아니라 제 1, 제 6 및 제 7 트랜지스터(102, 109, 111)는 각각 p-채널 FET으로 구현된다. 제 2, 제 3, 제 4, 제 5, 제 8 및 제 9 트랜지스터(103, 104, 105, 108, 112, 113)는 각각 n-채널 FET으로 구현된다.

제 7 및 제 8 트랜지스터(111, 112) 사이의 노드(119)는 출력 드라이버(67)의 일 입력부(115)에 연결된다. 출력 드라이버(67)는 제 3 및 제 4 인버터(116, 117)를 포함한다. 제 3 인버터(116)의 일 입력부는 출력 드라이버(67)의 입력부(115)에 연결된다. 제 3 인버터(116)의 출력부는 제 4 인버터(117)의 입력부 및 리셋 회로(11)의 추가적인 출력부(118)에 연결된다. 제 4 인버터(117)의 출력부는 리셋 회로(11)의 출력부(13)에 연결된다.

파워-다운 신호(PD)는 리셋 회로(11)의 입력부(69)를 통해 비활성화 회로(91)로 공급되고, 유도된 파워-다운 신호(PDB)로서 제 1 및 제 2 인버터(95, 96)에 의해 평가 회로(92)의 입력부(97)로 출력되고 지연된다. 반전된 파워-다운 신호(PDN)는 제 1 인버터(95)의 출력부에서 태핑될 수 있고 그 결과 평가 회로(92)의 추가적인 입력부(120)에서 태핑된다. 제 1 트랜지스터(102) 및 제 1 전류 거울 트랜지스터(99)는 동일한 전기전도성 타입을 가진다. 반전된 파워-다운 신호(PDN)는 파워-다운 트랜지스터(100)의 제어 터미널로 전달된다. 유도된 파워-다운 신호(PDB)가 논리 값 1을 가지는 경우, 제 1 트랜지스터(102)는 차단되어 어떠한 전류도 제 1 및 제 2 전류 거울 트랜지스터(99, 101)를 통해 흐르지 않는다. 반전된 파워-다운 신호(PDN)는 논리 값 0을 가져, 파워-다운 트랜지스터(100)는 전기전도성을 가지게 된다. 따라서, 대략적으로 입력 전압(VDD)의 값은 제 2 전류 거울 트랜지스터(101)의 제어 터미널에 제공된다. 지연된 파워-다운 신호(PDB)에 대해 논리 값 1을 가지는 경우, 제 6 트랜지스터(109)도 턴오프되어, 논리 값 0이 지연 회로(93)의 제 2 입력부(110)에 제공된다. 반전된 파워-다운 신호(PDN)가 논리 값 1을 가지는 경우, 파워-다운 트랜지스터(100)는 비전기전도성을 가지게 된다. 유도된 파워-다운 신호(PDB)는 논리 값 0을 가져, 제 1 트랜지스터(102)는 전기전도성을 가지게 된다. 결과적으로, 제 2 전류 거울 트랜지스터(101)는, 제 1 부분이 직렬연결된 제 2 및 제 3 트랜지스터(103, 104)를 통해 흐르고 제 2 부분이 제 4 트랜지스터(105)를 통해 흐르는 전류를 출력한다. 지연된 파워-다운 신호(PDB)가 논리 값 0을 가지는 경우, 전류는 제 6 트랜지스터(109)를 통해 흐르고 그 결과 제 5 트랜지스터(108)를 통해 흐른다. 제 3 및 제 4 트랜지스터(104, 105)와 함께 제 5 트랜지스터(108)가 제 2 전류 거울(107)을 형성하므로, 이 경우 전류는 제 3 및 제 4 트랜지스터(104, 105)를 통해 흐른다. 제 1 및 제 2 전류 거울(98, 107)을 통하여 흐르는 전류에 대응하여, 제 7 및 제 8 트랜지스터(111, 112)로 전달되는 전압(VAR)은 지연 회로(93)의 제 1 입력부(106)에 나타난다. 제 6 및 제 5 트랜지스터(109, 108)를 통하여 흐르는 전류가 있는 경우, 지연 회로(93)의 제 2 입력부(110)에서의 전압(VDI)는 제 9 트랜지스터(113)가 온으로 스위칭되기에 충분히 높다. 전압(VAR)이 낮은 경우, 제 7 트랜지스터(111)는 턴 온되고 커패시터(65)에 나타나고 그 결과 출력 드라이버(67)의 입력부(115)에 나타나는 전압(VCAP)은 대략적으로 입력 전압(VDD)의 값을 가진다.

전압(VCAP)은 제 3 인버터(116)로 전달되어, 낮은 전압 값을 가져 그 결과 논리 값 0을 가지는 반전된 리셋 신호(POR_N)는 리셋 회로(111)의 추가적인 출력부(118)에서 출력된다.

입력 전압(VDD)의 값을 가져 그 결과 논리 값 1을 가지는 리셋 신호(POR)는 제 4 인버터(117)에 의해 제공된다. 제 2 트랜지스터(103)는 평가 회로(92)의 이력 현상을 조절하기 위해 전압(VCAP)에 의해 구동된다. 제 7 트랜지스터(111)가 턴 오프되고 제 8 트랜지스터(112)가 턴 온되도록 전압(VAR)이 충분히 높은 값을 가지는 경우, 전하는 커패시터(65)로부터 제 8 및 제 9 트랜지스터(112, 113)를 통해 흐른다. 따라서, 전압(VCAP)이 감소하여, 반전된 리셋 신호(POR_N)는 높은 전압 레벨을 가지고 그 결과 논리 값 1을 가지며, 리셋 신호(POR)는 낮은 전압 레벨을 가지고 그 결과 논리 값 0을 가진다. 따라서, 리셋 신호(POR)는 평가 회로(92)에 의해 설정된 임계값(VPH)의 함수에 따라 논리 값 1에서 논리 값 0으로 전환된다. 입력 전압(VDD)가 약간 감소하는 경우에도 리셋 신호(POR) 및 반전된 리셋 신호(POR_N)가 일정하게 유지되도록 하기 위해 전압(VCAP)은 제 2 트랜지스터(103)의 제어 터미널로 전달된다. 리셋 신호(POR)가 논리 값 1을 가지고 전압(VCAP)가 하이 레벨인 경우, 제 2 트랜지스터(103)는 턴온되어 전압(VAR)은 낮은 값의 전압(VCAP) 및 논리 값 0의 리셋 전압(POR)의 경우보다 더 낮은 값을 가진다.

유리하게, 리셋 회로(11)는 리셋 신호(POR)를 자동으로 그리고 리셋 회로에 포함되지 않은 전원에 의해 제공되어야 할 기준 전류 또는 기준 전압을 공급받지 않으면서 생성한다. 논리 값이 1인 파워-다운 신호(PD)에 의해, 리셋 신호(POR)는 유리하게 입력 전압(VDD)의 레벨에 독립적으로 논리 값 1을 가질 수 있다.

도시되지는 않았지만, 대안적인 실시예에서, 커패시터(65)는 스위치(66)를 통해 전압 입력부(12)에 연결된다. 스위치(66)는 트랜지스터로 구현된다.

도시되지는 않았지만, 대안적인 실시예에서, 커패시터(65)는 집적 커패시터로 구현된다. 커패시터는 두 개의 전극들 및 그 사이의 유전체를 포함한다. 커패시터는 반도체 몸체(130)의 단결정 기판 물질에 자유로울 수 있다.

도 3a 내지 도 3g는 제안된 이론에 따라 시간 t의 함수로서 리셋 회로를 구비한 회로 장치의 예시적인 신호 곡선을 도시한다. 구체적으로, 도 3a는 유도된 리셋 신호(POR1)를, 도 3b는 테스트 조정 신호(TM)를, 도 3c는 리셋 신호(POR)를 도시한다. 입력 전압(VDD), 공급 전압(VBAT) 및 테스트 전압(VTM)은 도 3d 및 도 3g에 도시된다. 도 3e는 시스템 리셋 신호(SPOR)를, 도 3f는 결과 신호(TPOR)를 도시한다. 시간이 0인 지점과 시간이 t1인 제 1 지점 사이의 제 1 위상 A에서, 공급 전압(VBAT)는 0 V에서 약 2.5 V로 상승한다. 리셋 신호(POR) 및 유도된 리셋 신호(POR1)은 제 1 위상 A에서 0 V에서 약 2.2 V로 상승한다. 테스트 조정 신호(TM)이 논리 값 0을 가지므로, 회로 장치(10)는 테스트 동작 상태가 아니며 테스트가 없는 동작 상태이다. 따라서, 이와 같이 시스템 리셋 신호(SPOR)는 제 1 위상 A에서 0 V로부터 약 2.2 V로 상승하는 동시에, 결과 신호(TPOR)는 0의 값을 가진다. 시간이 t1인 제 1 지점과 시간이 t2인 제 2 지점 사이의 제 2 위상 B에서, 공급 전압(VBAT)은 4 V의 값까지 더 상승한 후 일정하게 유지된다. 따라서, 리셋 회로(11)의 제 1 임계값(VPH)이 초과되므로, 리셋 신호(POR) 및 유도된 리셋 신호(POR1)은 0 V를 가진다. 시스템 리셋 신호(SPOR)는 0 V에 도달하는 동시에, 결과 신호(TPOR)는 0 V를 지속적으로 가리킨다. 공급 전압(VBAT)은 이후 위상에서 일정하고 4 V로 유지된다. 시간이 0인 지점과 시간이 t2인 제 2 지점 사이의 제 1 및 제 2 위상 A, B에서, 테스트 전압(VTM)은 0 V를 가진다. 제 2 위상 B의 종료 시, 테스트 전압(VTM)은 온으로 스위칭되고 3 V에서 시작하여 시간 t2의 제 2 지점과 시간 t3의 제 3 지점 사이의 제 3 위상 C에서 4 V에 도달할 때까지 상승한다. 제 3 위상 C의 시작 시, 테스트 조정 신호(TM)은 논리 값 1로 설정된다.

시간이 t3인 제 3 지점과 시간이 t4인 제 4 지점 사이의 제 4 위상 D에서, 테스트 전압(VTM)은 선형적으로 감소하여, 리셋 회로(11)의 제 2 임계값(VPL)은 시간이 tu인 지점에 도달한다. 시간이 tu인 지점에서, 리셋 전압(POR)은 0 V에서 약 2 V로 점프하며, 이는 시간 tu에서의 테스트 전압(VTM)의 값에 대응하고, 따라서 입력 전압(VDD)의 값에 대응한다. 유도된 리셋 전압(POR1)은 약 4 V의 값을 가지고 결과 신호(TPOR)은 또한 4 V의 값을 가진다. 시간이 t4인 지점과 시간이 t5인 지점 사이의 제 5 위상 E에서, 테스트 전압(VTM) 및 그에 따른 입력 전압(VDD)는 약 1.6 V에서 3 V로 선형적으로 상승한다.

시간이 to인 지점에서, 입력 전압(VDD)은 제 1 임계값(VPH)을 초과하여 리셋 전압(POR), 유도된 리셋 전압(POR1) 및 결과 신호(TPOR)는 다시 0 V로 낮아진다. 시간이 tu인 지점과 시간이 to인 지점 사이에서, 리셋 전압(POR)은 입력 전압(VDD)의 곡선을 따른다. 반면, 유도된 리셋 전압(POR1) 및 결과 신호(TPOR)는 시간 tu 및 시간 to 사이의 시간 주기에서 약 4 V의 값을 가진다. 시간이 t5인 제 5 지점과 시간이 t6인 제 6 지점 사이의 제 6 위상 F의 시작 시로부터, 테스트 조정 신호(TM)는 논리 값 1 대신 논리 값 0을 가진다. 제 6 시간 주기 F에서, 공급 전압(VBAT)은 4 V의 값을 지속한다. 따라서, 리셋 신호(POR), 유도된 리셋 신호(POR1), 시스템 리셋 신호(SPOR) 및 결과 신호(TPOR)은 0 V의 값을 가지고 논리 값 0을 가진다. 시간 tu지점과 시간 to 지점은 도 3e 내지 도 3g에서 보다 자세하게 도시된다. 도 3g는 제 2 임계값(VPL)과 제 1 임계값(VPH) 사이에 위치하는 이력 현상 H를 도시한다. 이력 현상 H의 값은 약 0.2 V이다. 입력 전압(VDD)의 감소에 효과적인 제 2 임계값(VPL)은 이력 현상 H에 의해, 입력 전압(VDD)의 증가에 효과적인 제 1 임계값(VOPRH)보다 더 낮은 값을 가진다.

따라서, 리셋 회로(11)의 두 임계값(VPH, VPL)은 유리하게 테스트될 수 있다. 리셋 회로(11) 내 커패시터(65)의 영향이 테스트 조정 신호(TM)에 의해 상쇄되므로, 커패시터(65)의 충전에 대한 시상수가 테스트 전압(VTM)의 변화 시 고려될 필요가 없어 두 임계값(VPH, VPL)의 결정은 매우 신속해질 수 있다.

도 4는 제안된 원리에 따른 회로 장치를 구비한 반도체 몸체의 예시적인 실시예를 도시한다. 반도체 몸체(130)는 회로 장치(10'')를 포함한다. 회로 장치(10'')는 예를 들어, 도 1a 또는 도 1b에 도시된 실시예에 따라 구현된다. 도 4에서, 도 1a에 도시된 실시예의 개선안이 예를 위해 도시된다. 회로 장치(10'')는 반도체 몸체(130)의 주 표면(134)에 배열된다. 회로 장치(10'')는 추가적으로 제어 접촉 영역(131)을 포함한다. 제어 접촉 영역(131)은 입력 논리 회로(28)의 제 2 입력부(32)에 연결된다. 회로 장치(10'')는 추가적으로 클럭 접촉 영역(132)을 포함한다. 클럭 접촉 영역(132)은 입력 논리 회로(28)의 제 3 입력부(31)에 연결된다. 회로 장치(10'')는 추가적인 접촉 영역(133)을 더 포함한다. 추가적인 접촉 영역(133)은 회로 블록(26)에 연결된다.

데이터 신호(SDAT)는 제어 접촉 영역(131)에서 태핑될 수 있다. 클럭 신호(CLK)는 클럭 접촉 영역(132)에서 태핑될 수 있다. 회로 블록(26)에서 생성되는 신호는 추가적인 접촉 영역(133)을 통해 출력될 수 있거나 또는 신호는 회로 블록(26)으로 전달될 수 있다. 제 1 및 제 2 접촉 영역(19, 20), 제어 접촉 영역(131), 클럭 접촉 영역(132), 출력 접촉 영역(27) 및 추가적인 접촉 영역(133)은 반도체 몸체(130)의 외부로부터 접촉될 수 있다. 전술한 접촉 영역(19, 20, 27, 131, 132, 133)은 테스트 도중 테스트 지속기간 동안 테스트 핀에 의해 접촉될 수 있다. 테스트 핀을 포함하는 테스트 카드를 구비한 웨이퍼 프로브, 및 신호와 전압을 출력하고 신호와 전압을 수신하는 전기적 측정 장치가 이 경우 사용될 수 있다.

전술한 접촉 영역은, 예를 들어 본드 와이어 또는 솔더 범프에 의해 패키징 프로세스에서 접촉될 수 있다. 패키징 프로세스에서, 전술한 접촉 영역은 예를 들어, 패키지 또는 회로판에 연결될 수 있다.

도시되지는 않았지만, 일 실시예에서, 제 1 회로는 제어 접촉 영역(131)과 입력 논리 회로(28)의 제 2 입력부(32) 사이에 삽입된다.

도시되지는 않았지만, 다른 실시예에서, 제 2 회로는 클럭 접촉 영역(132)과 입력 논리 회로(28)의 제 3 입력부(31) 사이에 삽입될 수 있다.

회로 장치(10'')는 CMOS(Complementary Metal Oxide Semiconductor) 집적 기술에 의해 반도체 몸체(130) 상에 생성된다. 대안적으로, 회로 장치(10'')는 바이폴라 집적 기술에 의해 생성될 수 있다. 대안적으로, 회로 장치(10'')는 Bi-CMOS(bipolar-CMOS) 집적 기술에 의해 생성될 수 있다. 반도체 몸체(130)는 기판 물질로 실리콘 또는 실리콘-게르마늄을 구비할 수 있다.

10, 10', 10'': 회로 장치 11: 리셋 회로
12: 전압 입력부 13: 출력부
14: 전환 스위치 15: 제 1 입력부
16: 제 2 입력부 17: 제어 입력부
18: 출력부 19: 제 1 접촉 영역
20: 제 2 접촉 영역 21: 출력 논리 회로
22: 제 1 입력부 23: 제 2 입력부
24: 제 1 출력부 25: 제 2 출력부
26: 회로 블록 27: 출력 접촉 영역
28: 입력 논리 회로 29: 출력부
30: 제 1 입력부 31: 제 3 입력부
32: 제 2 입력부 33: 메모리 회로
34: 데이터 출력부 35: 리셋 입력부
36: 클럭 입력부 37: 데이터 입력부
38: 버퍼 39: 제 1 스위치
40: 제 2 스위치 41: 제 3 입력부
42: 제 4 입력부 50: 제 1 스위칭 트랜지스터
51: 제 1 출력부 52: 제 2 스위칭 트랜지스터
53: 노드 54: 제 1 저항
55: 제 3 스위칭 트랜지스터 56: 제 2 출력부
57: 제 1 인버터 58: 제 2 인버터
59: 제 4 스위칭 트랜지스터 60: 기준 전위 터미널
61: 제 5 스위칭 트랜지스터 62: 제 2 저항
64: 버퍼 커패시터 65: 커패시터
66: 스위치 67: 출력 드라이버
68: 제 1 터미널 69: 제 2 터미널
70: 제 3 터미널 71: 기판 전압 터미널
72: 제 1 논리 게이트 73: 제 1 인버터
74: 제 2 논리 게이트 75: 제 1 레벨 쉬프터
76: 제 2 인버터 77: 제 3 논리 게이트
78: 제 2 레벨 쉬프터 91: 비활성화 회로
92: 평가 회로 93: 지연 회로
95: 제 1 인버터 96: 제 2 인버터
97: 입력부 98: 제 1 전류 거울
99: 제 1 전류 거울 트랜지스터 100: 파워-다운 트랜지스터
101: 제 2 전류 거울 트랜지스터 102: 제 1 트랜지스터
103: 제 2 트랜지스터 104: 제 3 트랜지스터
105: 제 4 트랜지스터 106: 제 1 입력부
107: 제 2 전류 거울 108: 제 5 트랜지스터
109: 제 6 트랜지스터 110: 제 2 입력부
111: 제 7 트랜지스터 112: 제 8 트랜지스터
113: 제 9 트랜지스터 114: 추가적인 입력부
115: 입력부 116: 제 3 인버터
117: 제 4 인버터 118: 추가적인 출력부
119: 노드 120: 추가적인 입력부
130: 반도체 몸체 131: 제어 접촉 영역
132: 클럭 접촉 영역 133: 추가적인 접촉 영역
134: 제 1 주 표면 CLK: 클럭 신호
PD: 파워-다운 신호 PDB: 유도된 파워-다운 신호
PDN: 반전된 파워-다운 신호 POR: 리셋 신호
POR1: 유도된 리셋 신호 POR_N: 반전된 리셋 신호
SDAT: 데이터 신호 SPOR: 시스템 리셋 신호
TM: 테스트 조정 신호 TPOR: 결과 신호
VAR: 신호 VBAT: 공급 전압
VCAP: 신호 VDD: 입력 전압
VDI: 신호 VPH: 제 1 임계값
VPL: 제 2 임계값 VSS: 기준 전위
VSUB: 기판 전압 VTM: 테스트 전압

Claims

리셋 회로를 테스트하는 회로 장치에 있어서,
입력 전압(VDD)을 공급하는 전압 입력부(12) 및 상기 입력 전압(VDD)의 함수에 따라 리셋 신호(POR)를 제공하는 출력부(13)를 포함하는 리셋 회로(11); 및
테스트 전압(VTM)을 공급하는 제 1 입력부(15), 공급 전압(VBAT)을 공급하는 제 2 입력부(16), 상기 테스트 신호(TM)의 함수에 따라 상기 제 1 및 제 2 입력부(15, 16) 사이를 전환하는 제어 입력부(17) 및 상기 리셋 회로(11)의 상기 전압 입력부(12)에 결합되는 출력부(18)를 포함하는 전환 스위치(14);
를 포함하는 회로 장치.
제 1항에 있어서,
상기 리셋 회로(11)의 상기 출력부(13)에 결합되는 제 1 입력부(22), 상기 테스트 조정 신호(TM)를 공급하는 제 2 입력부(23), 상기 리셋 신호(POR) 및 상기 테스트 조정 신호(TM)의 함수에 따라 시스템 리셋 신호(SPOR)를 제공하는 제 1 출력부(24) 및 상기 리셋 신호(POR) 및 상기 테스트 조정 신호(TM)의 함수에 따라 결과 신호(TPOR)를 제공하는 제 2 출력부(25)를 구비하는 출력 논리 회로(21)를 포함하는 회로 장치.
제 2항에 있어서,
상기 출력 논리 회로(21)는:
상기 전환 스위치(14)의 상기 출력부(18)에 연결되는 제 3 입력부(41) 및 상기 전환 스위치(14)의 상기 제 2 입력부(16)에 결합되는 제 4 입력부(42)를 포함하는 회로 장치.
제 2항 또는 제 3항에 있어서,
상기 출력 논리 회로(21)의 상기 제 1 출력부(24)에 결합되는 제 1 입력부(30), 데이터 신호(SDAT)를 공급하는 제 2 입력부(32) 및 상기 테스트 조정 신호(TM)를 제공하고 상기 전환 스위치(14)의 상기 제어 입력부(17) 및 상기 출력 논리 회로(21)의 상기 제 2 입력부(23)에 결합되는 출력부(29)를 구비하는 출력 논리 회로(28)를 포함하는 회로 장치.
제 4항에 있어서,
상기 입력 논리 회로(28)는:
상기 입력 논리 회로(28)의 상기 제 1 입력(30)에 연결되는 리셋 입력부(35), 상기 입력 논리 회로(28)의 상기 제 2 입력부(32)에 연결되는 데이터 입력부(37) 및 상기 입력 논리 회로(28)의 상기 출력부(29)에 연결되는 데이터 출력부(34)를 구비하는 메모리 회로(33)를 포함하는 회로 장치.
제 1항에 있어서,
상기 리셋 회로(11)는:
출력 측에서 상기 리셋 회로(11)의 상기 출력부(13)에 연결되는 출력 드라이버(67); 및
상기 리셋 신호(POR)의 시상수를 조절하는 커패시터(65) 및 상기 테스트 조정 신호(TM)가 제어 입력부로 전달될 수 있도록 하는 스위치(66)를 구비하고, 상기 출력 드라이버(67)의 입력부(115)와 상기 전압 입력부(12) 사이에 연결되는 직렬 회로를 포함하는 회로 장치.
제 1항에 있어서,
상기 전환 스위치(14)의 상기 출력부(18)를 기준 전위 터미널(60)에 결합시키는 버퍼 커패시터(64)를 포함하는 회로 장치.
제 1항에 있어서,
반도체 몸체(130)는 상기 회로 장치(10)를 포함하는 회로 장치.
리셋 회로를 테스트하는 방법에 있어서,
정상 동작 시 입력 전압(VDD)으로 공급 전압(VBAT)을 상기 리셋 회로(11)로 공급하는 단계;
상기 테스트 조정 신호(TM)의 함수에 따라 상기 정상 동작에서 테스트 동작으로 전환하는 단계;
상기 테스트 동작 시 상기 입력 전압(VDD)으로 테스트 전압(VTM)을 상기 리셋 회로(11)로 공급하는 단계; 및
상기 입력 전압(VDD)의 함수에 따라 상기 리셋 회로(11)에 의해 리셋 신호(POR)를 생성하는 단계를 포함하는 리셋 회로 테스트 방법.
제 9항에 있어서,
상기 테스트 동작 시에는 상기 리셋 신호(POR)의 논리 값에 대응하고 상기 정상 동작 시에는 일정한 논리 값에 대응하는 논리 값을 가지는 결과 신호(TPOR)를 출력하는 단계를 포함하는 리셋 회로 테스트 방법.
제 9항 또는 제 10항에 있어서,
정상 동작 시에는 상기 리셋 신호(POR)의 논리 값에 대응하고 테스트 모드에서는 회로 블록(26)을 비활성화시키는 값에 대응하는 논리 값을 가지는 시스템 리셋 신호(SPOR)를 출력하는 단계를 포함하는 리셋 회로 테스트 방법.
제 11항에 있어서,
데이터 신호(SDAT) 및 상기 시스템 리셋 신호(SPOR)의 함수에 따라 상기 테스트 조정 신호(TM)를 제공하는 단계를 포함하는 리셋 회로 테스트 방법.
제 9항에 있어서,
상기 테스트 전압(VTM)을 전환 스위치(14)의 제 1 입력부(15)로 제공하는 단계;
상기 공급 전압(VBAT)을 상기 전환 스위치(14)의 제 2 입력부(16)로 제공하는 단계;
상기 테스트 입력 신호(TM)를 상기 전환 스위치(14)의 제어 입력부(17)로 전달하는 단계; 및
상기 테스트 조정 신호(TM)의 함수에 따라 상기 전환 스위치(14)의 출력부(17)를 상기 전환 스위치(14)의 상기 제 1 및 제 2 입력부(15, 16) 사이에서 전환하는 단계를 포함하는 리셋 회로 테스트 방법.
제 13항에 있어서,
반도체 몸체(130)는 상기 리셋 회로(11) 및 상기 전환 스위치(14)를 포함하는 회로 장치(10)를 포함하는 리셋 회로 테스트 방법.