KR100301368B1 - 파워온리셋회로 - Google Patents

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Abstract

여기에 개시된 파워 온 리셋 회로는 기준 전압을 발생하는 기준 전압 발생 회로, 외부로부터 인가되는 전원 전압의 레벨을 검출하여 검출 신호를 발생하는 전원 전압 검출 회로, 상기 검출 신호와 기준 전압의 레벨을 비교하여 리셋신호를 발생하기 위한 리셋 회로를 포함한다.

Description

파워 온 리셋 회로
본 발명은 일반적인 파워 온 리셋 회로(power on reset circuit)에 관한 것으로서, 더 구체적으로는 파워 업 초기에 로우 활성화 상태에서 정해진 전압레벨을 초과할 때까지 리셋 신호를 유지하는 회로와, 정해진 전압레벨을 초과한 후 자동으로 턴오프되는 회로를 포함하는 보다 개선된 파워 온 리셋 회로에 관한 것이다.
플립플롭(flip flop), 래치(latch), 카운터(counter), 그리고 메모리 상태 레지스터(memory state resister)등을 포함하는 집적 디지탈 회로들(digital integrated circuit)은 두 개 또는 그 이상의 안정된 상태를 갖는 출력들을 구비한다. 이들은 정상적인 경우 전원이 처음 인가될 때 초기화되는 것이 바람직하다. 잘 알려진 바와 같이 일반적으로 초기화 과정은 파워 인가되는 잠시 동안의 리셋 신호에 의해 이루어져 집적 디지탈 회로의 구성들의 출력들을 초기화시킨다. 그러므로 본래 초기화는 집적 디지탈 회로의 구성인 다양한 논리 요소들의 동작 상태를 보장하며, 또한 간단한 테스트 과정을 실행 할 수 있다. 일반적으로 리셋 신호는 다양한 구성 요소들의 초기화가 요구되는 짧은 시간 안에 초기화시키고, 일정한 파워 소모(power consumption)를 유지하기 위하여 리셋 신호의 보존 후에 턴 오프 되는 파워 온 리셋 회로를 구비하는 것이 바람직하다. 또 면적을 줄이기 위해 논리 및 메모리 회로들을 갖는 집적 회로 칩과 동일한 모놀리딕 반도체 집적 회로 칩의 한 부분으로 파워 온 리셋 회로를 포함해야 한다.
제1도는 파워 온 리셋 회로를 포함하는 모놀리딕 반도체 집적 회로칩의 구성을 보여주는 블록도이다.
파워 온 리셋 회로는 제 1 출력 단자 12를 통해 리셋 신호 VCCOK를 제공하며, 이는 라인 14를 거쳐 상태 레지스터(state register)(SR1, SR2,‥‥, SRn)를 포함하는 논리 및 메모리 회로들에 연결된다. 논리 및 메모리 회로 소자는 동일한 모놀리딕 반도체 집적 회로칩의 한 부분으로 형성된다. 리셋 신호 VCCOK는 논리 신호이며, 상기 신호가 논리 0일 때 상태 레지스터들의 입력(SR1, SR2,‥‥, SRn)을 초기화시키며, 상기 신호 VCCOK가 논리 1일 때, 상태 레지스터들을 비활성화(inactive)시키거나 턴 오프(turn off)시킨다. 각 상태 레지스터의 실제 출력들(Q1∼Qn)은 라인들 51a∼51n 을 통해 노어 게이트(NR1)의 입력단과 연결된다. 상기 논리 게이트(NR1)의 출력은 라인 52를 통해 인버터 게이트(I1)에 연결되고, 그것의 출력은 파워 온 리셋 회로의 제 1 입력단인 20에 연결되는 상태 모니터 신호 SMON을 라인 18을 통해 공급한다. 파워 온 리셋 회로는 제 2 출력단인 22로 논리 컨트롤 신호 VON을 공급하며 상기 논리 컨트롤 신호(VON)는 라인 23을 통해 기준 전압 발생 회로의 입력단 24으로 공급된다. 기준 전압 발생 회로(30)는 동일한 모놀리딕 반도체 집적 회로 칩 내에 형성된다. 기준 전압 발생 회로(30)는 제 1 출력단 26으로 안정된 기준 전압을 출력하고, 이는 라인 33을 통해 파워 온 리셋 회로의 제 2 입력단인 34로 전달된다. 또한 기준 전압 발생 회로(30)는 제 2 출력단자 26으로 스타트 업 신호(start up signal) VCCDC를 공급하며, 이는 라인 27을 통해 파워 온 리셋 회로의 제 3 입력단 28으로 전달된다.
상기 파워 온 리셋 회로는, 모니터 신호, 스타트 업 신호(VCCDC) 및 기준전압(VREF)에 응답해서, 전원 전압이 소정의 레벨을 초과할 때까지 파워 업 되는 동안에 리셋 신호를 발생하여 로우상태를 유지한다. 더 구체적으로, 상기 파워 온 리셋 회로는 상태 레지스터들(SR1, SR2,‥‥, SRn)의 출력들 중 하나만이라도 하이 상태, 즉 리셋 되지 않은 상태에 있으면 파워 업 동안에 활성화 된다. 이와는 달리, 상태 레지스터들(SR1, SR2,‥‥, SRn)의 출력들이 리셋 상태에 있게 되면, 즉 모든 출력이 로우 상태에 있게 되면, 상기파워 온 리셋 회로는 로직 컨트롤 신호(VON)가 로우 상태에 있기 때문에 결코 활성화 되지 않는다. 상기 레지스터들(SR1, SR2,‥‥, SRn)가 리셋되지 않은 상태로 파워 업 되는 경우에는, 전원 전압(VCC)이 소정의 레벨에 이를 때 까지 리셋 신호(VCCOK)가 지속적으로 상태 레지스터들(SR1, SR2,‥‥, SRn)의 리셋 입력들로 인가됨으로써, 상기 로직 및/또는 메모리 회로의 올바른 동작을 보장한다. 그 후, 파워 온 리셋 회로는 모니터 신호에 응답해서 셧 오프(shut off) 되어 파워 소모를 그대로 유지한다.
그러나, 상기 파워 온 리셋 회로(10)는, 상술한 바와 같이 개의 상태 레지스터들이 모두 리셋 되어야만 지정된 전원 전압 레벨 초과시 파워 온 리셋 회로를 턴오프 시킬 수 있으므로, 상태 레지스터의 개수가 증가하면 할수록 이들의 출력들은 조합하기 위한 논리 게이트들이 필요하게된다. 그러므로 칩면적의 증가를 초래할 뿐만 아니라 많은 논리 게이트들을 구현해야 하는 문제점이 발생하게 된다. 상태 레지스터의 개수가 증가하는 경우에, 로직 회로 구성상의 제약(예컨데, 팬-인(fan-in) 등)으로 인하여, 로직 게이트들의 수를 증가시키는데 한계가 있다. 따라서, 상기와 같은 파워 온 리셋 회로는 고밀도 집적회로에는 부적합하다.
따라서, 본 발명의 목적은 회로 구성을 보다 간단히 구현할 수 있는 파워 온 리셋 회로를 제공하기 위함이다.
제1도는 종래 기술에 따른 파워 온 리셋 회로를 포함하는 모놀리딕 반도체 집적 회로의 블록도.
제2도는 본 발명의 실시예에 따른 파워 온 리셋 회로의 구성을 보여주는 회로도.
* 도면의 주요부분에 대한 부호의 설명
100 : 리셋 신호 발생기 102 : 차동 증폭기
104 : 클램프 회로 130 : 기준 전압 발생기
150 : 전원 전압 검출기 160 : 리셋 회로
170 : 지연회로
[구성]
상술한 바와 같은 목적을 달성하기 위한 일 특징에 의하면, 파워 온 리셋 회로는 전원 전압을 받아들이기 위한 전원 단자와; 상기 전원 단자로부터 전원 전압을 인가받고, 상기 리셋 신호에 응답하여 기준 전압을 발생하기 위한 기준 전압 발생 수단과; 상기 전원 단자로부터 전원 전압을 인가받고, 리셋 신호에 응답하여 전원 전압의 레벨을 검출하기 위한 전원 전압 검출 수단과; 상기 리셋 신호에 응답하여 상기 검출 신호와 기준 전압의 레벨을 비교하여 리셋 신호를 발생하기 위한 리셋 수단과; 상기 리셋 신호를 지연시켜 상기 기준 전압 발생 수단, 전원 전압 검출 수단, 리셋 수단을 제어하기 위한 지연 수단을 포함한다.
바람직한 실시예에 있어서, 상기 리셋 수단은 상기 전원 노드에 연결되어 제 1 입력단으로 상기 스타트 업 신호를 인가받고, 제 2 입력단으로 상기 기준 전압을 인가받아 상기 리셋 신호를 발생하는 미분 비교기를 포함하고; 상기 모니터 신호와 상기 리셋 신호에 응답하여 하이 상태 초기에 로직 컨트롤 신호를 발생하기위한 컨트롤 로직 수단과; 상기 제 1 미분 비교기의 제 1 입력단에 연결되어 상기 스타트 업 신호를 발생하기 위한 전압 분배 수단과: 상기 모니터 신호가 하이 상태로 요구되는 미분 비교기의 출력은 로우 상태에 도달하고, 상기 스타트업 신호는 기준 전압을 초과하며, 상기 리셋 신호에 응답하여 알려진 상태로 출력을 셋팅하고, 상기 모니터 신호를 발생하기 위한 로직 수단을 포함한다.
바람직한 실시예에 있어서, 상기 로우 상태의 지연 리셋 신호에 응답하여 기준 전압을 발생하기 위한 기준 전압 발생 수단을 포함한다.
바람직한 실시예에 있어서, 상기 지연 리셋 신호가 하이 상태일 때, 상기 전원 전압 검출 수단과 기준 전압 발생 수단을 자동으로 비활성화시킨다.
바람직한 실시예에 있어서, 상기 기준 전압 발생 수단은 전원 전압이 인가되는 제 1 단자와; 접지 전압이 인가되는 제 2 단자와; 기준 전압이 출력되는 제 3단자와; 제 1 전압이 전달되는 제 1 노드와; 제 2 전압이 인가되는 제 2 노드와; 제 3 노드와; 상기 제 1 단자와 제 3 단자 사이에 직렬로 접속되는 제 1 저항 및 제 2 저항과; 상기 제 3 단자와 제 2 노드사이에 접속되고, 상기 제 1 노드의 전압 레벨에 따라 상기 기준 전압의 레벨을 제어하는 제 1 전압 레벨 제어 수단; 제 1 노드와 제 3 노드 사이에 접속되고, 상기 제 2 노드의 전압레벨에 따라 상기 제 1 노드의 전압레벨을 제어하는 제 2 전압 레벨 제어 수단을 포함한다.
바람직한 실시예에 있어서, 상기 제 1 전압 레벨 제어 수단은 상기 제 1 노드에 접속되는 게이트와, 제 2 노드와 제 2 단자에 각각 대응되는 드레인과 소오스를 갖는 NMOS 트랜지스터를 포함한다.
바람직한 실시예에 있어서, 상기 제 2 전압 레벨 제어 수단은 상기 제 2 노드에 접속되는 게이트와, 제 1 노드와 제 3 노드에 각각 접속되는 드레인과 소오스를 갖는 NMOS 트랜지스터를 포함한다.
바람직한 실시예에 있어서, 상기 기준 전압 검출 수단은 전원 전압이 인가되는 제 1 단자와; 접지 전압이 인가되는 제 2 단자와; 상기 검출 신호가 출력되는 제 4 노드와; 제 1 단자로부터 직렬로 접속되는 제 3 및 제 4 저항과; 상기 지연 리셋 신호가 인가되는 게이트와 사기 제 4 저항의 타단에 접속되는 드레인과 상기 제 2 단자에 접속되는 소오스를 갖는 NMOS 트랜지스터를 포함한다.
바람직한 실시예에 있어서, 상기 지연 수단은 직렬로 접속되는 인버터들과; 일단이 상기 인버터들의 입력단과 출력단 사이에 접속되고 타단이 접지된 커패시터를 포함한다.
바람직한 실시예에 있어서, 상기 리셋 수단은 미분 비교기의 제 1 입력단의 전압레벨이 제 2 입력단의 전압레벨보다 낮은 파워 업 초기에 로우 상태의 리셋 신호를 발생하여 상기 기준 전압 발생 수단 및 전원 전압 검출 수단을 활성화 시키고, 상기 미분 비교기의 제 1 입력단의 전압레벨이 제 2 입력단의 전압레벨보다 높은 파워업 초과시에 하이 상태의 리셋 신호를 발생하여 상기 기준 전압 발생 수단 및 전원 전압 검출 수단을 리셋 시킨다.
바람직한 실시예에 있어서, 전원 전압 검출 수단은 미리 결정된 전원전압의 레벨을 넘을 경우, 상기 기준 전압보다 높은 전압레벨을 갖는 검출 신호를 출력한다.
[실시예]
이하 본 발명의 바람직한 실시예 따른 참조도면 제2도에 의거하여 설명하면 다음과 같다.
제2도는 본 발명의 실시예에 따른 파워 온 리셋 회로의 구성을 보여주는 회로도이다.
제2도를 참조하면, 파워 온 리셋 회로는 크게 리셋 회로(160)와 지연 회로(170)로 구성된다. 리셋 회로(160)는 제 1 전원 전압(VCC)이 소정의 레벨(약 2.26V)에 이를 때까지 제 1의 상태(로직 로우(low) 또는 0 상태)의 리셋 신호(VCCOK)를 발생한다. 그리고, 지연회로(170)는 리셋 신호(VCCOK)의 지연 신호와 반전 신호(VON)를 발생하며, 수십 마이크로초(㎲ ; microseconds)에서 수 밀리초(㎳ : miliseconds)의 범위에 이르는 지연 시간을 제공한다. 여기서, 상기 리셋 회로(160)는 지연 회로(170)의 출력 신호(VON)에 응답해서 비활성화 되어 리셋 신호(VCCOK)가 제 2 로직 상태(로직 하이(high) 또는 1 상태)로 유지된다.
상기 리셋 회로(160)는, 1.2 V의 기준 전압(VREF)를 발생하는 기준전압 발생기(130), 제 1 전원 전압(VCC)에 비례하는 스타트 업 전압(VCCDC)를 발생하는 전원 전압 검출기(150), 그리고 기준 전압(VREF)과 스타트 업 전압(VCCDC)에 응답해서 리셋 신호(VCCOK)를 발생하는 리셋 신호 발생기(100)로 구성된다.
구체적으로, 기준 전압 발생기(130)는 3개의 랜지스터(NM4, NM5, NM6)와 제 1 내지 제 3 저항(R1, R2, R3)을 포함한다. 기준 전압 발생기(130)에 포함된 트랜지스터 각각은 제어 전극(게이트 전극)과 한 쌍의 피제어 전극들(소오스/드레인 전극)을 갖는다. 그리고, 제 1 및 제 2 저항(R1, R2), NM6 트랜지스터의 드레인과 소오스 전극, 제 3 저항(R3), 그리고 NM4 트랜지스터의 드레인과 소오스 전극은 제 1 전원 전압(VCC)와 제 2 전원 전압인 접지 전압(VSS) 사이에 직렬로 연결된다. 이로써, 제 1 저항(R1) 및 제 2 저항(R2) 사이에 제 1 노드(N1)가, 제 2 저항(R2)과 NM4 트랜지스터 사이에 기준 전압 출력 노드(N5)가 NM4 트랜지스터와 제 3 저항(R3) 사이에 제 2 노드(N2)가, 그리고 제 3 저항(R3)과 NM6 트랜지스터 사이에 제 3 노드(N3)가 정의된다. 특히 NM4 및 NM5 트랜지스터의 게이트 전극은 제 1 노드(N1) 및 제 2 노드(N2)에 각각 연결된다. 그리고 NM5 트랜지스터의 소오스와 드레인 전극은 제 1 노드(N1)와 제 3 노드(N3)에 각각 연결된다.
여기서, 제 3 저항(R3)은 NM5 트랜지스터의 게이트-소오스 전압을 설정하여 NMOS 트랜지스터(NM5)가 그것의 서브드레솔드(subthreshold) 영역에서 도전되도록 한다. 그 결과, 상기 NM5 트랜지스터는 음의 온도계수를 가지게 되고, NM4 트랜지스터는 그것의 도전 영역에서 양의 온도계수를 가지게 된다.
제2도를 참조하여 기준 전압 발생기(130)의 동작을 설명하면 다음과 같다. 먼저, 제 1 전원 전압(VCC)이 증가되면, 제 1 노드(N1)의 전압, 즉 NM4 트랜지스터의 게이트 전압도 증가되고, 제 2 저항(R2)를 통하여 흐르는 전류의 양도 증가하게 된다. 제 2 노드(N2)의 고전압으로 인한 NM5 트랜지스터의 게이트 전압의 증가는 NM5 트랜지스터를 통해 흐르는 전류의 증가 원인이 된다. 그러므로, 제 1 노드(N1)의 전압이 낮아지고, 제 2 저항(R2)을 통해 흐르는 전류가 감소된다. 그 때문에 NM4 트랜지스터의 드레인-소오스 전류가 감소된다. 결과적으로 제 1 전원 전압(VCC)의 증가에도 불구하고 기준 전압(VREF)는 상대적으로 일정하게 유지된다.
이와 반대로, 제 1 전원 전압(VCC)이 감소될 때, 제 1 노드(N1)의 감소된 전압 레벨이 제 2 저항(R2)를 통해 흐르는 전류를 감소시킨다. 그 결과, 제 2 노드(N2)의 전압과 기준 전압(VREF)이 낮아지게 된다. 그러나, 제 1 노드(N1)의 전압은 제 2 노드(N2)의 전압이 감소함에 따라 증가하게 되고, NM4 트랜지스터를 통해 흐르는 전류도 증가하게 된다.
이와 같이, NM4 및 NM5 트랜지스터들은 상호 보완적인 방법으로 제 1 전원 전압(VCC)에 따라 변화하도록 조절된다. 그 결과, 기준 전압(VREF)은 상대적으로 제 1 전원 전압(VCC)의 변화에 영향을 받지 않게 된다. 즉, NM4 트랜지스터는 기준 전압 출력 노드(N5)의 전압 레벨을 조절하고, NM5 트랜지스터는 제 1 노드(N1)의 전압을 조절한다. 그 결과, 제 1 전원 전압(VCC)의 변화에도 불구하고, 기준 전압(VREF)은 기준 전압 출력 노드(N5)에서 상대적으로 안정적인 값을 가지게 된다.
상술한 바와 같이, 상기 기준전압 발생기(130)는 그 안에 구비된 트랜지스터의 드레솔드(threshold) 전압에 따른 변화에 영향을 받지 않는 안정적인 기준 전압(VREF) (약 3V의 제 1 전원 전압(VCC)에 대해 약 1.2V)을 제공한다. 그리고, 상기 기준전압 발생기(130)는 전원 전압과 온도에 따른 변화에 상대적으로 영향을 받지 않는다.
제2도에서, 상기 전원 전압 검출기(150)는 전압 분배기로 동작되는 직렬로 접속된 2 개의 저항(R4, R5), 그리고 하나의 제어 전극(게이트 전극)과 한 쌍의 피제어 전극(소오스와 드레인 전극)을 가지는 NMOS 트랜지스터(NM7)을 포함한다. 상기 저항(R4, R5) 그리고 NM7 트랜지스터의 드레인과 소오스 전극은 제 1 및 제 2 전원전압(VCC 및 VSS) 사이에 직렬로 연결된다. 이로써, 상기 2 개의 저항(R4, R5) 사이에 제 4 노드(N4)가 정의된다. 상기 전원 전압 검출기(150)는 NM7 트랜지스터가 턴 온(turn on)될 때, 제 1 전원 전압(VCC)이 제 1 전원 전압(VCC)에 직렬로 접속된 저항들(R4, R5)에 의해 분배됨에 의해서 제 4 노드(N4)를 통해 스타트 업 전압(VCCDC)을 발생한다.
상기 리셋 신호 발생기(100)는 미분 비교기로서 제공되는 차동증폭기(102)를 포함한다. 차동증폭기(102)는 2개의 PMOS 트랜지스터들(PM1, PM2)와 3개의 NMOS 트랜지스터들(NM1, NM2, NM3)로 구성되고, 이들 트랜지스터들 각각은 제어 전극(게이트 전극)과 한 쌍의 피제어 전극(소오스와 드레인)을 갖는다. PM1 및 PM2 트랜지스터의 소오스 전극들은 제 1 전원 전압(VCC)에 공통으로 접속되고, 그것의 게이트 전극들은 서로 연결된다. 그리고, PM1 및 PM2 트랜지스터의 게이트 전극들은 PM1 트랜지스터와 NM1 트랜지스터의 드레인 전극에 공통으로 접속된다. PM2 트랜지스터와 NM2 트랜지스터의 드레인 전극들은 서로 접속되고, NM1 및 NM2 트랜지스터의 소오스 전극들은 NM3 트랜지스터의 드레인과 공통으로 접속된다. NM3 트랜지스터의 소오스 전극은 제 2 전원 전압(VSS)에 접속된다. 이와 같은 구성을 가지는 차동 증폭기(102)는 스타트 업 전압(VCCDC)이 기준 전압(VREF) 이하일 때 로우 상태의 리셋 신호(VCCOK)를 발생한다.
상기 차동증폭기(102)의 출력 전압인 스타트 업 전압(VCCDC)은 VCC*R4/(R3_R4)가 되며, 상기 저항비 R4/(R3+R4)를 0.53으로 조절하면 VCC*0.53=1.2V가 됨에 따라 제 1 전원 전압(VCC)은 2.26V로 결정된다. 따라서, 제 1 전원 전압(VCC)이 2.26V 이하가 되면, 리셋 신호(VCCOK)는 로우 상태를 유지하게 된다.
상기 리셋 신호 발생기(100)는 차동증폭기(102) 외에 클램프 회로(104)를 더욱 포함한다. 클램프 회로(104)는 PMOS 트랜지스터(PM3)로 구성되며 이 PM3 트랜지스터의 소오스 전극은 제 1 전원 전압(VCC)에 연결되고, PM3 트랜지스터의 드레인 전극은 PM2 트랜지스터와 NM2 트랜지스터의 양쪽 드레인, 즉 제 6 노드(N6)에 각각 연결된다. 이와 같은 구성을 가지는 클램프 회로(104)는 리셋 신호(VCCOK)의 지연 신호와 반전신호(VON)에 응답해서 로직 하이 상태의 전압으로 리셋 신호(VCCOK)를 설정한다.
그리고, 상기 지연 회로(170)는 캐패시터(C)와 홀수 개의 직렬로 연결된 인버터들, 예를 들면 3 개의 인버터들(I2, I3, I4)을 포함한다. 인버터(I2)는 리셋 신호 발생기(130)의 리셋 신호 출력 노드인 제 6 노드(N6)와 접속되는 입력 단자를 갖는다. 그리고, 인버터(I4)는 NM3, NM6 및 NM7 트랜지스터들 및 PM3 트랜지스터의 게이트 전극에 공통으로 접속되는 출력 단자를 갖는다.
이하, 본 발명에 의한 파워 온 리셋 회로의 동작을 상세히 설명한다.
초기에 차동증폭기(102)는 로우 상태의 리셋 신호(VCCOK)를 PRHD한다. 이것은 지연 회로(170)의 출력 신호(VON)가 하이 상태가 되도록 만든다. 지연 회로(170)의 출력 신호(VON)가 하이 상태가 됨에 따라서 상기 신호(VON)를 받아들이는 NMOS 트랜지스터들(NM3, NM6, NM7)이 도전되고, PM3 트랜지스터는 비도전 된다. 제 1 전원 전압(VCC)이 파워 온 후 약 3V의 대기 상태 레벨(steady state level)로 상승하는 동안, 기준 전압(VREF)과 스타트 업 전압(VCCDC)은 제 1 전원 전압(VCC)을 따라가게 된다. 제 1 전원 전압(VCC)가 약 2.26V에 이르게 되면, 기준 전압(VREF)과 스타트 업 전압(VCCDC)은 약 1.2V가 된다. 이 때, 리셋 신호(VCCOK)는 여전히 로우 상태를 유지한다. 그 후, 스타트 업 전압(VCCDC)가 제 1 전원 전압(VCC)의 계속적인 상승으로 인해 1.2V를 넘어갈 때, 기준 전압(VREF)은 앞에서 설명한 바와 같이 1.2V 레벨의 전압을 일정하게 유지하기 때문에, 리셋 신호(VCCOK)는 하이 상태로 된다. 상기 리셋 신호(VCCOK)의 로우-하이 천이에서 생기는 지연 시간(수 십 마이크로 초에서 수 밀리 초까지)이 경과한 후, 지연 회로(170)의 출력 신호(VON)는 로우가 된다. 이것은 상기 NMOS 트랜지스터들(NM3, NM6, NM7)이 비도전 상태가 되도록 한다. 그 결과, 상기 기분 전압 발생기(130), 전원 전압 검출기(150), 그리고 차동증폭기(102)가 자동적으로 비활성화 되어 전력 소모가 줄어들게 된다. 그리고, 상기 신호(VON)의 로우 상태는 PM3 트랜지스터를 도전시켜 리셋 신호(VCCOK)가 제 1 전원 전압(VCC) 레벨로 올라갈 수 있도록 로직 하이 상태가 된다.
앞에서 설명한 바와 같이, 본 발명에 의한 파워 온 리셋 회로(160)는 상태 레지스터의 출력을 검사하기 위한 어떠한 로직 게이트도 필요로 하지 않기 때문에, 제1도에 도시된 종래의 회로에 비해 적은 영역을 차지하는 장점이 있다. 따라서, 본 발명에 의한 파워 온 리셋 회로(160)는 고밀도 직접회로에 적합하다.
따라서, 종래의 회로에 비해 적은 영역을 차지하여 고밀도 집적회로에 적합한 파워 온 리셋 회로를 구현할 수 있다.

Claims (11)

  1. 집적회로용 파워 온 리셋 회로에 있어서: 전원 전압을 받아들이기 위한 전원 단자와; 상기 전원 단자로부터 전원 전압을 인가받고, 상기 리셋 신호에 응답하여 기준 전압을 발생하기 위한 기준 전압 발생 수단과; 상기 전원 단자로부터 전원 전압을 인가받고, 리셋 신호에 응답하여 전원 전압의 레벨을 검출하기 위한 전원 전압 검출 수단과; 상기 리셋 신호에 응답하여 상기 제 1 전원 전압이 소정의 레벨에 이를 때까지 제 1 논리 상태로 유지되도록 하기 위한 리셋 수단; 그리고 상기 리셋 신호의 지연 및 반전된 신호를 발생하는 지연 수단을 포함하되, 상기 리셋 수단은 상기 지연 수단을 통해 지연 및 반전된 상기 리셋 신호에 응답해서 비활성화 됨으로써 상기 리셋 신호가 제 2 논리 상태로 유지되도록 하는 것을 특징으로 하는 파워 온 리셋 회로.
  2. 제1항에 있어서, 상기 리셋 수단은 상기 전원 노드에 연결되어 제 1 입력단으로 상기 스타트 업 신호를 인가받고, 제 2 입력단으로 상기 기준 전압을 인가받아 상기 리셋 신호를 발생하는 미분 비교기를 포함하고; 상기 모니터 신호와 상기 리셋 신호에 응답하여 하이 상태 초기에 로직 컨트롤 신호를 발생하기위한 컨트롤 로직 수단과; 상기 제 1 미분 비교기의 제 1 입력단에 연결되어 상기 스타트 업 신호를 발생하기 위한 전압 분배 수단과: 상기 모니터 신호가 하이 상태로 요구되는 미분 비교기의 출력은 로우 상태에 도달하고, 상기 스타트업 신호는 기준 전압을 초과하며, 상기 리셋 신호에 응답하여 알려진 상태로 출력을 셋팅하고, 상기 모니터 신호를 발생하기 위한 로직 수단을 포함하는 것을 특징으로 하는 파워 온 리셋 회로.
  3. 제1항에 있어서, 상기 로우 상태의 지연 리셋 신호에 응답하여 기준 전압을 발생하기 위한 기준 전압 발생 수단을 포함하는 것을 특징으로 하는 파워 온 리셋 회로.
  4. 제3항에 있어서, 상기 지연 리셋 신호가 하이 상태일 때, 상기 전원 전압 검출 수단과 기준 전압 발생 수단을 자동으로 비활성화시키는 것을 특징으로 하는 파워 온 리셋 회로.
  5. 제1항에 있어서, 상기 기준 전압 발생 수단은 전원 전압이 인가되는 제 1 단자와; 접지 전압이 인가되는 제 2 단자와; 기준 전압이 출력되는 제 3단자와; 제 1 전압이 전달되는 제 1 노드와; 제 2 전압이 인가되는 제 2 노드와; 제 3 노드와; 상기 제 1 단자와 제 3 단자 사이에 직렬로 접속되는 제 1 저항 및 제 2 저항과; 상기 제 3 단자와 제 2 노드사이에 접속되고, 상기 제 1 노드의 전압 레벨에 따라 상기 기준 전압의 레벨을 제어하는 제 1 전압 레벨 제어 수단; 제 1 노드와 제 3 노드 사이에 접속되고, 상기 제 2 노드의 전압레벨에 따라 상기 제 1 노드의 전압레벨을 제어하는 제 2 전압 레벨 제어 수단을 포함하는 것을 특징으로 하는 파워 온 리셋 회로.
  6. 제5항에 있어서, 상기 제 1 전압 레벨 제어 수단은 상기 제 1 노드에 접속되는 게이트와, 제 2 노드와 제 2 단자에 각각 대응되는 드레인과 소오스를 갖는 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 파워 온 리셋 회로.
  7. 제5항에 있어서, 상기 제 2 전압 레벨 제어 수단은 상기 제 2 노드에 접속되는 게이트와, 제 1 노드와 제 3 단자에 각각 대응되는 드레인과 소오스를 갖는 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 파워 온 리셋 회로.
  8. 제1항에 있어서, 상기 기준 전압 검출 수단은 전원 전압이 인가되는 제 1 단자와; 접지 전압이 인가되는 제 2 단자와; 상기 검출 신호가 출력되는 제 4 노드와; 제 1 단자로부터 직렬로 접속되는 제 3 및 제 4 저항과; 상기 지연 리셋 신호가 인가되는 게이트와 사기 제 4 저항의 타단에 접속되는 드레인과 상기 제 2 단자에 접속되는 소오스를 갖는 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 파워 온 리셋 회로.
  9. 제1항에 있어서, 상기 지연 수단은 직렬로 접속되는 인버터들과; 일단이 상기 인버터들의 입력단과 출력단 사이에 접속되고 타단이 접지된 커패시터를 포함하는 파워 온 리셋 회로.
  10. 제1항에 있어서, 상기 리셋 수단은 미분 비교기의 제 1 입력단의 전압레벨이 제 2 입력단의 전압레벨보다 낮은 파워 업 초기에 로우 상태의 리셋 신호를 발생하여 상기 기준 전압 발생 수단 및 전원 전압 검출 수단을 활성화 시키고, 상기 미분 비교기의 제 1 입력단의 전압레벨이 제 2 입력단의 전압레벨보다 높은 파워업 초과시에 하이 상태의 리셋 신호를 발생하여 상기 기준 전압 발생 수단 및 전원 전압 검출 수단을 리셋 시키는 것을 특징으로 하는 파워 온 리셋 회로.
  11. 제10항에 있어서, 전원 전압 검출 수단은 미리 결정된 전원전압의 레벨을 넘을 경우, 상기 기준 전압보다 높은 전압레벨을 갖는 검출 신호를 출력하는 것을 특징으로 하는 파워 온 리셋 회로.
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