KR100475891B1 - 파워온리셋회로 - Google Patents

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Abstract

1.청구범위에 기재된 발명이 속한 기술분야
본 발명은 플래쉬 메모리 셀로 공급되는 전원 전압이 파워 업 될 때 일정한 전압 이상에서 칩을 안정되게 초기화하기 위한 리셋 신호를 출력하도록 하는 파워 온 리셋 회로에 관한 것이다.
2.발명이 해결하려고 하는 기술적 과제
전원 전압의 파워 업시 초기에 플래쉬 메모리 셀의 불안정한 래치 상태를 해결함.
3.발명의 해결방법의 요지
전압 변동 검출 회로의 출력 전압과 기준전압 발생회로의 출력인 기준 전압을 센싱 회로를 통해 비교 센싱하고, 센싱 회로를 통해 센싱된 출력 신호에 따라 출력전압 구동회로를 구동하여 리셋 신호를 출력하도록 함.
4.발명의 중요한 용도
플래쉬 메모리 셀의 파워 온 리셋 회로.

Description

파워 온 리셋 회로
본 발명은 파워 온 리셋 회로(Power on reset circuit)에 관한 것으로, 특히 플래쉬 메모리 셀로 공급되는 전원 전압이 파워 업(Power Up) 될 때 일정한 전압 이상에서 칩(chip)을 안정되게 초기화하기 위한 리셋(reset) 신호를 출력하도록 하는 파워 온 리셋 회로에 관한 것이다.
일반적으로 플래쉬 메모리 셀에서 파워 업을 할 때, 칩의 초기 상태는 읽기(read) 상태가 되여야 한다. 즉, 상태 머신(state machine)의 래치 회로에 다른 상태를 나타내는 상태 값들이 래치 되었을 경우에는 이를 리셋 할 필요가 있다. 그러나, 종래의 파워 온 리셋 회로는 전원 전압(Vcc)이 상승될 때, 초기 OV에서부터 리셋 신호가 발생되게 된다. 이러한 경우에는 각 래치 회로의 로직(logic) 문턱 전압 차이에 의해 초기에 래치 상태가 불안전하제 된다. 즉, 파워 온 리셋 회로를 턴온(turn on)시키기 위한 전압은 로우(low) 상태로 되고, 칩을 초기화하기 위한 리셋 신호는 하이(high) 상태로 되어 초기에 래치 회로가 불안전하제 래치 되는 단점이 있다.
따라서, 본 발명은 전압 변동 검출 회로의 출력 전압과 기준전압 발생회로의 출력인 기준 전압을 센싱 회로를 통해 비교 센싱하고, 센싱 회로를 통해 센싱된 출력 신호에 따라 출력전압 구동회로를 구동하여 리셋 신호를 출력하도록 함으로써, 상기한 단점을 해결할 수 있는 파워 온 리셋 회로를 제공하는 데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 파워 온 시 제어 전압을 출력하기 위한 전압 구동 회로와, 상기 전압 구동 회로의 제어 전압에 따라 전원 전압을 일정한 전압으로 분배하여 출력하기 위한 전압 디바이더 회로와, 상기 전압 디바이더 회로의 출력 전압의 전압 변동을 검출하기 위한 전압 변동 검출회로와, 상기 전원 전압이 일정한 전압 이상으로 상승될 때 기준 전압을 발생하기 위한 기준전압 발생회로와, 상기 전압 변동 검출회로 및 상기 기준전압 발생회로의 출력 전압을 비교 센싱하여 제어 전압을 출력하기 위한 센싱 회로와, 상기 센싱 회로의 출력 전압에 따라 리셋 신호를 출력하기 위한 출력전압 구동회로를 포함하여 구성된 것을 특징으로 한다.
본 발명은 파워 온 리셋 회로에서 발생하는 리셋 신호가 일정한 전압(약 2V) 이상에서만 동작되게 하여 칩을 초기화하게 된다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
도 1은 종래의 파워 온 리셋 회로도로서, 전압 구동 회로(1), 전압 디바이더 회로(2) 및 전압 변동 검출 회로(3)로 구성된다.
상술한 바와 같이 구성된 종래의 파워 온 리셋 회로의 동작을 상세히 설명하면 다음과 같다.
전원 전압(Vcc)이 로우(low) 상태에서 하이(high) 상태로 상승될 때, 전압 구동 회로(1)의 제 1 PMOS 트랜지스터(P1) 및 캐패시터(C1)를 통해 전원 단자(Vcc)로부터 접지 단자(Vss)로 전류 패스(Pass)가 이루어져 제 1 노드(K1)의 전위는 일정한 전압으로 상승되게 된다. 이때, 제 1 NMOS 트랜지스터(N1)에 의해 상기 제 1 노드(K1)의 전압은 빠르게 상승된다.
상기 제 1 노드(K1)의 전압이 일정 전압 이상으로 상승되면, 상기 제 1 노드(K1)의 전압을 입력으로 하는 전압 디바이더 회로(2)의 제 2 NMOS 트랜지스터(N2)는 턴온(Turn on)된다. 또한, 외부로부터 입력되는 기준 전압(REFEN)을 입력으로 하는 제 3 NMOS 트랜지스터(N3)가 턴온 된다. 그러므로, 상기 제 2 및 제 3 NMOS 트랜지스터(N2 및 N3)와 제 1 및 제 2 저항(R1 및 R2)을 통해 전원 단자(Vcc)로부터 접지 단자(Vss)로 전류 패스가 이루어져 제 2 노드(K2)의 전위는 일정한 전압을 유지하게 된다. 즉, 전압 디바이더 회로(2)의 출력인 제 2 노드(K2)의 전압은 제 1 및 제 2 저항(R1 및 R2)의 비율(rate)에 따라 Vcc×{R2/(Rl+R2)} 전압으로 된다. 이때, 상기 제 2 노드(K2)의 전압을 입력으로 하는 전압 변동 검출 회로(3)의 제 3 NMOS 트랜지스터(N3)가 턴온 되게 된다. 또한, 상기 기준 전압(REFEN)을 인버터(11)를 통해 입력으로 하는 제 2 PMOS 트랜지스터(P2)가 턴온 된다. 그러므로, 상기 제 2 PMOS 트랜지스터(P2) 및 제 3 NMOS 트랜지스터(N3)를 통해 전원 단자(Vcc)로부터 접지 단자(Vss)로 전류 패스가 이루어져 상기 전압 변동 검출 회로(3)의 출력인 제 3 노드(K3)의 전압은 로우 상태로 되고, 제 2 및 제 3 인버터(I2 및 I3)를 통해 출력단자(Vout)로 출력되는 파워 온 리셋 신호는 로우 상태로 된다.
이러한 종래의 파워 온 리셋 회로는 상기 전압 변동 검출 회로(3)의 제 3 NMOS 트랜지스터(N3)가 제 2 PMOS 트랜지스터(P2)에 비해 전류 구동 능력이 매우 크다. 그러므로, 상기 전압 디바이더 회로(2)의 출력인 제 2 노드(K2)의 전압이 상기 제 3 NMOS 트렌지스터(N3)의 문턱 전압보다 클 때, 상기 제 3 노드(K3)의 전압이 로우 상태로 되어 제 2 및 제 3 인버터(I2 및 I3)를 통해 출력단자(Vout)로 출력되는 파워 온 리셋 신호는 로우 상태로 된다.
그러나, 상기 전압 디바이더 회로(2)의 출력인 제 2 노드(K2)의 전압이 상기 제 3 NMOS 트랜지스터(N3)의 문턱 전압보다 작을 때, 상기 제 3 NMOS 트랜지스터(N3)가 턴오프 되어 상기 제 3 노드(K3)의 전압은 하이 상태로 되어 제 2 및 제 3 인버터(I2 및 I3)를 통해 출력단자(Vout)로 출력되는 파워 온 리셋 신호는 하이 상태로 된다.
따라서, 저전압 검출 회로를 정의하고, 상기 제 2 노드(K2)의 전압이 상기 제 3 NMOS 트랜지스터(N3)의 문턱 전압이 되도록 상기 제 1 및 제 2 저항(Rl 및 R2)의 비율(rate)을 조정하여 파워 온 리셋 회로를 구동시키게 된다.
도 2는 도 1의 시뮬레이션 결과도로서, 리셋 신호가 약 0.5V의 전압이 될 때 출력되게 된다.
도 3은 본 발멍에 따른 파워 온 리셋 회로도로서, 전압 구동 회로(11), 전압 디바이더 회로(12), 전압 변동 검출 회로(13), 센싱 회로(14), 기준전압 발생회로(15) 및 출력전압 구동회로(16)로 구성된다.
전압 구동 회로(11)는 접지 전압(Vss)을 입력으로 하며 전원 단자(Vcc) 및 출력인 제 1 노드(K1l) 간에 접속되는 제 1 PMOS 트랜지스터(P11)와, 상기 제 1 노드(K11) 및 접지단자(Vss) 간에 접속되는 캐패시터(C11)와, 상기 제 1 노드(K11)의 전압을 입력으로 하며 상기 전원단자(Vcc) 및 제 1 노드(K11) 간에 접속되는 제 1 NMOS 트랜지스터(N11)로 구성된다.
전압 디바이더 회로(12)는 전원단자(Vcc) 및 출력인 제 12 노드(K12) 간에 직렬로 접속되는 제 1 저항(R11) 및 상기 전압 구동 회로(11)의 출력인 제 1 노드(K11)의 전압을 입력으로 하는 제 2 NMOS 트랜지스터(N12)와, 상기 제 2 노드(K12) 및 접지단자(Vss) 간에 직렬로 접속되는 제 2 저항(R12) 및 기준 전압(REFEN)을 입력으로 하는 제 3 NMOS 트랜지스터(N13)로 구성된다.
전압 변동 검출 회로(13)는 인버터(I11)를 통해 상기 기준 전압(REFEN)을 입력으로 하며 전원 단자(Vcc) 및 제 3 노드(K13) 간에 접속되는 제 2 PMOS 트랜지스터(P12)와, 상기 전압 디바이더 회로(12)의 출력인 제 2 노드(K12)의 전압을 입력으로 하며 상기 제 3 노드(K13) 및 접지 단자(Vss) 간에 접속되는 제 3 NMOS 트랜지스터(N13)와, 상기 기준 전압(REFEN)을 입력으로 하며 상기 제 3 노드(K13) 및 접지단자(Vss) 간에 접속되는 제 4 NMOS 트랜지스터(N14)와, 상기 제 3 노드(K13) 및 전압 변동 검출 회로(13)의 출력인 제 4 노드(K14) 간에 직렬로 접속되는 제 2 및 제 3 인버터(I12 및 I13)로 구성된다.
센싱 회로(14)는 상기 전압 변동 검출 회로(13)의 출력인 제 4 노드(K14)의 전압을 입력으로 하며 전원 단자(Vcc) 및 센싱 회로(14)의 출력인 제 5 노드(K15) 간에 접속되는 제 3 PMOS 트랜지스터(P13)와, 상기 제 4 노드(K14)의 전압 및 기준 전압 발생회로(15)로부터 출력되는 기준 전압(Vref)을 각각 입력으로 하며 상기 제 5 노드(K15) 및 접지단자(Vss) 간에 직렬로 접속되는 제 5 및 제 6 NMOS 트랜지스터(N15 및 N16)와, 상기 기준전압 발생회로(15)로부터 출력되는 기준 전압(Vref)을 입력으로 하며 상기 전원단자(Vcc) 및 제 5 노드(K15) 간에 접속되는 제 7NMOS 트랜지스터(N17)로 구성된다.
출력전압 구동회로(16)는 상기 센싱 회로(14)의 출력인 제 5 노드(K15)의 전압을 각각 입력으로 하며 전원 단자(Vcc) 및 접지 단자(Vss) 간에 직렬로 접속되는 제 4 PMOS 트랜지스터(P14) 및 제 8 NMOS 트랜지스터(N18)로 구성된다.
기준전압 발생회로(15)는 전원 전압(Vcc)이 일정한 전압 이상으로 상승될 때 기준전압(Vref)을 발생시키게 된다.
상술한 바와 같이 구성된 본 발명에 따른 파워 온 리셋 회로의 동작을 상세히 설명하면 다음과 같다.
도 3의 전압 구동 회로(11), 전압 디바이더 회로(12) 및 전압 변동 검출 회로(13)의 동작 설명은 도 1의 동작과 동일함으로 생략하기로 한다.
즉, 본 발명은 상기 전압 변동 검출 회로(13)의 출력인 제 4 노드(K14)의 전압과 기준전압 발생회로(15)가 출력인 기준 전압(Vref)을 비교 센싱하고, 센싱된 신호에 따라 출력전압 구동회로(16)를 구동하여 리셋 신호를 출력하기 위한 회로이다.
상기 전압 변동 검출 회로(13)의 출력인 제 4 노드(K14)의 전압은 하이 상태, 상기 기준전압 발생회로(15)가 출력인 기준 전압(Vref)은 로우 상태 일 경우,
상기 제 4 노드(K14)의 전압을 입력으로 하는 센싱 회로(14)의 제 3 PMOS 트랜지스터(P13)는 턴오프 되고, 제 5 NMOS 트랜지스터(N15)는 턴온 되게 된다. 또한, 상기 기준전압 발생회로(15)로부터 출력되는 기준 전압(Vref)을 입력으로 하는 제 4 PMOS 트랜지스터(P14)는 턴온 되고, 제 6 NMOS 트랜지스터(N16)는 턴오프 된다. 따라서, 상기 센싱 회로(14)의 출력인 제 5 노드(K15)는 상기 제 4 PMOS 트랜지스터(P14)에 의해 하이 상태로 된다. 이때, 상기 센싱 회로(14)의 출력인 제 5 노드(K15)의 전압 입력으로 하는 출력전압 구동회로(16)는 제 4 PMOS 트랜지스터(P14)가 턴오프 되고, 제 8 NMOS 트랜지스터(N18)가 턴온 된다. 따라서, 출력 단자(Vout)를 통해 출력되는 리셋 신호는 로우 상태로 된다.
그러나, 상기 전압 변동 검출 회로(13)의 출력인 제 4 노드(K14)의 전압은 하이 상태, 상기 기준전압 발생회로(15)가 출력인 기준 전압(Vref)이 로우 상태에서 하이 상태로 천이될 경우,
상기 제 4 노드(K14)의 전압을 입력으로 하는 센싱 회로(14)의 제 3 PMOS 트랜지스터(P13)는 턴오프 되고, 제 5 NMOS 트랜지스터(N15)는 턴온 되게 된다. 또한, 상기 기준전압 발생회로(15)로부터 출력되는 기준 전압(Vref)을 입력으로 하는 제 4 PMOS 트랜지스터(P14)는 턴오프 되고, 제 6 NMOS 트랜지스터(N16)는 턴온 된다. 따라서, 상기 센싱 회로(14)의 출력인 제 5 노드(K15)의 전위는 상기 제 5 및 제 6 NMOS 트랜지스터(N15 및 N16)에 의해 로우 상태로 된다. 이때, 상기 센싱 회로(14)의 출력인 제 5 노드(K15)의 전압 입력으로 하는 출력전압 구동회로(16)는 제 4 PMOS 트랜지스터(P14)가 턴온 되고, 제 8 NMOS 트랜지스터(N18)가 턴오프 된다. 따라서, 출력 단자(Vout)를 통해 출력되는 리셋 신호는 하이 상태로 된다.
상술한 바와 같이 상기 전압 변동 검출 회로(13)의 출력 전압이 하이 상태로 되더라도, 상기 기준전압 발생회로(15)로부터 출력되는 기준 전압(Vref)이 하이 상태로 되기전까지는 리셋 신호가 발생되지 않게 된다.
도 4는 본 발명에 따른 전압 특성도로서, 전원 전압(Vcc)이 2V 이상 전압으로 상승될 때 기준 전압(Vref)이 발생되고, 리셋 신호가 출력됨을 알 수 있다.
또한, 본 발명의 전압 변동 검출 회로(13)는 저항 비율이 아닌 MOS 트랜지스터의 문턱 전압차이에 따른 회로로 구성 할 수도 있다.
상술한 바와 같이 본 발명에 의하면 전압 변동 검출 회로의 출력 전압과 기준전압 발생회로의 출력인 기준 전압을 센싱 회로를 통해 비교 센싱하고, 센싱 회로를 통해 센싱된 출력 신호에 따라 출력전압 구동회로를 구동하여 리셋 신호를 출력하도록 함으로써, 전원 전압을 파워 업 할 때 초기에 플래쉬 메모리 셀을 안정되게 래치할 수 있는 탁월한 효과가 있다.
도 l은 종래의 파워 온 리셋 회로도.
도 2는 종래의 파워 온 리셋 회로의 전압 특성도.
도 3은 본 발명에 따른 파워 온 리셋 회로도.
도 4는 본 발명에 따른 파워 온 리셋 회로의 전압 특성도.
＜도면의 주요 부분에 대한 부호의 설명＞
11: 전압 구동 회로 12: 전압 디바이더 회로
13: 전압 변동 검출 회로 14: 센싱 회로
15: 기준전압 발생회로 16: 출력전압 구동회로

Claims (3)

  1. 파워 온 시 전원 전압이 상승함에 따라 상승되는 제어 전압을 출력하기 위한 전압 구동 회로;
    인에이블 신호 및 상기 전압 구동 회로로부터 출력되는 제어 전압에 따라 상기 전원 전압을 분배하기 위한 전압 디바이더 회로;
    상기 인에이블 신호의 반전 신호에 따라 상기 전원 전압을 노드에 인가하고, 상기 전압 디바이더 회로의 출력 전압에 따라 상기 노드의 전위를 접지 전위로 하강시킴으로써 상기 전압 디바이더 회로의 전압 변동을 검출하기 위한 전압 변동 검출회로;
    상기 전원 전압이 일정한 전압 이상으로 상승될 때 기준 전압을 발생하기 위한 기준전압 발생회로;
    상기 전압 변동 검출회로의 출력 전압 및 상기 기준전압 발생회로의 기준 전압을 조합하여 소정의 출력 전압을 출력하기 위한 센싱 회로; 및
    상기 센싱 회로의 출력 전압에 따라 리셋 신호를 출력하기 위한 출력전압 구동회로를 포함하는 파워 온 리셋 회로.
  2. 제 1 항에 있어서,
    상기 센싱 회로는 상기 전원 단자 및 상기 출력 전압 구동 회로의 입력 단자간에 접속되며, 상기 전압변동 검출회로의 출력에 따라 턴온되는 제 1 PMOS 트랜지스터;
    상기 출력 전압 구동 회로의 입력 단자 및 접지 단자간에 직렬 접속되며, 상기 전압변동 검출회로의 출력 및 기준전압 발생회로의 출력에 따라 각기 턴온되는 제 1 및 제 2 NMOS 트랜지스터; 및
    상기 전원 단자 및 상기 출력전압 구동회로의 입력 단자간에 접속되며, 상기 기준전압 발생회로의 출력에 따라 턴온되는 제 2 PMOS 트랜지스터를 포함하는 파워 온 리셋 회로.
  3. 제 1 항에 있어서,
    상기 출력전압 구동회로는 상기 센싱 회로의 출력에 따라 각기 턴온되며, 상기 전원 단자 및 접지 단자간에 직렬 접속되는 제 3 PMOS 트랜지스터 및 제 3 NMOS 트랜지스터를 포함하는 파워 온 리셋 회로.
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