KR100242782B1 - 반도체장치및그제어회로 - Google Patents

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Abstract

MOS 트랜지스터의 동작 속도를 빠르게 하기 위해, 그 임계치 전압을 낮게 하면, 정상 전류를 무시할 수 없게 되고, 소비 전력이 증대한다.
고전위인 제1 전원선(101)과, 저전위인 제2 전원선(102), 상기 제1 전원선(101)의 전위와 등전위 또는 약간 저전위로 설정 가능한 제3 전원선(103), 상기 제2 전원선(102)의 전위와 등전위 또는 약간 고전위로 설정 가능한 제4 전원선(104)을 구비한다. 스태틱형 메모리 셀을 구성하는 pMOS 트랜지스터(P1, P2)의 기판 단자를 제1 전원선(101)에, 소스를 제3 전원선(103)에 각각 접속하고, nMOS 트랜지스터(N1, N2)의 각 기판 단자를 제2 전원선(102)에, 소스를 제4 전원선(104)에 각각 접속한다. 제1 및 제2 전원선과, 제3 및 제4 전원선 사이에, 대기시에는 전위차를 갖게 하고, 구동시에는 등전위로 한다.

Description

반도체 장치 및 그 제어 회로{SEMICONDUCTOR DEVICE AND CONTROL CIRCUIT THEREFOR}
본 발명은 MOS형 반도체 기억장치와 같이, MOS 트랜지스터를 이용한 반도체 장치와, 이 반도체 장치를 구동할 때의 전원 공급을 제어하기 위한 제어 회로에 관한 것이다.
종래의 반도체 기억 장치로서 도 4에 도시하는 스태틱형의 메모리 셀이 있다. 같은 도면에 있어서, nMOS 트랜지스터(N21, N22)를 크로스 접속하고, 또 각 nMOS 트랜지스터(N21, N22)에 각각 pMOS 트랜지스터(P21, P22)의 소스·드레인을 종속 접속하며, 이들을 고전위인 제1 전원선(101)과 저전위인 제2 전원선(102) 사이에 접속하고 있다. 또한, 상기 각 nMOS 트랜지스터(N21, N22)의 게이트에는 셀렉터용의 nMOS 트랜지스터(N23, N24)를 각각 통하여 제1 및 제2 비트선(B1, B2)에 접속하고, 또 이들 nMOS 트랜지스터(N13, N14)의 게이트를 워드선(W)에 접속하고 있다.
이 반도체 기억 장치에 있어서는, 워드선(W)에 필요한 전위를 인가함으로써, 비트선(B1, B2)을 통해 트랜지스터(N21, N22, P21, P22)로 구성되는 메모리 셀에 대해 데이타를 읽고 쓰기 가능한 것은 말할 필요도 없으므로, 여기서는 그 상세한 설명은 생략한다.
본 종래의 반도체 기억 장치에서의 판독 속도는, 워드선(W)이 유효하게 되었을 때에, 비트선(B1, B2)의 진폭이 어떻게 빠르고 크게 되는가로 결정되고, 각 MOS 트랜지스터(P21, P22, N21∼N24)의 온 전류가 큰 만큼 속도가 높게 된다. 따라서, 각 MOS 트랜지스터의 임계치 전압을 저하시키면 판독 속도가 빠르게 되는 것으로 된다. 그러나, MOS 트랜지스터의 임계치 전압을 저하시킨 경우, 제1 전원선(101)과 제2 전원선(102) 사이에 흐르는 정상 전류가 커져 이 정상 전류를 무시할 수 없게 되고, 반도체 기억 장치의 소비 전력을 증대시킨다.
예를 들어, 도 4의 반도체 기억 장치를 마이크로 프로세서에 내장시키는 캐쉬 메모리에 적용한 경우를 생각한다. 통상, 마이크로 프로세서를 구성하는 트랜지스터의 임계치 전압은, nMOS 트랜지스터에 관해서는 1종류, pMOS 트랜지스터에 관해서는 1종류로 하는 바와 같이 고정적으로 설정되어 있다. 마이크로 프로세서의 동작 속도를 높이기 위해, 임계치 전압이 낮은 트랜지스터만으로 전체를 구성한 경우, 캐쉬 메모리에서의 상기한 정상 전류가 크게 되어 마이크로 프로세서 전체의 소비 전력을 증가시킨다. 이 때문에, 임계치 전압이 낮은 nMOS 트랜지스터와 임계치 전압이 낮은 pMOS 트랜지스터와, 임계치 전압이 높은 nMOS 트랜지스터와 임계치 전압이 높은 pMOS 트랜지스터로 하는 바와 같이, 2세트로 구성하고, 임계치 전압이 높은 트랜지스터를 캐쉬 메모리에 적용하는 수법이 필요로 된다. 그렇기 때문에, 이 수법을 채용할 경우에는, 2세트의 트랜지스터를 만들어 넣을 필요가 있어 반도체 제조 공정의 증가를 초래하고, 제조 비용을 증가시킨다는 문제가 생긴다.
본 발명의 목적은, 동작 속도가 향상하는 한편, 소비 전력의 저감을 가능하게 한 반도체 장치와 그 제어 회로를 제공하는데 있다.
도 1은 본 발명을 반도체 기억 장치에 적용한 제1 실시 형태의 회로도.
도 2는 도 1의 반도체 장치를 구동 제어하기 위한 제어 회로의 제1 실시 형태의 회로도.
도 3은 본 발명을 반도체 기억 장치에 적용한 제2 실시 형태의 회로도.
도 4는 종래의 반도체 기억 장치의 일례의 회로도.
* 도면의 주요부분에 대한 부호의 설명
P1, P2 : pMOS 트랜지스터
N1∼N4 : nMOS 트랜지스터
101∼104 : 전원선
105 : 제어선
B1, B2 : 비트선
W : 워드선
P11, N11 : 전위차 발생 회로
P12, N12∼N18 : 스위치 회로
C1, C2 : 용량 소자
본 발명의 반도체 장치는 MOS 트랜지스터를 회로 소자로 하고, 그 임계치 전압을 낮게 설정한 반도체 장치에 있어서, MOS 트랜지스터의 기판 단자를 소스 단자보다도 절대 전위가 높은 전원선에 접속한 것을 특징으로 한다. 예를 들어, 고전위인 제1 전원과, 저전위인 제2 전원, 상기 제1 전원과 등전위 또는 약간 저전위로 설정 가능한 제3 전원 및, 상기 제2 전원과 등전위 또는 약간 고전위로 설정 가능한 제4 전원을 구비하고 있고, 반도체 장치로서의 메모리 셀을 구성하는 pMOS 트랜지스터의 기판 단자를 제1 전원에, 소스를 제3 전원에 각각 접속하며, nMOS 트랜지스터의 각 기판 단자를 제2 전원에, 소스를 제4 전원에 각각 접속한다.
또한, 본 발명의 반도체 장치의 제어 회로는, 고전위가 공급되는 제1 전원선과, 저전위가 공급되는 제2 전원선, 상기 제1 전원선에 제1 전위차 발생 회로를 통해 접속되어 제1 전원선의 전위보다도 약간 낮은 전위가 공급되는 제3 전원선, 상기 제2 전원선에 제2 전위차 발생 회로를 통해서 접속되어 제2 전원선의 전위보다도 약간 높은 전위가 공급되는 제3 전원선, 상기 제1 전원선과 제3 전원선을 단락 가능한 제1 스위치 회로, 상기 제2 전원선과 제4 전원선을 단락 가능한 제2 스위치 회로, 상기 제1 스위치 회로와 제2 스위치 회로를 동시에 온, 오프 제어하는 제어선을 구비한다. 또한, 제3 전원선과 제4 전원선 사이에, 제1 스위치 회로에 연동하는 제4 스위치 회로와 제2 용량 소자를 접속하고, 또 제2 스위치 회로에 연동하는 제3 스위치 회로와 제1 용량 소자를 접속하는 것이 바람직하다.
다음에, 본 발명의 실시 형태를 도면을 참조하여 설명한다. 도 1은 본 발명을 6소자형의 스태틱형 메모리 셀에 적용한 실시 형태의 회로도이다. nMOS 트랜지스터(N1, N2)를 크로스 접속하고, 또 각 nMOS 트랜지스터(N1, N2)에 각각 pMOS 트랜지스터(P1, P2)의 소스·드레인을 종속 접속하며, 이들을 고전위인 제1 전원선(101)과 저전위인 제2 전원선(102) 사이에 접속하고 있다. 바꿔 말하면, 상기 트랜지스터(N1, P1)로서 제1 인버터 회로를 구성하고, 트랜지스터(N2, P2)로서 제2 인버터 회로를 구성하며, 이들 인버터 회로를 서로 뒤쪽을 맞대도록 접속한 구성으로 된다. 또한, 상기 각 nMOS 트랜지스터(N1, N2)의 게이트에는 셀렉터용의 nMOS 트랜지스터(N3, N4)를 각각 통해 제1 및 제2 비트선(B1, B2)에 접속하고, 또 이들 nMOS 트랜지스터(N3, N4)의 게이트를 워드선(W)에 접속하고 있다.
여기서, 본 실시 형태에서는, 상기 제1 전원선(101)의 전위보다도 약간 저전위인 제3 전원선(103)과, 제2 전원선(102)의 전위보다도 약간 고전위인 제4 전원선(104)을 설치하고 있다. 그리고, 상기 nMOS 트랜지스터(N1, N2)는 그 소스를 제4 전원선(104)에 접속하고, 그 기판 단자(백 게이트)를 제2 전원선(102)에 접속하고 있다. 또한, 상기 pMOS 트랜지스터(P1, P2)는 그 소스를 제3 전원선(103)에 접속하고, 그 기판 단자를 제1 전원선(101)에 접속하고 있다. 즉, nMOS 트랜지스터(N1, N2)에서는, 소스보다도 기판 단자를 저전위로 하고, pMOS 트랜지스터(P1, P2)에서는 소스보다도 기판 단자를 고전위로 하여 회로를 구성하고 있다.
또한, 도 1의 메모리 셀의 각 트랜지스터에 대해서 상세한 접속을 설명하면 다음과 같다. 제1 pMOS 트랜지스터(P1)는, 기판 단자가 제1 전원선(101)에, 소스가 제3 전원선(103)에, 드레인이 제1 nMOS 트랜지스터(N1)의 드레인에, 게이트가 마찬가지로 제1 nMOS 트랜지스터(N1)의 게이트에 각각 접속된다. 제2 pMOS 트랜지스터(P2)는, 기판 단자가 제1 전원선(101)에, 소스가 제3 전원선(103)에, 드레인이 제2 nMOS 트랜지스터(N2)의 드레인에, 게이트가 마찬가지로 제2 nMOS 트랜지스터(N2)의 게이트에 각각 접속된다.
또한, 제1 nMOS 트랜지스터(N1)는, 기판 단자가 제2 전원선(102)에, 소스가 제4 전원선(104)에, 드레인이 상기 제1 pMOS 트랜지스터(P1)의 드레인과 함께 제3 nMOS 트랜지스터(N3)의 드레인에 각각 접속된다. 제2 nMOS 트랜지스터(N2)는, 기판 단자가 제2 전원선(102)에, 소스가 제4 전원선(104)에, 드레인이 상기 제2 pMOS 트랜지스터(P2)의 드레인과 함께 제4 nMOS 트랜지스터(N4)의 드레인에 각각 접속된다. 또한, 제3 nMOS 트랜지스터(N3)는, 기판 단자가 제2 전원선(102)에, 소스가 제1 비트(B1)에 게이트가 워드선(W)에 각각 접속된다. 제4 nMOS 트랜지스터(N4), 기판 단자가 제2 전원선(102)에, 소스가 제2 비트선(B2)에 게이트가 워드선(W)에 각각 접속된다.
본 반도체 기억 장치에서는, 각 MOS 트랜지스터(P1, P2, N1∼N4)의 기판 단자가 소스와 분리되고, 각각이 다른 전원선에 접속되어 있다. 이로써, 반도체 기억 장치의 동작시에는 소스 전위를 기판 전위와 같게 하고, 반도체 기억 장치의 대기시에는 nMOS 트랜지스터의 소스 전위를 기판 전위보다도 높게 하며, pMOS 트랜지스터의 소스 전위를 기판 전위보다도 낮게 할 수 있다.
이제, 반도체 기억 장치의 대기시에, 제1 및 제2 전원선(101, 102)에 대해서 제3 및 제4 전원선(103, 104)의 전위를 낮게 하여 nMOS 트랜지스터의 소스 전위를 기판 전위보다 높게 하고, 또 pMOS 트랜지스터의 소스 전위를 기판 전위보다도 낮게 하면, 각 트랜지스터에서의 임계치 전압은 높게 되며, 따라서 대기시에서의 각 MOS 트랜지스터에서의 정상 전류가 없게 되어 소비 전력을 삭감할 수 있다.
한편, 반도체 기억 장치의 동작시에, 제1 및 제2 전원선(101, 102)에 대해서 제3 및 제4 전원선(103, 104)의 전위를 같게 하여 각 MOS 트랜지스터의 소스 전위를 기판 전위와 같게 하면, 각 트랜지스터에서의 임계치 전압은 초기의 설정과 같이 낮게 되고, 따라서 각 트랜지스터의 동작 속도가 증가되어 반도체 기억 장치의 고속 동작이 가능하게 된다.
도 2는 도 1에 도시한 반도체 기억 장치의 제1 내지 제4의 각 전원선(101∼104)에 대해 필요한 전위를 공급하기 위한 제어 회로를 도시하는 회로도이다. 제1 전원선(101)과 제2 전원선(102)에는 각각 도면 밖의 전원으로부터 소정의 전위가 공급되고 있다. 그리고, 제1 전원선(101)과 제3 전원선(103) 사이에는 nMOS 트랜지스터(N11)로 구성되는 제1 전위차 발생 회로가 접속되고, 제3 전원선(103)에 대해서 제1 전원선(101)보다도 nMOS 트랜지스터(N11)의 게이트·소스간 전압에 상당하는 전위만을 낮은 전위를 공급하고 있다. 마찬가지로, 제2 전원선(102)과 제4 전원선 사이에는 pMOS 트랜지스터(P11)로 구성되는 제2 전위차 발생 회로가 접속되고, 제4 전원선(104)에 대해서 제2 전원선(102)보다도 pMOS 트랜지스터(P11)의 게이트 ·소스간 전압에 상당하는 전위만큼 높은 전위를 공급하고 있다.
또한, 상기 제1 전원선(101)과 제3 전원선(103)간에는 제1 스위치 회로로서의 pMOS 트랜지스터(P12)의 소스·드레인이 접속되고, 그 게이트에는 제어선(105)에 접속된다. 마찬가지로, 상기 제2 전원선(102)과 제4 전원선(104)간에는 제2 스위치 회로로서의 nMOS 트랜지스터(N12)의 소스·드레인이 접속되고, 그 게이트는 상기 제어선(105)에 접속된 인버터 회로(INV1)의 출력단에 접속된다.
또한, 상기 제3 전원선(103)과 제4 전원선 사이에는, 제1 용량 소자(C1)와 제3 스위치 회로로서의 nMOS 트랜지스터(N13)를 직렬 접속한 회로, 제2 용량 소자(C2)와 제4 스위치 회로로서의 nMOS 트랜지스터(N14)를 직렬로 접속한 회로를 각각 접속하고, 각 트랜지스터(N13, N14)의 게이트를 각각 상기 제어선(105)과 인버터 회로(INV1)의 출력단에 접속된다.
이 제어 회로에 있어서, 먼저 제어선(105)이 로우 레벨일 때를 생각한다. 이 때, 제1 스위치 회로(P12)와 제2 스위치 회로(N12) 및 제3 스위치 회로(N13)가 닫히고, 제4 스위치 회로(N14)가 열린다. 제3 전원선(103)의 전위는 제1 전원선(101)의 전위와 같게 되고, 제4 전원선(104)의 전위는 제2 전원선(102)의 전위와 같게 된다. 정상 상태에서는 제1 용량 소자(C1)에는, 제1 전원선(101)과 제2 전원선(102)의 전위차에 대응하는 전하가 보존된다.
다음에, 제어선(105)이 하이 레벨일 때를 생각한다. 이 때, 제1 스위치 회로(P12)와 제2 스위치 회로(N12) 및 제3 스위치 회로(N13)가 열리고, 제4 스위치 회로(N14)가 닫힌다. 제1 전위차 발생 회로(N11)에 의해, 제3 전원선(103)이 전위는 제1 전원선(101)의 전위보다도 낮은 레벨로 된다. 또한, 제2 전위차 발생 회로(P11)에 의해, 제4 전원선(104)의 전위는 제2 전원선(102)의 전위보다도 높은 레벨로 된다. 정상 상태에서는 제2 용량 소자(C2)에는, 상기 제1 전원선(101)의 전위보다도 낮은 레벨과 상기 제2 전원선(102)의 전위보다도 높은 레벨의 전위차에 대응하는 전하가 보존된다.
이와 같이, 제어선(105)의 로우 레벨과 하이 레벨의 상태에 따라서, 제3 전원선(103)과 제4 전원선(104)의 전위는 다르지만, 각각의 전위에 대응하여 제1 용량 소자(C1)와 제2 용량 소자(C2)가 있기 때문에, 제어선(105)이 로우 레벨과 하이 레벨의 상태를 이행할 때의 시간을 단축할 수 있다. 즉, 제어선(105)이 로우 레벨과 하이 레벨인 상태를 변화시켰을 때, 제1 용량 소자(C1)와 제2 용량 소자(C2)에 보존된 전하에 의한 전위차의 초기값은, 제3 전원선(103)과 제4 전원선(104)이 정상 상태로 되었을 때의 전위 레벨이기 때문에, 제3 전원선(103)과 제4 전원선(104)의 전위를 빠르게 정상 상태로 이행하도록 작용한다.
이 제어 회로를 상기 제1 실시예의 반도체 기억 장치에 적용한 경우, 제어선(105)이 로우 레벨(동작시)과 하이 레벨(대기시)의 상태에 따라서 반도체 기억 장치의 동작시에는 반도체 기억 장치를 구성하는 MOS 트랜지스터의 소스 전위를 기판 전위의 전위와 같게 하고, 반도체 기억 장치의 대기시에는 nMOS 트랜지스터의 소스 전위를 기판 전위의 전위보다도 높게 pMOS 트랜지스터의 소스의 전위를 기판 전위의 전위보다도 낮게 할 수 있다.
이로써, 상기한 바와 같이, nMOS 트랜지스터의 소스 전위를 기판 전위의 전위보다도 높게 했을 경우에 임계치 전압은 높게 되고, pMOS 트랜지스터의 소스 전위를 기판 전위보다 낮게 했을 경우에 임계치 전압은 높게 됨으로써, 동작시에 MOS 트랜지스터의 임계치 전압이 낮게 되기 때문에 고속 동작이 가능하게 되고, 대기시에 MOS 트랜지스터의 임계치 전압이 높게 되기 때문에 정상 전류가 없게 되어 소비 전력을 삭감할 수 있다.
도 3은 본 발명의 제2 실시 형태의 회로도이다. 이 실시 형태에서는, 제1 실시 형태의 pMOS 트랜지스터(P1, P2)를 저항(R1, R2)으로 치환한 것이다. 즉, 제1 실시 형태의 pMOS 트랜지스터(P1, P2)는 각각 nMOS 트랜지스터(N1, N2)의 부하로서 동작하는 것이고, 저항(R1, R2)으로 치환해도 마찬가지의 기능이 얻어진다.
본 실시 형태에 있어서도, 각 MOS 트랜지스터(N1∼N4)의 기판 단자가 소스와 분리되고, 다른 전원선에 접속되어 있기 때문에, 반도체 기억 장치의 동작시에는 소스의 전위를 기판 전위의 전위와 같게 하는 것으로, 임계치 전압이 낮게 되어 고속 동작이 가능하게 되고, 반도체 기억 장치의 대기시에는 nMOS 트랜지스터의 소스의 전위를 기판 전위의 전위보다 높게 함으로서, 임계치 전압이 높게 되어 정상 전류가 없게 되어 소비 전력을 삭감할 수 있다.
또한, 본 발명의 제어 회로는 본 발명의 기억 장치에만 적용할 수 있는 것은 아니고, 기판 단자와 소스를 독립한 전원에 접속 가능하게 구성된 MOS트랜지스터로 이루어지는 반도체 장치라면, 동작시에 MOS 트랜지스터의 임계치 전압을 낮게 함으로서 고속 동작이 가능하게 되며, 대기시에 MOS 트랜지스터의 임계치 전압을 높게 함으로서 정상 전류가 없게 되어 소비 전력을 삭감할 수 있다.
이상 설명한 바와 같이 본 발명의 반도체 장치에서는, MOS 트랜지스터의 기판 단자를 소스와 분리하여 각각 다른 전위의 전원선에 접속하고 있기 때문에, 반도체 장치의 동작시에는 소스 전위를 기판 전위의 전위와 같게 함으로써 임계치 전압을 낮게 하여 고속 동작이 가능하게 되고, 반도체 장치의 대기시에는 소스의 전위를 기판 전위의 전위보다도 높게 함으로서 임계치 전압을 높게 하여 정상 전류를 없게 하며, 소비 전력을 삭감할 수 있다.
또한, 본 발명의 제어 회로에서는, 제1 및 제2 전원선에 대해서 제3, 제4 전원선을 설치하고, 전위차 발생 회로 및 스위치 회로에 의해 제3, 제4 전원선의 전위를 제1 및 제2 전원선의 전위보다도 절대 전위를 낮게 하며, 혹은 등전위로 하고 있기 때문에, 상기한 본 발명의 반도체 장치에서의 반도체 장치의 고속 동작과 소비 전력의 삭감을 실현할 수 있다. 또한, 용량 소자와 스위치 회로의 직렬 회로를 제1, 제2 전원선과 제3, 제4 전원선 사이에 삽입하는 것으로, MOS 트랜지스터의 소스 전위를 고속으로 변화시킬 수 있고, 상기한 반도체 장치의 전환의 고속화를 실현할 수 있다.

Claims (9)

  1. 반도체 장치에 있어서,
    임계치 전압을 낮게 설정한 MOS 트랜지스터들 - 상기 MOS 트랜지스터들의 소스 전극은 상기 반도체 장치의 동작 상태에서는 상기 MOS 트랜지스터의 기판 바이어스 전위와 동일한 전위가 공급되고, 상기 반도체 장치의 대기 상태에서는 절대 전위가 기판 바이어스 전위 보다 높은 전위가 교호적으로 공급되는 전원선임 - 로 이루어지는 회로와;
    고전위의 제1 전원선과;
    저전위의 제2 전원선과;
    상기 제1 전원선의 전위와 동일한 전위로 또는 상기 제1 전원선의 전위보다 약간 낮은 전위로 교호적으로 설정되는 제3 전원선과;
    상기 제2 전원선의 전위와 동일한 전위로 또는 상기 제2 전원선의 전위보다 약간 높은 전위로 교호적으로 설정되는 제4 전원선
    을 구비하되,
    상기 회로는,
    (a) 제1 pMOS 트랜지스터와 제1 nMOS 트랜지스터가 직렬로 접속된 제1 인버터와;
    (b) 제2 pMOS 트랜지스터와 제2 nMOS 트랜지스터가 직렬로 접속된 제2 인버터 - 상기 제1 인버터와 상기 제2 인버터는 각각의 인버터의 출력이 다른 인버터의 입력에 접속되도록 하는 방식(back-to-back manner)으로 접속됨 - 와;
    (c) 상기 제1 인버터의 입력과 제1 비트선 사이에 접속되고 게이트가 워드선에 접속되는 제3 nMOS 트랜지스터와;
    (d) 상기 제2 인버터의 입력과 제2 비트선 사이에 접속되고 게이트가 상기 워드선에 접속되는 제4 nMOS 트랜지스터
    를 구비하는 메모리 셀 회로이며,
    상기 각각의 제1 및 제2 pMOS 트랜지스터의 기판 바이어스 단자는 상기 제1 전원선에 접속되고, 상기 각각의 제1 및 제2 pMOS 트랜지스터의 소스는 상기 제3 전원선에 접속되며, 상기 각각의 제1 내지 제4 nMOS 트랜지스터의 기판 바이어스 단자는 상기 제2 전원선에 접속되며, 상기 각각의 제1 및 제2 nMOS 트랜지스터의 소스는 상기 제4 전원선에 접속되며;
    상기 반도체 장치는 제어 회로를 더 포함하되,
    상기 제어 회로는
    고전위를 공급하기 위한 상기 제1 전원선과;
    저전위를 공급하기 위한 상기 제2 전원선과;
    제1 전위차 발생 회로를 통해 상기 제1 전원선에 접속되며, 상기 제1 전위차 발생 회로에 의해 생성된 전위차 만큼 상기 고전위 보다 낮은 전위를 공급하기 위한 상기 제3 전원선과;
    제2 전위차 발생 회로를 통해 상기 제2 전원선에 접속되며, 상기 제2 전위차 발생 회로에 의해 생성된 전위차 만큼 상기 저전위 보다 높은 전위를 공급하기 위한 상기 제4 전원선과;
    상기 제1 전원선과 상기 제3 전원선 사이에 접속되어 클로즈될 때 이들 전원선을 단락시키기 위한 제1 스위치 회로와,
    상기 제2 전원선과 상기 제4 전원선 사이에 접속되어 클로즈될 때 이들 전원선을 단락시키기 위한 제2 스위치 회로와,
    상기 제1 및 제2 스위치 회로를 동시에 온-오프 제어할 수 있도록 상기 제1 및 제2 스위치 회로의 제어 입력단에 접속되는 제어선
    을 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 제어 회로는
    제3 스위치 회로와 제1 용량 소자로 이루어져 상기 제3 전원선과 제4 전원선 사이에 접속되는 제1 직렬 회로와;
    제4 스위치 회로와 제2 용량 소자로 이루어져 상기 제3 전원선과 제4 전원선 사이에 접속되는 제2 직렬 회로를 더 포함하되,
    상기 제3 및 제4 스위치 회로는 상호 상보적으로 온/오프 제어되는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 제1 및 제2 스위치 회로들은 상기 반도체 장치의 대기 상태에서는 오픈 상태를 유지하고, 동작 상태에서는 클로즈 상태를 유지하는 것을 특징으로 하는 반도체 장치.
  4. 반도체 장치에 있어서,
    임계치 전압을 낮게 설정한 MOS 트랜지스터들 - 상기 MOS 트랜지스터들의 소스 전극은 상기 반도체 장치의 동작 상태에서는 상기 MOS 트랜지스터의 기판 바이어스 전위와 동일한 전위가 공급되고, 상기 반도체 장치의 대기 상태에서는 절대 전위가 기판 바이어스 전위 보다 높은 전위가 교호적으로 공급되는 전원선임 - 로 이루어지는 회로와;
    고전위의 제1 전원선과;
    저전위의 제2 전원선과;
    상기 제2 전원선의 전위와 동일한 전위로 또는 상기 제2 전원선의 전위보다 약간 높은 전위로 교호적으로 설정되는 제4 전원선
    을 구비하되,
    상기 회로는,
    (a) 제1 저항과 제1 nMOS 트랜지스터가 직렬로 접속된 제1 인버터와;
    (b) 제2 저항과 제2 nMOS 트랜지스터가 직렬로 접속된 제2 인버터 - 상기 제1 인버터와 상기 제2 인버터는 각각의 인버터의 출력이 다른 인버터의 입력에 접속되도록 하는 방식으로 접속됨 - 와;
    (c) 상기 제1 인버터의 입력과 제1 비트선 사이에 접속되고 게이트가 워드선에 접속되는 제3 nMOS 트랜지스터와;
    (d) 상기 제2 인버터의 입력과 제2 비트선 사이에 접속되고 게이트가 상기 워드선에 접속되는 제4 nMOS 트랜지스터
    를 구비하는 메모리 셀 회로이며,
    상기 각각의 제1 내지 제4 nMOS 트랜지스터의 기판 바이어스 단자는 상기 제2 전원선에 접속되며, 상기 각각의 제1 및 제2 nMOS 트랜지스터의 소스는 상기 제4 전원선에 접속되며;
    상기 반도체 장치는 제어 회로를 더 포함하되,
    상기 제어 회로는
    고전위를 공급하기 위한 상기 제1 전원선과;
    저전위를 공급하기 위한 상기 제2 전원선과;
    제1 전위차 발생 회로를 통해 상기 제1 전원선에 접속되며, 상기 제1 전위차 발생 회로에 의해 생성된 전위차 만큼 상기 고전위 보다 낮은 전위를 공급하기 위한 상기 제3 전원선과;
    제2 전위차 발생 회로를 통해 상기 제2 전원선에 접속되며, 상기 제2 전위차 발생 회로에 의해 생성된 전위차 만큼 상기 저전위 보다 높은 전위를 공급하기 위한 상기 제4 전원선과;
    상기 제1 전원선과 상기 제3 전원선 사이에 접속되어 클로즈될 때 이들 전원선을 단락시키기 위한 제1 스위치 회로와,
    상기 제2 전원선과 상기 제4 전원선 사이에 접속되어 클로즈될 때 이들 전원선을 단락시키기 위한 제2 스위치 회로와,
    상기 제1 및 제2 스위치 회로를 동시에 온-오프 제어할 수 있도록 상기 제1 및 제2 스위치 회로의 제어 입력단에 접속되는 제어선
    을 구비하는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서, 상기 제어 회로는
    제3 스위치 회로와 제1 용량 소자로 이루어져 상기 제3 전원선과 제4 전원선 사이에 접속되는 제1 직렬 회로와;
    제4 스위치 회로와 제2 용량 소자로 이루어져 상기 제3 전원선과 제4 전원선 사이에 접속되는 제2 직렬 회로를 더 포함하되,
    상기 제3 및 제4 스위치 회로는 상호 상보적으로 온/오프 제어되는 것을 특징으로 하는 반도체 장치.
  6. 제4항에 있어서, 상기 제1 및 제2 스위치 회로들은 상기 반도체 장치의 대기 상태에서는 오픈 상태를 유지하고, 동작 상태에서는 클로즈 상태를 유지하는 것을 특징으로 하는 반도체 장치.
  7. 반도체 장치의 제어 회로에 있어서,
    고전위를 공급하기 위한 제1 전원선과;
    저전위를 공급하기 위한 제2 전원선과;
    제1 전위차 발생 회로를 통해 상기 제1 전원선에 접속되며, 상기 제1 전위차 발생 회로에 의해 생성된 전위차 만큼 상기 고전위 보다 낮은 전위를 공급하기 위한 제3 전원선과;
    제2 전위차 발생 회로를 통해 상기 제2 전원선에 접속되며, 상기 제2 전위차 발생 회로에 의해 생성된 전위차 만큼 상기 저전위 보다 높은 전위를 공급하기 위한 제4 전원선과;
    상기 제1 전원선과 상기 제3 전원선 사이에 접속되어 클로즈될 때 이들 전원선을 단락시키기 위한 제1 스위치 회로와,
    상기 제2 전원선과 상기 제4 전원선 사이에 접속되어 클로즈될 때 이들 전원선을 단락시키기 위한 제2 스위치 회로와,
    상기 제1 및 제2 스위치 회로를 동시에 온-오프 제어할 수 있도록 상기 제1 및 제2 스위치 회로의 제어 입력단에 접속되는 제어선
    을 구비하는 것을 특징으로 하는 제어 회로.
  8. 제7항에 있어서, 제3 스위치 회로와 제1 용량 소자로 이루어져 상기 제3 전원선과 제4 전원선 사이에 접속되는 제1 직렬 회로와,
    제4 스위치 회로와 제2 용량 소자로 이루어져 상기 제3 전원선과 제4 전원선 사이에 접속되는 제2 직렬 회로를 더 포함하되,
    상기 제3 및 제4 스위치 회로는 상호 상보적으로 온/오프 제어되는 것을 특징으로 하는 제어 회로.
  9. 제7항에 있어서, 상기 제1 및 제2 스위치 회로들은 상기 반도체 장치의 대기 상태에서는 오픈 상태를 유지하고, 동작 상태에서는 클로즈 상태를 유지하는 것을 특징으로 하는 제어 회로.
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