JP4023850B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は半導体装置に関し、特に、SOI(Silicon On Insulator)基板上に形成され、スタンバイモードとアクティブモードを有する半導体装置に関する。
【0002】
【従来の技術】
図13はSOI基板上に形成された従来の半導体集積回路装置(DRAM、SRAMなど)のCMOSインバータ70の構成を示す回路図である。図13を参照して、このCMOSインバータ70は、入力ノードN71、出力ノードN72、pチャネルMOSトランジスタ71およびnチャネルMOSトランジスタ72を含む。入力ノードN71には入力信号Vinが入力され、出力ノードN72から出力信号Voutが出力される。pチャネルMOSトランジスタ71のゲートは入力ノードN71に接続され、そのソースは電源電位Vccを受け、そのドレインは出力ノードN72に接続される。nチャネルMOSトランジスタ72のゲートは入力ノードN71に接続され、そのドレインは出力ノードN72に接続され、そのソースは接地される。MOSトランジスタ71,72のボディはともにフローティングされている。
【0003】
図14(a)は図13で示したnチャネルMOSトランジスタ72のデバイス構造を示す一部破断した平面図、図14(b)は図14(a)のX−X′線断面図である。図において、このnチャネルMOSトランジスタ72はSOI基板73上に形成される。SOI基板73は、シリコン基板74と、その表面に積層されたSiO埋込酸化層75およびp- 型シリコン層76を含む。nチャネルMOSトランジスタ72の素子領域は、p- 型シリコン層76が酸化されたSiO絶縁層77によって他の素子領域と分離される。
【0004】
素子領域中央部の上方にゲート酸化膜(図示せず)を介してゲート電極81が形成される。p- 型シリコン層76のうちのゲート電極81で覆われた部分がボディ領域82となる。また、ゲート電極81の一方側にn+ 型ドレイン領域83が形成され、ゲート電極81の他方側にn+ 型ソース領域84が形成される。ゲート電極81は入力ノードN71に接続され、n+ 型ドレイン領域83はコンタクトホールCHを介して出力ノードN72に接続され、n+ 型ソース領域84はコンタクトホールCHを介して接地される。pチャネルMOSトランジスタ71のデバイス構造はp型とn型が逆になるだけでnチャネルMOSトランジスタ72と同様である。
【0005】
次に、図13および図14で示したCMOSインバータ70の動作について説明する。入力信号Vinが「L」レベル(接地レベルVss)であるスタンバイモード期間では、pチャネルMOSトランジスタ71が導通状態となり、nチャネルMOSトランジスタ72が非導通状態となって出力信号Voutは「H」レベル(電源レベルVcc)となる。アクティブモード期間になって入力信号Vinが「H」レベルに立上がると、pチャネルMOSトランジスタ71が非導通状態となりnチャネルMOSトランジスタ72が導通状態となって出力信号Voutは「L」レベルとなる。
【0006】
【発明が解決しようとする課題】
ところで、このような半導体集積回路装置では、近年、高集積化とともに低電源電圧化が進められている。したがって、半導体集積回路装置は低電源電圧下でも高速動作できるように、半導体集積回路装置を構成するMOSトランジスタのしきい値電圧を下げ駆動力を上げる必要がある。
【0007】
しかし、MOSトランジスタのしきい値電圧を電源電圧と同様に低減化すると、MOSトランジスタのサブスレショールドリーク電流IL が増大してしまう。したがって、MOSトランジスタのしきい値電圧を電源電圧と同様に低減化することはできず、半導体集積回路装置の性能向上、特にその高速化の実現が困難になることが予想される。このような問題点は、たとえば 1993 Symposium on VLSI Circuit Dig. of Tech Papers pp.47-48およびpp.83-84で指摘されている。
【0008】
たとえば図13および図14で示したCMOSインバータ70のnチャネルMOSトランジスタ72では、図15に示すように、しきい値電圧を低減化するとスタンバイモード期間においてn+ 型ドレイン領域83からp- 型ボディ領域82に流入する接合リーク電流が増大する。これにより、p- 型ボディ領域82の電位が上昇し、nチャネルMOSトランジスタ72のサブスレショールドリーク電流IL が増大してしまう。このような現象は、たとえば 1995 Symposium on VLSI Technology Dig. of Tech Papers 12-3 で指摘されている。
【0009】
サブスレショールドリーク電流IL を低減化する方法としては、nチャネルMOSトランジスタ72のp- 型ボディ領域82の電位を固定する方法がある。この方法では、図16に示すように、T字形のゲート電極81′が設けられ、このゲート電極81で覆われたp- 型ボディ領域82′と接触するようにしてp+ 型コンタクト領域85が新たに設けられる。コンタクトホールCHを介してp+ 型コンタクト領域85に一定の基板電位を与えることにより、p- 型ボディ領域82′の電位上昇を防止することができ、サブスレショールドリーク電流IL の低減化を図ることができる。
【0010】
しかし、この方法では、p+ 型コンタクト領域85を設ける必要があるのでレイアウト面積が増大するという問題があった。また、p- 型ボディ領域82とn+ 型ドレイン領域83およびn+ 型ソース領域84との間の容量値が増大し、動作速度が遅延するという問題があった。
【0011】
それゆえに、この発明の主たる目的は、消費電流が少なく、かつレイアウト面積が小さな半導体装置を提供することである。
【0013】
【課題を解決するための手段】
請求項1に係る発明は、SOI基板上に形成され、スタンバイモードとアクティブモードを有する半導体装置であって、ソース領域と、ドレイン領域と、その2つの領域間に位置するボディ領域とを含むMOSトランジスタ、およびスタンバイモード期間のうちの予め定める期間はMOSトランジスタのボディ領域の蓄積電荷を排出するための予め定める電位をソース領域に与え、それ以外の期間は電源電位をソース領域に与えるソース電位切換手段を備えたものである。
【0014】
請求項2に係る発明では、請求項1に係る発明のソース電位切換手段は、スタンバイモード期間において予め定める周期で予め定める電位をソース領域にパルス的に与える。
【0015】
請求項3に係る発明は、SOI基板上に形成され、スタンバイモードとアクティブモードを有する半導体装置であって、それぞれが、ドレイン同士が接続されたpチャネルMOSトランジスタおよびnチャネルMOSトランジスタを含み、直列接続された複数の反転回路、スタンバイモード期間のうちの予め定める期間は各反転回路のpチャネルMOSトランジスタのソース領域とドレイン領域の間にあるボディ領域の蓄積電荷を排出するための第1の電源電位よりも高い昇圧電位をそのpチャネルMOSトランジスタのソースに与え、それ以外の期間はそのpチャネルMOSトランジスタのソースに第1の電源電位を与える第1のソース電位切換手段、およびスタンバイモード期間のうちの予め定める期間は各反転回路のnチャネルMOSトランジスタのソース領域とドレイン領域の間にあるボディ領域の蓄積電荷を排出するための第2の電源電位よりも低い降圧電位をそのnチャネルMOSトランジスタのソースに与え、それ以外の期間はそのnチャネルMOSトランジスタのソースに第2の電源電位を与える第2のソース電位切換手段を備えたものである。
【0016】
請求項4に係る発明では、請求項3に係る発明の第1のソース電位切換手段は、スタンバイモード期間において予め定める周期でpチャネルMOSトランジスタのソースに昇圧電位をパルス的に与え、第2のソース電位切換手段は、スタンバイモード期間において予め定める周期でnチャネルMOSトランジスタのソースに降圧電位をパルス的に与える。
【0026】
【発明の実施の形態】
[実施の形態1]
図1は、この発明の実施の形態1の原理を説明するための図であって、特に、図1(a)は図15と対比される図、図1(b)は図1(a)に示したnチャネルMOSトランジスタ72のp- 型ボディ領域82およびn+ 型ソース領域84の電位を示す図である。
【0027】
図15では、nチャネルMOSトランジスタ72のしきい値電圧を下げるとスタンバイモード期間において非導通状態にあるnチャネルMOSトランジスタ72のドレイン領域83からボディ領域82へ流れる接合リーク電流が増大し、これによってボディ領域82の電位が上昇し、サブスレショールドリーク電流IL が増大することを説明した。
【0028】
そこで、この実施の形態では、図1に示すように、切換スイッチ7を設け、スタンバイモード期間はnチャネルMOSトランジスタ72のn+ 型ソース領域84に負電位Vbb(Vbb<Vss)を与え、アクティブモード期間は従来どおり接地電位Vssを与える。スタンバイモード期間においてnチャネルMOSトランジスタ72のn+ 型ソース領域84に負電位Vbbを与えると、p- 型ボディ領域82とn+ 型ソース領域84の間は順バイアスとなる。このため、p- 型ボディ領域82に蓄積された正電荷がn+ 型ソース領域84に流出し、p- 型ボディ領域82の電位が相対的に低下してサブスレショールドリーク電流IL が減少する。スタンバイモード期間において非導通状態にあるpチャネルMOSトランジスタでは、そのソース領域に昇圧電位Vpp(Vpp>Vcc)を与えることにより、同様の効果が得られる。
【0029】
図2は、図1で説明した原理が適用された半導体集積回路装置の要部を示す回路図である。
【0030】
図2を参照して、この半導体集積回路装置は、SOI基板上に形成されていて、直列接続された複数(図では3つ)のCMOSインバータ1〜3と、2つの切換スイッチ6,7とを備える。インバータ1〜3の各々は、ノードN1とN2の間に直列接続されたpチャネルMOSトランジスタ4およびnチャネルMOSトランジスタ5を含む。初段のインバータ1に入力信号Vinが入力され、最終段のインバータ3から出力信号Voutが出力される。
【0031】
切換スイッチ6の共通端子6cはノードN1に接続され、その一方切換端子6aは電源電位Vccを受け、その他方切換端子6bは昇圧電位Vppを受ける。切換スイッチ7の共通端子7cはノードN2に接続され、その一方切換端子7aは接地電位Vssを受け、その他方切換端子7bは負電位Vbbを受ける。
【0032】
図3および図4は、図2で示した回路の動作を説明するためのタイムチャートである。スタンバイモード期間では、基本的には切換スイッチ6の端子6a,6c間が導通し、切換スイッチ7の端子7a,7c間が導通し、ノードN1,N2にはそれぞれ電源電位Vccおよび接地電位Vssが与えられる。また、入力信号Vinは「L」レベル(接地電位Vss)に固定される。
【0033】
したがって、インバータ1,3のpチャネルMOSトランジスタ4およびインバータ2のnチャネルMOSトランジスタ5が導通状態となり、インバータ1,3のnチャネルMOSトランジスタ5およびインバータ2のpチャネルMOSトランジスタ4が非導通状態となる。
【0034】
このとき、図3に示すように、インバータ1,3のnチャネルMOSトランジスタ5のボディ電位が徐々に上昇しサブスレショールドリーク電流IL が増大する。そこで、切換スイッチ7を予め定める周期で予め定める期間だけ切換えてノードN2すなわちnチャネルMOSトランジスタ5のソースに負電位Vbbをパルス的に与える。これにより、nチャネルMOSトランジスタ5のボディ領域に蓄積された正電荷がソースを介して引抜かれ、nチャネルMOSトランジスタ5のボディ電位が低下しサブスレショールドリーク電流IL が減少する。
【0035】
同様に、インバータ2のpチャネルMOSトランジスタ4のボディ電位が徐々に下降しサブスレショールドリーク電流IL が増大する。そこで、切換スイッチ6を切換スイッチ7と同様に切換えてノードN1すなわちpチャネルMOSトランジスタ4のソースに昇圧電位Vppをパルス的に与える。これにより、pチャネルMOSトランジスタ4のボディ領域に蓄積された負電荷がそのソースを介して引抜かれ、pチャネルMOSトランジスタ4のボディ電位が上昇しサブスレショールドリーク電流IL が減少する。
【0036】
アクティブ期間では、切換スイッチ6の端子6a,6cが導通し切換スイッチ7の端子7a,7cが常に導通し、ノードN1,N2はそれぞれ電源電位Vccおよび接地電位Vssに固定される。
【0037】
アクティブ期間になると、図4に示すように、入力信号Vinすなわちインバータ1のMOSトランジスタ4,5のゲート電位が「L」レベルから「H」レベルに立上がる。このとき、MOSトランジスタ4,5のボディ電位はゲートとのカップリングにより「H」レベルに高速に立上がり、pチャネルMOSトランジスタ4が非導通状態になりnチャネルMOSトランジスタ5が導通状態となってインバータ1は「L」レベルを出力する。応じてインバータ2は「H」レベルを出力しインバータ3は「L」レベルを出力し、出力信号Voutは「L」レベルとなる。
【0038】
この実施の形態では、スタンバイモード期間においてMOSトランジスタ4,5のボディ領域に蓄積された電荷をそのソースを介して引抜いてサブスレショールドリーク電流IL を減少させる。したがって、サブスレショールドリーク電流IL を減少させるためコンタクト領域85を設けてボディ電位を固定していた従来に比べ、レイアウト面積の縮小化を図ることができる。
【0039】
なお、この実施の形態では、スタンバイモード期間において切換スイッチ6,7を予め定める周期でパルス的に切換えたが、これに限るものではなく、スタンバイモード期間において切換スイッチ6の端子6b,6c間および切換スイッチ7の端子7b,7c間を常時導通させてもよい。ただし、この場合は、スタンバイモード期間からアクティブモード期間に移行するとき、ノードN1が昇圧電位Vppから電源電位VccにノードN2が負電位Vbbから接地電位Vssに切換わる時間だけ動作時間が遅延する。また、スタンバイモード期間の消費電流が増大する。
【0040】
また、この実施の形態では、スタンバイモードにおいてMOSトランジスタ4,5のソース電位を切換えたが、パワーダウンモード、バッテリバックアップモード、スリープモードで切換えても同じ効果が得られる。
【0041】
[実施の形態2]
図5は、この発明の実施の形態2による半導体集積回路装置の要部の構成を示す回路図である。
【0042】
図5を参照して、この半導体集積回路装置は、SOI基板上に形成されていて、直列接続された複数(図では3つ)のCMOSインバータ11〜13およびスイッチ21〜26を備える。インバータ11〜13の各々は、ノードN11とN12の間に直列接続されたpチャネルMOSトランジスタ14およびnチャネルMOSトランジスタ15を含む。初段のインバータ11に入力信号Vinが入力され、最終段のインバータ13から出力信号Voutが出力される。
【0043】
スイッチ21〜23の各々の一方端子がそれぞれインバータ11〜13のpチャネルMOSトランジスタ14のボディに接続され、各々の他方端子はともに昇圧電位Vppを受ける。スイッチ24〜26の各々の一方端子はそれぞれインバータ11〜13のnチャネルMOSトランジスタ15のボディに接続され、各々の他方端子はともに負電位Vbbを受ける。
【0044】
次に、図5に示した回路の動作について説明する。スタンバイモード期間では、すべてのスイッチ21〜26は導通状態となり、インバータ11〜13のpチャネルMOSトランジスタ14のボディが昇圧電位Vppに固定され、nチャネルMOSトランジスタ15のボディが負電位Vbbに固定される。アクティブモード期間では、すべてのスイッチ21〜26が非導通状態となりインバータ11〜13のMOSトランジスタ14,15のボディはフローティング状態となる。インバータ列11〜13の動作は、図2で示したインバータ列1〜3と同じであるので説明は省略する。
【0045】
この実施の形態では、スタンバイモード期間ではMOSトランジスタ14,15のボディ電位が固定されてサブスレショールドリーク電流IL が低減化され、アクティブモード期間ではMOSトランジスタ14,15のボディがフローティングされてボディとソース/ドレイン間の容量値が低減化されスイッチング速度の高速化が図られる。したがって、消費電流の低減化と動作速度の高速化の両方が実現される。
【0046】
なお、この実施の形態では、スタンバイモード期間においてpチャネルMOSトランジスタ14のボディに昇圧電位Vppを与えnチャネルMOSトランジスタ15のボディに負電位Vbbを与えたが、pチャネルMOSトランジスタ14のボディに電源電位Vccを与えnチャネルMOSトランジスタ15のボディに接地電位Vssを与えても差し支えない。
【0047】
また、この実施の形態では、スタンバイモード期間の全期間においてスイッチ21〜26を導通状態にしたが、実施の形態1と同様、スイッチ21〜26を予め定める周期でパルス的に導通させてもよい。
【0048】
[実施の形態3]
図6は、この発明の実施の形態3による半導体集積回路装置の要部の構成を示す回路図である。
【0049】
図6を参照して、この半導体集積回路装置は、SOI基板上に形成されていて、直列接続された複数(図では3つ)のCMOSインバータ31〜33と、pチャネルMOSトランジスタ36と、nチャネルMOSトランジスタ37とを含む。インバータ31〜33の各々は、ローカル電源配線LL31とLL32の間に直列接続されたpチャネルMOSトランジスタ34およびnチャネルMOSトランジスタ35を含む。初段のインバータ31に入力信号Vinが入力され、最終段のインバータ33から出力信号Voutが出力される。
【0050】
pチャネルMOSトランジスタ36は、メイン電源配線ML31とローカル電源配線LL31の間に接続され、そのゲートは活性化信号/φaを受ける。nチャネルMOSトランジスタ37は、メイン電源配線ML32とローカル電源配線LL32の間に接続され、そのゲートは活性化信号φaを受ける。メイン電源配線ML31,ML32には、それぞれ電源電位Vccおよび接地電位Vssが与えられる。
【0051】
アクティブ期間になって、活性化信号/φa,φaがそれぞれ活性化レベルの「L」レベルおよび「H」レベルになると、MOSトランジスタ36,37が導通してインバータ31〜33が活性化される。
【0052】
この回路では、スタンバイモード期間はインバータ31〜33が電源電位Vccおよび接地電位Vssから切り離される。したがって、インバータ31〜33を構成するMOSトランジスタ34,35にサブスレショールドリーク電流IL が流れても、MOSトランジスタ36,37のしきい値電圧を高く設定しておく限り、電源に電流が流れることはない。よって、スタンバイモード期間の消費電流を低減化することができる。
【0053】
この回路自体(SOI基板上に形成されている点を除く)は“1V High-Speed Digital Circuit Technology with 0.5 μm Multi-Theshold CMOS,”Proc. IEEE ASIC Conf., 1993, pp186-189に記載されたものであるが、この回路に本発明を適用すれば、さらに高性能化することが可能となる。
【0054】
すなわち、上記文献に記載されているように、単純にスタンバイ期間を活性化信号/φa,φaを非活性化レベルにし、アクティブモード期間は活性化信号/φa,φaを活性化レベルにするだけでは、図8に示すように、サブスレショールドリーク電流IL によってスタンバイモード期間においてローカル電源配線LL31の電位Vcc′が徐々に低下しローカル電源配線LL32の電位Vss′が徐々に上昇する。このため、次にアクティブモードに入ったときローカル電源配線LL31,LL32の電位をそれぞれ電源電位Vcc,接地電位Vssに復帰させるための時間が必要となる。
【0055】
そこで、この実施の形態では、図7に示すように、スタンバイモード期間においても活性化信号/φa,φaを予め定める周期でパルス的に活性化レベルにし、MOSトランジスタ36,37をパルス的に導通させてローカル電源配線LL31,LL32の電位をそれぞれ電源電位Vcc,接地電位Vssに一定に保つ。
【0056】
これにより、pチャネルMOSトランジスタ34のボディ電位を上昇させnチャネルMOSトランジスタ35のボディ電位を低下させてMOSトランジスタ34,35のサブスレショールドリーク電流IL の低減化を図ることができ、かつスタンバイモードからアクティブモードに速やかに移行できる。
【0057】
[実施の形態4]
図9は、この発明の実施の形態4による半導体集積回路装置の要部の構成を示す回路図である。
【0058】
図9を参照して、この半導体集積回路装置が図6に示した半導体集積回路装置と異なる点は、スタンバイモード期間に非導通状態となるインバータ31,33のnチャネルMOSトランジスタ35およびインバータ32のpチャネルMOSトランジスタ34に対応して、それぞれスイッチ38〜40が新たに設けられている点である。スイッチ38の一方端子はインバータ31のnチャネルMOSトランジスタ35のボディに接続され、その他方端子は負電位Vbbを受ける。スイッチ39の一方端子はインバータ32のpチャネルMOSトランジスタ34のボディに接続され、その他方端子は昇圧電位Vppを受ける。スイッチ40の一方端子はインバータ33のnチャネルMOSトランジスタ35のボディに接続され、その他方端子は負電位Vbbを受ける。
【0059】
次に、図9で示した回路の動作について説明する。スタンバイモード期間ではスイッチ38〜40が導通状態になり、インバータ31,33のnチャネルMOSトランジスタ35のボディ電位が負電位Vbbに固定されインバータ32のpチャネルMOSトランジスタ34のボディ電位が昇圧電位Vppに固定される。アクティブモード期間ではスイッチ38〜40が非導通状態となり、インバータ31〜33のMOSトランジスタ34,35のボディがフローティング状態となる。他の動作は図6〜図8で示した回路と同じであるので説明は省略する。
【0060】
この実施の形態でも、実施の形態2と同様の効果が得られる。
[実施の形態5]
図10は、この発明の実施の形態5による半導体集積回路装置の要部の構成を示す回路図である。
【0061】
図10を参照して、この半導体集積回路装置は、SOI基板上に形成されていて、直列接続された複数(図では4つ)のCMOSインバータ41〜44を備える。インバータ41,43の各々はメイン電源配線ML41とローカル電源配線LL41の間に直列接続されたpチャネルMOSトランジスタ45およびnチャネルMOSトランジスタ46を含む。インバータ42,44の各々はローカル電源配線LL41とメイン電源配線ML42の間に直列接続されたpチャネルMOSトランジスタ45およびnチャネルMOSトランジスタ46を含む。ローカル電源配線LL41には、メイン電源配線ML41を介して電源電位Vccが与えられる。ローカル電源配線LL42には、メイン電源配線ML42を介して接地電位Vssが与えられる。
【0062】
入力信号Vinは初段のインバータ41に入力され、出力信号Voutは最終段のインバータ44から出力される。入力信号Vinはスタンバイモード期間は「L」レベルに固定され、アクティブモード期間は「H」レベルとなる。
【0063】
この回路では、スタンバイモード期間においてたとえばインバータ43のnチャネルMOSトランジスタ46のゲートはメイン電源配線ML42から接地電位Vssを受け、そのソースはローカル電源配線LL42から接地電位Vssを受ける。nチャネルMOSトランジスタ46のサブスレショールドリーク電流IL によってローカル電源配線LL42の電位Vss′が上昇すると、nチャネルMOSトランジスタ46のゲート電位がそのソース電位よりも低くなり、サブスレショールドリーク電流IL が低減化される。pチャネルMOSトランジスタ45でも同様の理由でサブスレショールドリーク電流IL が低減化される。
【0064】
この回路自体(SOI基板上に形成されている点を除く)は 1993 Symposium on VLSI Circuit Dig. of Tech Papers pp.47-48に記載されたものであるが、この回路に本発明を適用すれば、さらにサブスレショールドリーク電流IL の低減化が可能となる。
【0065】
すなわち、この半導体集積回路装置では、さらに切換スイッチ47,48が設けられる。切換スイッチ47の共通端子47cがローカル電源配線LL41に接続され、その一方切換端子47aはメイン電源配線ML41に接続され、その他方切換端子47bは昇圧電位Vppを受ける。切換スイッチ48の共通端子48cはローカル電源配線LL42に接続され、その一方切換端子48aはメイン電源配線ML42に接続され、その他方切換端子48bは負電位Vbbを受ける。
【0066】
図11に示すように、スタンバイモード期間においてサブスレショールドリーク電流IL によってローカル電源配線LL42の電位Vss′が上昇し、インバータ41,43のnチャネルMOSトランジスタ46のボディ電位が上昇してサブスレショールドリーク電流IL が増大してきたときに、予め定める時間だけスイッチ48を切換えてローカル電源配線LL42に負電位Vbbをパルス的に与える。これにより、インバータ41,43のpチャネルMOSトランジスタ46のボディ電位を低下させてサブスレショールドリーク電流IL を低減化させることができる。
【0067】
同様に、スタンバイモード期間においてサブスレショールドリーク電流IL によってローカル電源配線LL41の電位Vcc′が低下し、インバータ42,44のpチャネルMOSトランジスタ45のボディ電位が低下してサブスレショールドリーク電流が増大してきたときに、予め定める時間だけスイッチ47を切換えてローカル電源配線LL41に昇圧電位Vppをパルス的に与える。これにより、インバータ42,44のpチャネルMOSトランジスタ45のボディ電位を低下させてサブスレショールドリーク電流IL を低減化させることができる。
【0068】
この実施の形態でも、実施の形態1と同じ効果が得られる。
なお、ローカル電源配線LL42の電位Vss′が接地電位Vssよりも低くなり過ぎると非導通状態にあるべきnチャネルMOSトランジスタ46が導通し、ローカル電源配線LL41の電位Vcc′が電源電位Vccよりも高くなり過ぎると非導通状態にあるべきpチャネルMOSトランジスタ45が導通してしまうので、非導通状態にあるべきMOSトランジスタ45,46を導通させないように負電位Vbbおよび昇圧電位Vppを適値に設定する必要がある。
【0069】
[実施の形態6]
図12は、この発明の実施の形態6による半導体集積回路装置の要部の構成を示す回路図である。
【0070】
図12を参照して、この半導体集積回路装置が図10の半導体集積回路装置と異なる点は、スイッチ47,48が除去されてローカル電源配線LL41,LL42がそれぞれメイン電源配線ML41,ML42に直接接続されている点と、スイッチ51〜54が新たに設けられている点である。スイッチ51,53の各々の一方端子はそれぞれインバータ41,43のnチャネルMOSトランジスタ46のボディに接続され、各々の他方端子はともに負電位Vbbを受ける。スイッチ52,54の各々の一方端子はそれぞれインバータ42,44のpチャネルMOSトランジスタ45のボディに接続され、各々の他方端子はともに昇圧電位Vppを受ける。
【0071】
次に、図12で示した回路の動作について説明する。スタンバイモード期間ではスイッチ51〜54は導通状態になり、インバータ41,43のnチャネルMOSトランジスタ46のボディが負電位Vbbに固定され、インバータ42,44のpチャネルMOSトランジスタ45のボディが昇圧電位Vppに固定される。アクティブモード期間ではスイッチ51〜54は非導通状態になり、インバータ41〜43のMOSトランジスタ45,46のボディがフローティング状態となる。
【0072】
この実施の形態でも、実施の形態2と同様の効果が得られる。
【0073】
【発明の効果】
以上のように、請求項1に係る発明では、スタンバイモード期間のうちの予め定める期間にMOSトランジスタのソース領域に電源電位と異なる予め定める電位が与えられ、MOSトランジスタのボディ領域の蓄積電荷が排出されてサブスレショールドリーク電流が低減化される。したがって、コンタクト領域によってボディ電位を固定することによりサブスレショールドリーク電流の低減化を図っていた従来に比べ、コンタクト領域の分だけレイアウト面積の縮小化を図ることができる。
【0074】
請求項2に係る発明では、スタンバイモード期間においてMOSトランジスタのソース領域に予め定める電位が予め定める周期でパルス的に与えられる。したがって、予め定める電位を与えることにより生ずる消費電流が最小限に抑えられる。
【0075】
請求項3に係る発明では、スタンバイモード期間のうちの予め定める期間に、反転回路のpチャネルMOSトランジスタおよびnチャネルMOSトランジスタのソースにそれぞれ昇圧電位および降圧電位が与えられ、pチャネルMOSトランジスタおよびnチャネルMOSトランジスタのボディ領域の蓄積電荷が排出されてサブスレショールドリーク電流が低減化される。したがって、請求項1に係る発明と同じ効果が得られる。
【0076】
請求項4に係る発明では、スタンバイモード期間において、pチャネルMOSトランジスタのソースに昇圧電位が予め定める周期でパルス的に与えられ、nチャネルMOSトランジスタのソースに降圧電位が予め定める周期でパルス的に与えられる。したがって、昇圧電位および降圧電位を与えることにより生じる消費電流が最小限に抑えられる。
【図面の簡単な説明】
【図1】 この発明の実施の形態1の原理を説明するための図である。
【図2】 図1で示した原理が適用された半導体集積回路装置の要部の構成を示す回路図である。
【図3】 図2で示した回路の動作を説明するためのタイムチャートである。
【図4】 図2で示した回路の動作を説明するための他のタイムチャートである。
【図5】 この発明の実施の形態2による半導体集積回路装置の要部の構成を示す回路図である。
【図6】 この発明の実施の形態3による半導体集積回路装置の要部の構成を示す回路図である。
【図7】 図6で示した回路の動作を説明するためのタイムチャートである。
【図8】 図6で示した回路の効果を説明するための図である。
【図9】 この発明の実施の形態4による半導体集積回路装置の要部の構成を示す回路図である。
【図10】 この発明の実施の形態5による半導体集積回路装置の要部の構成を示す回路図である。
【図11】 図10に示した回路の動作を説明するためのタイムチャートである。
【図12】 この発明の実施の形態6による半導体集積回路装置の要部の構成を示す回路図である。
【図13】 従来の半導体集積回路装置のCMOSインバータの構成を示す回路図である。
【図14】 図13に示したnチャネルMOSトランジスタのデバイス構造を示す図である。
【図15】 図13に示した回路の問題点を説明するための図である。
【図16】 図13に示したnチャネルMOSトランジスタの他のデバイス構造を示す図である。
【符号の説明】
1〜3,11〜13,31〜33,41〜44,70 CMOSインバータ、4,14,34,36,45,71 pチャネルMOSトランジスタ、5,15,35,37,46,72 nチャネルMOSトランジスタ、6,7,21〜26,38〜40,47,48,51〜54 スイッチ、73 SOI基板、74シリコン基板、75 SiO埋込酸化層、76 p- 型シリコン層、77 SiO絶縁層、81 ゲート電極、82 p- 型ボディ領域、83 n+ 型ドレイン領域、84 n+ 型ソース領域、85 p+ 型コンタクト領域。
Claims (4)
- SOI基板上に形成され、スタンバイモードとアクティブモードを有する半導体装置であって、
ソース領域と、ドレイン領域と、該2つの領域間に位置するボディ領域とを含むMOSトランジスタ、および
前記スタンバイモード期間のうちの予め定める期間は前記MOSトランジスタのボディ領域の蓄積電荷を排出するための予め定める電位を前記ソース領域に与え、それ以外の期間は電源電位を前記ソース領域に与えるソース電位切換手段を備える、半導体装置。 - 前記ソース電位切換手段は、前記スタンバイモード期間において予め定める周期で前記予め定める電位を前記ソース領域にパルス的に与える、請求項1に記載の半導体装置。
- SOI基板上に形成され、スタンバイモードとアクティブモードを有する半導体装置であって、
それぞれが、ドレイン同士が接続されたpチャネルMOSトランジスタおよびnチャネルMOSトランジスタを含み、直列接続された複数の反転回路、
前記スタンバイモード期間のうちの予め定める期間は各反転回路のpチャネルMOSトランジスタのソース領域とドレイン領域の間にあるボディ領域の蓄積電荷を排出するための第1の電源電位よりも高い昇圧電位を該pチャネルMOSトランジスタのソースに与え、それ以外の期間は該pチャネルMOSトランジスタのソースに前記第1の電源電位を与える第1のソース電位切換手段、および
前記スタンバイモード期間のうちの予め定める期間は各反転回路のnチャネルMOSトランジスタのソース領域とドレイン領域の間にあるボディ領域の蓄積電荷を排出するための第2の電源電位よりも低い降圧電位を該nチャネルMOSトランジスタのソースに与え、それ以外の期間は該nチャネルMOSトランジスタのソースに前記第2の電源電位を与える第2のソース電位切換手段を備える、半導体装置。 - 前記第1のソース電位切換手段は、前記スタンバイモード期間において予め定める周期で前記pチャネルMOSトランジスタのソースに前記昇圧電位をパルス的に与え、
前記第2のソース電位切換手段は、前記スタンバイモード期間において予め定める周期で前記nチャネルMOSトランジスタのソースに前記降圧電位をパルス的に与える、請求項3に記載の半導体装置。
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