JP3645593B2 - 半導体集積回路装置 - Google Patents
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Description
【産業上の利用分野】
この発明は半導体装置に関し、特にCMOSトランジスタ(相補絶縁ゲート型電界効果トランジスタ)で構成される論理ゲートを含む半導体装置の消費電流を低減するための構成に関する。より特定的には、DRAM(ダイナミック・ランダム・アクセス・メモリ)などの半導体記憶装置のサブスレッショルド電流を低減するための構成に関する。
【0002】
【従来の技術】
消費電力が極めて小さい半導体回路としては、CMOS回路がよく知られている。
【0003】
図24は、CMOSインバータの構成を示す図である。図24において、CMOSインバータは、一方動作電源電圧Vccを受ける電源ノード900と出力ノード901との間に設けられ、そのゲートに入力信号INを受けるpチャネルMOSトランジスタ(絶縁ゲート型電界効果トランジスタ)PTと、他方動作電源電圧Vss(通常、接地電位)を受ける他方電源ノード902と出力ノード901との間に設けられ、そのゲートに入力信号INを受けるnチャネルMOSトランジスタNTを含む。出力ノード901に負荷容量Cが存在する。入力信号INがローレベルのときには、pチャネルMOSトランジスタPTがオン状態、nチャネルMOSトランジスタNTがオフ状態となり、容量負荷CがpチャネルMOSトランジスタPTを介して充電され、出力信号OUTが電源電圧Vccレベルとなる。この負荷容量Cの充電が完了すると、pチャネルMOSトランジスタPTは、そのソースおよびドレイン電位が同じとなり、オフ状態となる。したがってこのときには、電流が流れず、消費電力は無視することができる。
【0004】
入力信号INがハイレベルのときには、pチャネルMOSトランジスタPTはオフ状態、nチャネルMOSトランジスタNTはオン状態となり、負荷容量CはnチャネルMOSトランジスタNTを介して他方電源電位Vssレベルにまで放電される。この放電が完了するとnチャネルMOSトランジスタNTはソースおよびドレイン電位が同じとなり、オフ状態となる。したがってこの状態においても消費電力は無視することができる。
【0005】
MOSトランジスタを流れるドレイン電流ILは、MOSトランジスタのゲート−ソース間電圧の関数で表わされる。MOSトランジスタのしきい値電圧の絶対値よりもそのゲート−ソース間電圧の絶対値が大きくなると、大きなドレイン電流が流れる。ゲート−ソース間電圧の絶対値がしきい値電圧の絶対値以下となってもドレイン電流は完全に0とはならない。この電圧において流れるドレイン電流はサブスレッショルド電流と呼ばれ、ゲート−ソース間電圧に指数関数的に比例する。
【0006】
図25にnチャネルMOSトランジスタのサブスレッショルド電流特性を示す。図25において、横軸はゲート−ソース間電圧VGSを示し、縦軸にドレイン電流ILの対数値を示す。図25において、直線IおよびIIの直線領域がサブスレッショルド電流である。しきい値電圧は、このサブスレッショルド電流領域において所定の電流を与えるゲート−ソース間電圧として定義される。たとえば、ゲート幅(チャネル幅)10μmのMOSトランジスタにおいて10mAのドレイン電流が流れるときのゲート−ソース間電圧がしきい値電圧として定義される。図25において、その所定の電流I0と対応のしきい値電圧VT0およびVT1を示す。
【0007】
MOSトランジスタの微細化に伴って電源電圧Vccもスケーリング則に沿って低下される。このため、MOSトランジスタのしきい値電圧の絶対値Vthは同様にスケーリング則に沿って低下させないと、性能向上が図れない。たとえば、図24に示すCMOSインバータにおいて、電源電圧Vccが5Vで、nチャネルMOSトランジスタNTのしきい値電圧Vthが1Vとすると、入力信号INが0Vから1V以上となったときに、大きなドレイン電流が生じ、負荷容量Cの放電が始まる。このとき、しきい値電圧Vthを同じ値にしたままで電源電圧Vccをたとえば3Vに低下させた場合においても同様、入力信号INが1V以上となったときでないとnチャネルMOSトランジスタNTをオン状態として大きな電流で負荷容量Cを放電することはできない。すなわち、電源電圧Vccが5Vの場合入力信号INの振幅の1/5の時点で容量負荷の放電が生じるのに対し、電源電圧Vccが3Vの場合、入力信号INの振幅の1/3の時点で容量負荷Cの放電が始まる。したがって入出力応答特性が悪化し、高速動作を保証することができなくなる。そこで、しきい値電圧の絶対値Vthは電源電圧と同様スケーリングする必要が生じる。
【0008】
しかしながら、図25に示すように、しきい値電圧VT1をしきい値電圧VT0に低下させた場合、サブスレッショルド電流特性は、直線Iから直線IIへ移行する。したがって、ゲート電圧が0V(Vssレベル)となったときのサブスレッショルド電流がIL1からIL0に上昇し、消費電流が増加するため、しきい値電圧の絶対値Vthを電源電圧と同様にスケールダウンすることができなくなり、動作特性、特に高速動作特性を実現するのが困難になることが予想される。
【0009】
そこで、高速動作特性を損なうことなくサブスレッショルド電流を抑制するための構成が、1993シンポジウム・オン・VLSI・サーキット、ダイジェスト・オブ・テクニカル・ペーパーズの第47頁ないし第48頁および第83頁ないし第84頁それぞれにおいて堀内等および高島等により開示されている。
【0010】
図26は、上述の文献において堀内等が示す電源線の構成を示す図である。図26においては、CMOS回路として、n個の縦続接続されたCMOSインバータf1〜fnを一例として示す。インバータf1〜f4の各々は、図24に示す構成と同じ構成を備える。
【0011】
一方の動作電源電圧を供給する経路においては、電源電圧Vccを受ける第1の電源ノード910に第1の電源線911が接続され、この第1の電源線911と平行に第2の電源線912が配置される。第1の電源線911と第2の電源線912とは高抵抗Raにより接続される。この抵抗Raと並列に、第1の電源線911と第2の電源線912とを制御信号φcに応答して選択的に接続するpチャネルMOSトランジスタQ1が設けられる。第1の電源線911と第2の電源線912の間には、また第2の電源線912の電位を安定化するための比較的大きな容量を有するキャパシタCaが設けられる。
【0012】
他方電源電圧Vss(接地電位:0V)の伝達経路においては、この他方電源電圧(以下、単に接地電圧と称す)Vssを受ける第2の電源ノード920に接続される第3の電源線921と、この第3の電源線921と平行に配置される第4の電源線922を含む。第3の電源線921と第4の電源線922の間には、高抵抗Rbが設けられ、この抵抗Rbと並列に、制御信号φsに応答して選択的に第3の電源線921と第4の電源線922を接続するnチャネルMOSトランジスタQ2が設けられる。また、第3の電源線921と第4の電源線922の間には、この第4の電源線922の電位を安定化するための大きな容量を有するキャパシタCbが設けられる。
【0013】
奇数段のインバータf1、f3、…は、その一方動作電源ノード(高電位を受ける電源ノード)が第1の電源線911に接続され、他方電源ノード(低電位を受ける電源ノード)が第4の電源線922に接続される。偶数段のインバータf2、…は、その一方動作電源ノードが第2の電源線912に接続され、他方電源ノードが第3の電源線921に接続される。次に動作について説明する。
【0014】
DRAMにおいては、スタンバイ時においては、その信号の状態は予め予測可能である。またその出力信号の状態も同様予測可能である。図26に示す構成では、入力信号INがスタンバイ時にローレベルとなり、アクティブサイクル時にハイレベルとなる。スタンバイサイクル時には、制御信号φcがハイレベル、制御信号φsがローレベルとされ、MOSトランジスタQ1およびQ2はともにオフ状態とされる。この状態においては、電源線911および912は高抵抗Raを介して接続され、電源線921および922も高抵抗Rbを介して接続される。電源線912の電位VCLは、
VCL=Vcc−Ia・Ra
となり、電源線922の電圧VSLは、
VSL=Vss+Ib・Rb
となる。ここで、IaおよびIbは抵抗RaおよびRbをそれぞれ流れる電流を示す。入力信号INは、今、接地電位Vssレベルである。インバータf1においては、pチャネルMOSトランジスタPTがオン状態であり、出力ノードを電源線911上の電源電位Vccレベルに充電している。一方、nチャネルMOSトランジスタNTは、そのソース電位(電源ノード902の電位)が中間電位VSLであり、接地電位Vssよりも高い電位レベルに設定される。したがって、このnチャネルMOSトランジスタNTは、そのゲート−ソース間電圧が負電圧となり、図25に示すように、サブスレッショルド電流はゲート−ソース間電圧が−VSLのときのサブスレッショルド電流IL2となり、電源ノード902の電位が接地電位Vssのときに流れるサブスレッショルド電流IL1よりも小さくされる。ここで、MOSトランジスタの動作特性については図25に示す直線Iに従って説明する。またnチャネルMOSトランジスタのオン/オフ状態は、そのゲート−ソース間電圧がしきい値電圧よりも高くなったときをオン状態として示し、そのゲート−ソース間電圧がしきい値電圧よりも小さくなったときはオフ状態として示す。PチャネルMOSトランジスタの場合は逆である。
【0015】
インバータf2においては、その入力信号/IN(インバータf1の出力信号)が電源電位Vccレベルのハイレベルである。したがって、インバータf2においては、pチャネルMOSトランジスタがオフ状態、nチャネルMOSトランジスタがオン状態となる。pチャネルMOSトランジスタは、そのソースが電源線912に接続されており、電圧VCLを受けている。したがって、インバータf2において、pチャネルMOSトランジスタのゲート電位はそのソース電位よりも高くなり、nチャネルMOSトランジスタの場合と同様サブスレッショルド電流も抑制される。後段のインバータf3〜fnにおいても同様である。したがってスタンバイ時においてインバータf1〜fnにおけるサブスレッショルド電流が抑制され、スタンバイ電流が低減される。
【0016】
アクティブサイクルが始まると、制御信号φcがローレベル、制御信号φsがハイレベルとされ、MOSトランジスタQ1およびQ2はともにオン状態とされる。MOSトランジスタQ1およびQ2は、大きなチャネル幅Wを有しており、インバータf1〜fnに対し十分に充放電電流を供給することができる。この状態においては、電源線912および922の電位はそれぞれ電源電位Vccおよび接地電位Vssレベルとなる。これにより、アクティブサイクル時において入力信号INに従ってその出力信号OUTも確定状態とされる。
【0017】
【発明が解決しようとする課題】
図27に、図26に示す回路の動作波形および電源線を流れる電流を示す。図27に示すように、スタンバイサイクルにおいては、信号φsおよびφcに応答してMOSトランジスタQ1およびQ2がともにオフ状態であり、電源線912上の電圧VCLおよび電源線922上の電圧VSLはそれぞれ電源電圧Vccおよび接地電位Vss(0V)の間の中間電位となる。この状態においてインバータf1〜f4においてサブスレッショルド領域のMOSトランジスタ(オフ状態のMOSトランジスタ)はより強いオフ状態とされ、サブスレッショルド電流は低減される。
【0018】
アクティブサイクルにおいては、制御信号φsおよびφcがそれぞれハイレベルおよびローレベルとされ、MOSトランジスタQ1およびQ2はオン状態となり、電源線912上の電圧VCLは電源電位Vccに等しくなり、また電源線922上の電圧VSLは接地電位Vssに等しくなる。アクティブサイクルの開始時には、電源線912を充電するために電源電流Iccが流れ(VCL充電電流)、次いで入力信号INが変化すると、応じてインバータf1〜fnが動作し、その信号レベルを変化するために充放電電流が生じ、比較的大きな動作電流が生じる。
【0019】
スタンバイサイクルからアクティブサイクルへの移行時において、トランジスタQ1およびQ2はオン状態とされて電圧VCLおよびVSLの電源電位Vccおよび接地電位Vssにそれぞれ等しくされる。電源線912および922には、配線容量が存在しまたはそれに接続されるトランジスタによる寄生容量(トランジスタの接合容量)が付随しており、電源線912および922の電圧VCLおよびVSLがそれぞれ電源電位Vccおよび接地電位Vssに復帰するまでにある期間が必要とされる。スタンバイ電流を小さくするために、電圧VCLと電源電位Vccとの差および電圧VSLと接地電位Vssとの差が大きくされた場合には、電源線912および922の電圧VCLおよびVSLはそれぞれ所定の電位VccおよびVssに復帰するまでの時間が長くなる。このとき電源線912および922に接続される回路(インバータf1〜fn)が動作した場合、これらのメイン電源線の電圧レベルが不安定となり、これらの回路の動作速度が遅くなり(一般に、MOSトランジスタの動作速度はそのゲート電圧および電源電圧の関数として与えられる)、所望の条件を満足する動作特性が得られず、信号伝播遅延が大きくなる。したがって、電源線921および922の電圧VCLおよびVSLが電源電位Vccおよび接地電位Vssに復帰した後に、電源線912および922から動作電源電圧を受ける回路を動作させる必要がある。したがって、この場合、電源線912および922に接続される回路の動作開始タイミングが遅くなり、DRAMの場合、そのアクセス時間が長くなるという問題が生じる。
【0020】
それゆえに、この発明の目的は、低消費電流で高速動作する半導体集積回路装置を提供することである。
【0021】
この発明の他の目的は、動作速度に悪影響を及ぼすことなくスタンバイサイクルにおける消費電流を十分に抑制することのできる半導体集積回路装置を提供することである。
【0022】
この発明のさらに他の目的は、アクセス時間の増大をもたらすことなくスタンバイサイクルにおける消費電流を十分に抑制することのできる半導体集積回路装置を提供することである。
【0024】
【課題を解決するための手段】
請求項1に係る半導体集積回路装置は、第1の電源電圧を伝達するメイン電源線と、サブ電源線と、動作サイクル規定信号に応答して、このメイン電源線とサブ電源線とを電気的に接続するスイッチングトランジスタと、その一方導通ノードがメイン電源線に接続され、かつその他方導通ノードがサブ電源線に接続されかつその制御電極が一方および他方導通ノードのうちのドレインに接続されるダイオード接続となるようにメイン電源線およびサブ電源線の一方に接続される絶縁ゲート型電界効果トランジスタと、サブ電源線に接続される一方導通ノードを有しかつ動作サイクル規定信号がスタンバイサイクルを示すとき非導通状態とされるトランジスタ素子を含み、与えられた入力信号に所定の論理処理を施して出力する論理ゲートと、絶縁ゲート型電界効果トランジスタのバックゲートに基準電圧を印加する基準電圧発生回路と、この基準電圧のレベルを調節する電圧レベル調節回路を備える。
【0026】
また、好ましくは、基準電圧発生回路は、パワーダウンモードを指定する信号に応答して、その基準電圧の電圧レベルを変更する手段を含む。
【0027】
また好ましくは、行および列のマトリックス状に配列される複数のメモリセルを有するメモリセルアレイと、このメモリセルアレイの不良メモリセルの行または列のアドレス特定する不良アドレスを記憶する溶断可能なリンク素子を含むプログラム回路と、そのプログラム回路の溶断可能なリンク素子と同じ材料で構成されるプログラム素子を含み、基準電圧の電圧レベルを調整するレベル調整回路をさらに備える。
【0028】
また好ましくは、行および列のマトリックス状に配列される複数のメモリセルを含むメモリセルアレイと、電源電圧線上の電圧を一方動作電源電圧として動作し、動作サイクル規定信号、データ入出力モード指定信号およびアドレス信号を含む外部信号をバッファ処理して内部信号を生成する入力バッファとをさらに備える。論理ゲートは、好ましくは、この入力バッファからの内部信号に含まれる行アドレス信号をデコードしてメモリセルアレイの行を指定する行指定信号を発生する行デコード回路を含む。
【0030】
また好ましくは、第2のサブ電源線と、動作サイクル規定信号に応答してこの第2のサブ電源線とメイン電源線とを電気的に接続する第2のスイッチングトランジスタと、基準電圧発生手段からの先の基準電圧とは異なる電圧レベルの第2の基準電圧を受けるバックゲートと、その一方導通ノードがメイン電源線に接続され、その他方導通ノードが第2のサブ電源線に接続されかつその制御電極ノードがダイオード接続となるようにメイン電源線またはサブ電源線に接続される第2の絶縁ゲート型電界効果トランジスタと、第2のサブ電源線に結合される一方導通ノードを有しかつ動作サイクル規定信号がスタンバイサイクルを示すとき非導通状態とされるトランジスタ素子を含み、与えられた入力信号に所定の論理処理を施して出力する第2の論理ゲートをさらに備える。
【0033】
【作用】
請求項1の半導体集積回路装置において、絶縁ゲート型電界効果トランジスタのバックゲートに基準電圧が印加されており、この絶縁ゲート型電界効果トランジスタのしきい値電圧を製造パラメータのばらつきにかかわらずほぼ一定値に維持することができ、このダイオード接続された絶縁ゲート型電界効果トランジスタにより安定に所望の電圧レベルにサブ電源線を維持することができる。
【0034】
また、基準電圧調整手段により基準電圧を調整することにより、サブ電源線の電圧のメイン電源線上の電源電圧への復帰時間およびスタンバイサイクル時における消費電流を最適化することができる。
【0035】
パワーダウンモード指定信号に従って基準電圧を変更することにより、たとえばデータ保持モードのような特殊モード時においてスタンバイ電流をより低減することが可能となり、動作モードに応じた消費電流およびサブ電源線上の電圧を実現することができる。
【0036】
基準電圧レベル調整のためのプログラム素子は、メモリセルアレイの不良メモリセル救済のための冗長回路に含まれるプログラム用のリンク素子と同じ材料とすることにより、この冗長回路の不良アドレスプログラムと同じプロセスにおいて基準電圧レベル設定のためのプログラム素子のプログラムを行なうことができ、基準電圧設定のためのプログラム時間を見掛け上なくすことができる。
【0037】
外部信号を入力する入力バッファをメイン電源線の電圧で動作させることにより、その動作電源電圧の所定電圧レベルへの復帰時間をなくして早いタイミングで動作可能状態とし、行選択回路のような動作開始タイミングの遅い回路は、サブ電源線からの電圧を電源電圧として動作させることにより、サブ電源線の電圧レベルのメイン電源線上の電圧レベルへの復帰時間を見掛け上なくすことができ、スタンバイ電流の増大をもたらすことなくアクセス時間の増大を防止することができる。
【0038】
サブ電源線の電圧レベルを決定する基準電圧の電圧レベルを異ならせることにより、その入力信号の確定タイミングが早い回路に対しては、メイン電源線の電圧に対する差を小さくしてメイン電源線上の電圧への復帰時間を短縮しておくことにより、スタンバイ電流の増大をもたらすことがなくまた各論理ゲートの動作開始タイミングを遅らせる必要がなく、高速動作が可能となる。
【0040】
【実施例】
この発明は、動作サイクルとしてスタンバイサイクルとアクティブサイクルとを有し、かつスタンバイサイクルにおいての論理ゲートの入出力信号の論理レベルが予め決定することのできる半導体集積回路に対し適用することができる。しかしながら、以下の説明においては、半導体集積回路の一例として、ダイナミック・ランダム・アクセス・メモリのようなダイナミック型半導体記憶装置について説明する。
【0041】
図1は、この発明の一実施例である半導体記憶装置(DRAM)の全体の構成を概略的に示す図である。図1において、DRAMは、メモリセルMCが行および列のマトリックス状に配列されるメモリセルアレイ100と、アドレスバッファ102からの内部ロウアドレス信号(Xアドレス)RAをデコードし、メモリセルアレイ100における対応の行(ワード線)を選択する行選択回路104と、アドレスバッファ102からの内部コラムアドレス信号(Yアドレス)CAをデコードし、メモリセルアレイ100における列(ビット線BLおよび/BL)を選択する列選択回路106と、行選択回路104および列選択回路106により選択された行および列の交差部に対応して配置されるメモリセルに対しデータの書込または読出を行なうための入出力回路108を含む。
【0042】
図1においては、1本のワード線WLと1本のビット線BL(または/BL)の交差部に対応して配置されるメモリセルMCを代表的に示す。メモリセルアレイ100においては、「折返しビット線構成」の場合、列線は互いに相補な信号を伝達するビット線対BLおよび/BLにより構成され、1列に配列されたメモリセルは対応のビット線対の一方のビット線BL(または/BL)に接続される。ワード線WLには1行に配列されたメモリセルMCが接続される。メモリセルMCは、情報を記憶するメモリキャパシタMQと、対応のワード線WL上の信号電位に応答してメモリキャパシタMQを対応のビット線BL(または/BL)に接続するメモリトランジスタMTを含む。
【0043】
DRAMはさらに、外部から与えられる制御信号、すなわち、ロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CASおよびライトイネーブル信号/WEに従って様々な内部制御信号を発生する制御回路110と、一方電源ノード20に与えられた一方電源電圧Vccからハイレベル電源電圧VCLを生成して各回路に供給する電源電圧供給回路120と、他方電源ノード(接地ノード)30に与えられた他方電源電圧(接地電圧)Vssからローレベル電源電圧VSLを生成して各回路へ供給する接地電圧供給回路130とを備える。
【0044】
図1においては、電源電圧供給回路120は、電源電位Vccとハイレベル電源電圧VCLをともに内部の各回路へ伝達するように示される。これは、後に説明するように、各回路に対してメイン電源線とサブ電源線とにより電源電圧Vccおよびハイレベル電源電圧VCLがともに伝達されることを示すためである。同様に、接地電圧供給回路130も接地電位Vssとローレベル電源電圧VSLを内部回路へ伝達するように示される。
【0045】
また図1においては、電源端子20に与えられる電源電位Vccおよび接地端子30に与えられる接地電位Vssから高電圧Vppおよび負電圧Vbbを発生させるVpp発生回路256およびVbb発生回路250が示される。Vpp発生回路256からの高電圧Vppは、行選択回路104を介してメモリセルアレイ100における選択ワード線WL2に伝達される。これによりメモリセルMCに含まれるトランジスタMTのしきい値電圧損失によるメモリキャパシタMQへの書込電圧の損失を防止する。Vbb発生回路250からの負電圧Vbbは少なくともメモリアレイ100の基板領域へ印加される。負電圧Vbbをメモリアレイ100の基板領域へ印加することにより、後にも説明するがnチャネルMOSトランジスタのしきい値電圧の安定化、信号配線領域における寄生MOSトランジスタのターンオンの防止、などを実現する。
【0046】
制御回路110の構成は後に詳細に説明するが、行選択動作に関連する制御信号を発生する回路と、列選択動作に関連する制御信号を発生する回路とを含む。ロウアドレスストローブ信号/RASは、DRAMの動作サイクル、すなわち、外部アクセス待機状態のスタンバイサイクルと外部アクセスが行なわれるアクティブサイクルとを決定するとともに、DRAM内の行選択に関連する動作を開始させる。ロウアドレスストローブ信号/RASにより活性/非活性が決定される回路をロウ系回路と以下称する。
【0047】
コラムアドレスストローブ信号/CASは、信号/RASの活性化時(Lレベル)においてDRAMの列選択に関連する動作(データ入出力動作を含む)を開始させる。ライトイネーブル信号/WEはデータ書込を行なうか否かを示し、ローレベル時にデータ書込を指定し、ハイレベル時にデータ読出を指定する。データ読出タイミングはコラムアドレスストローブ信号/CASの活性化により決定され、データ書込タイミングは信号/WEおよび/CASの遅い方の活性化により決定される。信号/CASにより活性/非活性が決定される回路をコラム系回路と以下称す。出力イネーブル信号/OEが更に与えられる構成が利用されてもよい。
【0048】
電源電圧供給回路120および接地電圧供給回路130は、その構成は後に詳細に説明するが、ロウ系回路およびコラム系回路に対し別々に設けられるとともに、電圧VCL、VSLを伝達する電源線のインピーダンス(抵抗)をDRAMの動作状態(動作サイクルおよび動作期間)に応じて変更することにより、サブスレッショルド電流を抑制する。
【0049】
次に、この図1に示すDRAMのデータ入出力動作について簡単に図2に示す動作波形図を併せて参照して説明する。外部ロウアドレスストローブ信号/RASがハイレベルの非活性時においては、DRAMはスタンバイサイクルにある。この状態において、メモリセルアレイ100においては、ワード線WLは非選択状態のローレベルにあり、ビット線BLおよび/BLも中間電位(Vcc/2)レベルにプリチャージされている。センスアンプ活性化信号SOも非活性状態のローレベルにある。
【0050】
図1に示していないが、ビット線対BL,/BLそれぞれに対してセンスアンプが設けられており、活性化時にはこのセンスアンプは対応のビット線対の各ビット線の電位を差動的に増幅する。入出力データDin(およびQ)は無効状態である。図2においては、これはハイインピーダンス(電気的にフローティング状態)Hi−Zとして示す。
【0051】
信号/RASがローレベルに立下がると、アクティブサイクルが始まり、DRAMの内部アクセスが行なわれる。まず、中間電位に保持されていたビット線BLおよび/BLがそのプリチャージ電位でフローティング状態とされる。アドレスバッファ102は、制御回路110の制御の下に、与えられたアドレス信号を取込み内部ロウアドレス信号RAを発生する。行選択回路104がこの内部ロウアドレス信号RAをデコードし、アドレス指定された行に対応して設けられたワード線の電位をハイレベルに立上げる。選択されたワード線WLに接続されるメモリセルの保持するデータ(メモリキャパシタMQの一方電極(ストレージノード)の電位)が対応のビット線BLまたは/BLへ伝達される(メモリトランジスタMTを介して)。これにより、ビット線BLまたは/BLの電位が伝達されたメモリセルの保持データに従って変化する。対をなす他方のビット線/BLまたはBLは、プリチャージ電位(Vcc/2)を保持している。
【0052】
次いでセンスアンプ活性化信号SOが活性化され、図示しないセンスアンプが動作し、ビット線対BLおよび/BLの電位を差動的に増幅することにより、メモリセルの保持データを検知増幅する。図2においては、選択されたメモリセルがハイレベルデータを保持している場合が示される。ビット線BLおよび/BLの電位がハイレベル(電源電圧Vccレベル)およびローレベル(接地電圧Vssレベル)に確定するとコラムインターロック期間が終了し、コラム系回路の動作が許可される。
【0053】
このコラム系回路の出力信号が有効とされる期間においては、外部コラムアドレスストローブ信号/CASが有効とされ、活性状態となり、ローレベルとなる。このローレベルのコラムアドレスストローブ信号/CASに応答して、アドレスバッファ102は、アドレス信号を取込み内部コラムアドレス信号CAを発生する。列選択回路106がこの内部コラムアドレス信号CAをデコードし、メモリセルアレイ100において対応の列(ビット線対)を選択する。入出力回路108は、データ読出時においては、このコラムアドレスストローブ信号/CASの立下がりに応答して有効データQを出力する。データ書込時においては、ライトイネーブル信号/WEおよびコラムアドレスストローブ信号/CASがともにローレベルとされると、外部書込データDから有効な内部書込データが生成され、選択されたメモリセル(選択された行および列の交差部に配置されたメモリセル)へ書込まれる。
【0054】
必要なメモリセルのデータの書込/読出が完了すると、ロウアドレスストローブ信号/RASが非活性状態のハイレベルへ立上がり、アクティブサイクルが完了する。これにより、コラム系動作有効期間が完了し、選択状態にあったワード線WLが非選択状態となり、またセンスアンプ活性化信号SOも非活性状態とされ、ビット線BLおよび/BLがイコライズされかつ中間電位にプリチャージされる。この後コラムアドレスストローブ信号/CASが非活性状態となり、ライトイネーブル信号/WEもハイレベルとなると、1つのメモリサイクルが完了する。
【0055】
図3は、図1に示すアドレスバッファおよび制御回路の詳細構成を示すブロック図である。図3において、アドレスバッファ102は、外部から与えられるアドレス信号Ai−A0からXアドレス(内部ロウアドレス信号RA)を発生するロウアドレスバッファ101と、アドレス信号Ai−A0からYアドレス(内部コラムアドレス信号CA)を発生するコラムアドレスバッファ103を含む。ロウアドレス信号とコラムアドレス信号とがマルチプレクスしてアドレス信号Ai−A0として与えられる。ロウアドレスバッファ101およびコラムアドレスバッファ103がそれぞれXアドレスおよびYアドレスを発生するタイミングは、制御回路110からの内部制御信号により決定される。
【0056】
制御回路110は、外部ロウアドレスストローブ信号/RASを受けて内部RAS信号、ロウアドレスラッチ信号RALおよびロウアドレスイネーブル信号RADEを発生する/RASバッファ200と、/RASバッファ200からの信号RALおよびRADEに応答してロウアドレスバッファ101を活性化するロウアドレスコントローラ202と、/RASバッファ200からの内部RAS信号に応答してワード線駆動信号RX(後に説明する)およびセンスアンプ活性化信号SOを発生するアレイコントローラ206と、アレイコントローラ206からの信号(センスアンプ活性化信号)に応答してインターロック信号を発生するインターロック信号発生回路208とを含む。インターロック信号発生回路208からのインターロック信号は図2に示すインターロック期間およびコラム系動作有効期間を決定し、列選択に関連する動作をイネーブルする。
【0057】
制御回路110は、さらに外部コラムアドレスストローブ信号/CASに応答して内部CAS信号、コラムアドレスラッチ信号CALおよびコラムアドレスイネーブル信号CADEを発生する/CASバッファ210と、外部からのライトイネーブル信号/WEに応答して内部WE信号を発生するWEバッファ212と、/CASバッファ210からの信号CALおよびCADEに応答してコラムアドレスバッファ103の動作を制御するコラムアドレスコントローラ214と、コラムアドレスバッファ103からのYアドレスの変化時点を検出するATD回路216と、/CASバッファ210からの内部CAS信号とATD回路216からのアドレス変化検出信号ATDとに応答して図1に示す入出力回路のデータ読出系を活性化する信号を発生するリードコントローラ218と、/CASバッファ210からの内部CAS信号と/WEバッファ212からの内部WE信号とATD回路216からのアドレス変化検出信号ATDとに従って図1に示す入出力回路のデータ書込系を活性化する信号を発生するライトコントローラ219を含む。
【0058】
DRAMにおいては、コラムアドレス信号が与えられてから有効データが出力されるまでのアドレスアクセスタイムが仕様により規定されている。したがって、このコラムアドレス信号の変化を検知するためにATD回路216が設けられる。このATD回路216からのアドレス変化検出信号ATDに従ってコラムデコーダおよびプリアンプ(後に説明する)などのコラム系回路の動作タイミングが決定される。リードコントローラ218は、ATD回路216からのアドレス変化検出信号ATDに従ってプリアンプイネーブル信号PAEを発生し、信号/CASに従って出力イネーブル信号OEM(後に説明する)を出力する。ライトコントローラ219は、/WEバッファ212からの内部WE信号およびアドレス変化検出信号ATDに従って後に説明するライトドライバを活性化する信号WDEを生成し、かつ/CASバッファ210からの内部CAS信号とATD回路216からのアドレス変化検出信号ATDに従って後に説明する入力バッファに対するデータラッチ信号DILを出力する。
【0059】
ロウアドレスコントローラ202は、ロウアドレスラッチ信号RALに従ってロウアドレスバッファ101に対しロウアドレスをラッチさせ、ロウアドレスイネーブル信号RADEに応答して内部ロウアドレス信号(Xアドレス)を有効状態とする。コラムアドレスコントローラ214は、コラムアドレスラッチ信号CALが活性状態となると、コラムアドレスバッファ103にアドレスラッチ動作を実行させ、次いでコラムアドレスイネーブル信号CADEが活性状態となると内部コラムアドレス信号CA(Yアドレス)を有効状態とする。
【0060】
インターロック信号発生回路208からのインターロック信号は/CASバッファ210および/WEバッファ212へ与えられる。このインターロック信号発生回路208の出力が非活性状態にあり、コラムインターロック期間を指定している場合、/CASバッファ210および/WEバッファ212の内部信号発生動作が待機状態とされる。ATD回路216は、同様、このインターロック信号発生回路218からのコラムインターロック期間指定信号(非活性状態のインターロック信号)に従ってアドレス変化検出信号ATDの発生が待機状態とされる。
【0061】
リフレッシュコントローラ204は、/RASバッファ200からの内部RAS信号と/CASバッファ210からの内部CAS信号とに従ってリフレッシュ動作が指定されたとき(CBRモード)、内部で所定の時間幅を有する内部RAS信号を発生し、リフレッシュに必要な動作を実行する。リフレッシュコントローラ202は、コラムアドレスストローブ信号/CASがロウアドレスストローブ信号/RASの立上がりよりも先に立下がったときにリフレッシュモードが指定されたと判別する。リフレッシュモードが指定されたとき、通常、列選択動作は禁止される(内部CAS信号および内部WE信号の発生の禁止)。
【0062】
この図3に示す構成において、信号/RASに関連して動作する回路すなわちロウ系回路は、/RASバッファ200、ロウアドレスコントローラ202、リフレッシュコントローラ204、アレイコントローラ206、インターロック信号発生回路208およびロウアドレスバッファ101である。列選択に関連するコラム系回路は、/CASバッファ210、/WEバッファ212、コラムアドレスコントローラ214、ATD回路216、リードコントローラ218、ライトコントローラ219、およびコラムアドレスバッファ103である。
【0063】
図4は、図1に示すメモリセルアレイ部および入出力回路の詳細構成を示すブロック図である。図4において、行選択回路104は、図3に示すロウアドレスバッファ101から与えられるXアドレス(内部ロウアドレス信号RA)をデコードし、メモリセルアレイ104における対応のワード線を選択し、アレイコントローラ206から与えられるワード線駆動信号RXをこの選択されたワード線WL上へ伝達するロウデコーダ230により構成される。メモリセルアレイ104に対しては、アレイコントローラ206(図3参照)から与えられるセンスアンプ活性化信号SOにより活性化され、各列CL(ビット線対BLおよび/BL)の信号電位を差動的に増幅するセンスアンプ232が設けられる。
【0064】
図1に示す列選択回路106は、図3に示すリードコントローラ218またはライトコントローラ219から与えられるコラムアドレスイネーブル信号CDEに応答して活性化され、活性化時に図3に示すコラムアドレスバッファ103から与えられるYアドレス(内部コラムアドレス信号CA)をデコードし、メモリセルアレイ104における対応の列を選択する信号を発生するコラムデコーダ234を含む。図1に示す列選択回路106は、このコラムデコーダ234からの列選択信号に応答してメモリセルアレイ104における対応の列をI/O線236に接続するIOゲートをさらに含む。図4においては、このIOゲートは示していない。
【0065】
図1に示す入出力0路108は、図3に示すリードコントローラ218から与えられるプリアンプイネーブル信号PAEに応答して活性化され、I/O線236上の内部読出データを増幅してリードデータバス245上へ伝達するプリアンプ240と、リードコントローラ218(図3参照)からのメインアンプ出力イネーブル信号OEMに応答して活性化され、リードデータバス245上の信号を増幅して外部読出データQを生成して出力する出力バッファ242と、図3に示すライトコントローラ219からの入力データラッチ信号DILに応答して外部書込データDをラッチしてライトデータバス249上に出力する入力バッファ244と、図3に示すライトコントローラ219からのライトドライバイネーブル信号WDEに応答して活性化され、ライトデータバス249上の内部書込データに従ってI/O線236上へ内部書込データを出力するライトドライバ246を含む。
【0066】
図4においては、さらに、DRAMの基準電圧を発生するためのVbb発生器250、Vpp発生器256に加えてVcc/2発生器255を示す。Vbb発生器250は、チャージポンプ動作により負電圧Vbbを発生し、基板(またはウェル)領域へ与える。この負電圧Vbbを基板領域へ印加することにより、以下の効果を図る。
【0067】
(1)負電圧Vbbは、nチャネルMOSトランジスタ(絶縁ゲート型電界効果トランジスタ)が形成されるp型基板領域(ウェル領域)に印加される。外部信号入力端子に与えられる信号にアンダーシュートが生じる場合においても、この入力端子からp型基板領域への電子の注入を防止し、この電子注入によるメモリセルデータの破壊を防止する。(2)nチャネルMOSトランジスタの高不純物濃度N+領域とP基板基板領域との間に形成されるPN接合容量を低減し、内部動作の高速化を図る。(3)nチャネルMOSトランジスタのしきい値電圧に対する基板効果を低減し、回路動作の安定化を図る。(4)信号配線と基板領域との間に形成される寄生MOSトランジスタの発生を抑制する。
【0068】
Vcc/2発生器255は、電源電圧Vccの1/2の電位を発生する。このVcc/2発生器255からの中間電位Vcc/2は、メモリセルのキャパシタMQの他方電極(セルプレート)に与えられまたスタンバイ時にビット線を中間電位Vcc/2にプリチャージする際に利用される。
【0069】
図4に示す構成において、ロウ系回路はロウデコーダ230およびセンスアンプ232である。コラム系回路は、コラムデコーダ234、プリアンプ240、出力バッファ242、入力バッファ244、およびライトドライバ246である。Vbb発生器250、Vpp発生器256およびVcc/2発生器255は、ロウ系信号およびコラム系信号に関わりなく常時所定の電圧を発生する。
【0070】
図5は、図3および図4に示す制御信号の発生シーケンスを示す図である。以下、図3ないし図5を参照して各回路の動作について説明する。
【0071】
スタンバイサイクル時においては、外部ロウアドレスストローブ信号/RASはハイレベルにある。この状態においては、内部RAS信号、ロウアドレスラッチ信号RAL、およびロウアドレスイネーブル信号RADEはともに非活性状態のローレベルにある。列選択動作を活性化するためのコラムイネーブル信号(インターロック信号)CLEも非活性状態のローレベルにある。また、コラムアドレスストローブ信号/CASおよびライトイネーブル信号/WEもハイレベルにある。コラム系の制御信号ATD、PAE、OEM、DILおよびWDEもすべて非活性状態のローレベルにある。I/O線は、所定電位(Vcc−Vth)レベルにプリチャージされている。
【0072】
ロウアドレスストローブ信号/RASがローレベルに立下がるとアクティブサイクルが始まる。このロウアドレスストローブ信号/RASの立下がりに応答して内部RAS信号が活性状態のハイレベルへ立上がり、この内部RAS信号の立上がりに応答して、ロウアドレスラッチ信号RALがハイレベルに立上がる。このロウアドレスラッチ信号RALの立上がりに応答して、図3に示すロウアドレスバッファ101が与えられたアドレス信号Ai−A0をラッチする。次いでロウアドレスイネーブル信号RADEがハイレベルの活性状態となり、ロウアドレスバッファ101からラッチされたアドレス信号に対応するXアドレス(内部ロウアドレス信号RA)が発生される。このXアドレスに従ったメモリセルアレイ104におけるワード線の選択および選択ワード線電位のハイレベルへの立上げおよびセンスアンプ232によるセンス動作が完了するまで、コラムイネーブル信号CLEは非活性状態のローレベルにある。
【0073】
ロウ系回路の動作がすべて完了し、センスアンプ232が選択されたワード線に接続されるメモリセルのデータを検知し増幅しかつラッチした後、コラムイネーブル信号CLEが活性状態のハイレベルに立上がる。このコラムイネーブル信号CLEのハイレベルへの立上がりによりコラムインターロック期間が終了し、コラム系有効期間が始まる。
【0074】
コラム系有効期間において、コラムアドレスストローブ信号/CASが立下がり、コラムアドレスラッチ信号CALおよびコラムアドレスイネーブル信号CADEが順次ハイレベルとされ、コラムアドレスバッファ103からYアドレス(内部コラムアドレス信号CA)が発生される。このコラムアドレスバッファ103からのYアドレスに従ってATD回路216からアドレス変化検出信号ATDが発生され、このアドレス変化検出信号ATDに従ってリードコントローラ218またはライトコントローラ219からコラムデコーダイネーブル信号CDEが発生される。図5においては、図面を簡略化するためコラムアドレスラッチ信号CAL、コラムアドレスイネーブル信号CADEおよびコラムデコーダイネーブル信号CDEは示していない。コラムアドレスラッチ信号CALおよびコラムアドレスイネーブル信号CADEがコラムアドレスストローブ信号/CASに従って発生された内部CAS信号に応答して発生され、コラムデコーダイネーブル信号CDEは、アドレス変化検出信号ATDの立上がりに応答して発生される。
【0075】
コラムデコーダイネーブル信号CDEに応答して、コラムデコーダ234がYアドレスのデコード動作を行ない、Yアドレスに対応するメモリセルアレイ104における列を選択する。これによりI/O線236に選択された列上に伝達されたメモリセルデータが伝達され、I/O線236の電位が変化する。I/O線236はコラムデコーダイネーブル信号CDEに応答してプリチャージ状態から解放され電気的にフローティング状態に設定される。
【0076】
次いでこのアドレス変化検出信号ATDの立下がりに応答してプリアンプイネーブル信号PAEがハイレベルへ立上がり、プリアンプ240が活性化され、I/O線236上に現われた信号を増幅してリードデータバス245上へ伝達する。リードコントローラ218からのメインアンプ出力イネーブル信号OEMがハイレベルへ立上がり、出力バッファ242が活性化され、このリードデータバス245上のデータを増幅して外部データQを生成して出力する。
【0077】
一方、データ書込時においては、信号/CASおよび/WEに応答して入力データラッチ信号DILがハイレベルに立上がり、入力バッファ244が外部書込データDをラッチし、ライトデータバス249上に伝達する。次いで信号/WEおよび/CASに応答してライトドライバイネーブル信号WDEが所定期間ハイレベルに立上がり、ライトドライバ246が活性化され、ライトデータバス249上のデータから内部書込データを生成してI/O線236上に伝達する。
【0078】
コラムアドレスストローブ信号/CASがハイレベルへ立上がると、1つのメモリセルに対するデータの書込/読出サイクルが完了し、信号OEMおよびDILがローレベルへ立下がり、またI/O線236もプリチャージ電位に復帰する。
【0079】
一方、外部ロウアドレスストローブ信号/RASがハイレベルへ立上がるとアクティブサイクルが完了し、この外部ロウアドレスストローブ信号/RASの立上がりに応答してロウアドレスイネーブル信号RADEおよびコラムイネーブル信号CADEがともに非活性状態のローレベルとなる。次いで内部RAS信号およびロウアドレスラッチ信号RALがローレベルとなる。外部ロウアドレスストローブ信号/RASのハイレベルへの立上がりから内部RAS信号のローレベルへの立下がりまでの期間の間にロウ系の制御信号がすべて初期状態に復帰する。コラム系有効期間においては、ロウ系制御信号はすべて一定の状態を維持する。コラム系制御信号はコラムインターロック期間は初期状態を維持し、コラム系有効期間において変化する。すなわち、DRAMにおいては、ロウ系制御信号およびコラム系制御信号はともにある動作期間における論理レベルは予測可能であり、また、あるシーケンスに従って順次活性化される。
【0080】
[実施例1]
図6は、この発明の第1の実施例である半導体集積回路装置の構成を示す図である。図6においては、図3および図4に示す周辺回路に含まれる回路を、インバータf1、f2およびf3より代表的に示す。インバータf1〜f3の各々は、pチャネルMOSトランジスタPTとnチャネルMOSトランジスタNTを含み、CMOSインバータの構成を備える。
【0081】
インバータf1〜f3に動作電源電圧を印加するために、電源ノード20に与えられる電源電圧Vccを伝達する第1のメイン電源電圧伝達線1と、この第1のメイン電源電圧伝達線と平行に配設される第1のサブ電源電圧伝達線2と、接地ノード30へ与えられる接地電位30を伝達する第2のメイン電源電圧伝達線3と、第2のメイン電源電圧伝達線3と平行に配設される第2のサブ電源電圧伝達線4が設けられる。以下の説明においては、第1のメイン電源電圧伝達線1を、単にメイン電源線1と称し、第1のサブ電源電圧伝達線2を、サブ電源線2と称し、また第2のメイン電源電圧伝達線3をメイン接地線3と称し、第2のサブ電源電圧伝達線4をサブ接地線4と称する。
【0082】
インバータf1は、サブ電源線2とメイン接地線3上の電圧VCLおよびVssを両動作電源電圧として動作し、インバータf2は、メイン電源線1上の電圧Vccとサブ接地線4上の電圧VSLを両動作電源電圧として動作し、インバータf3は、サブ電源線2上の電圧VCLとメイン接地線3上の電圧Vssを両動作電源電圧として動作する。
【0083】
インバータf1〜f3各々のpチャネルMOSトランジスタPTのバックゲートへはメイン電源線1上の電圧Vccが印加され、インバータf1〜f3各々のnチャネルMOSトランジスタNTのバックゲートへはメイン接地線3上の電圧Vssが印加される。サブ電源線2およびサブ接地線4をこれらのMOSトランジスタPTおよびNTのバックゲートに結合させた場合の、基板接合容量によるサブ電源線2およびサブ接地線4の寄生容量の増加による電圧VCLおよびVSLの変化速度の低下を防止する。また、電圧VSLが上昇したとき、nチャネルMOSトランジスタNTのソース電位がバックゲート電位より高くなり、実効的にMOSトランジスタNTのしきい値電圧を高くしてサブスレッショルド電流を低減する。pチャネルMOSトランジスタPTについても、同様、スタンバイサイクル時にはソース電位がバックゲート電位よりも低くなり、そのしきい値がより負となり、サブスレッショルド電流を低減する。
【0084】
トランジスタQ1〜Q3については、ソースとバックゲートとを同一電位としてバックゲート効果をなくしてしきい値電圧を一定として、スイッチング特性の変動を防止する。
【0085】
メイン電源線1とサブ電源線2の間に、動作サイクル規定信号/φに応答して導通し、メイン電源線1とサブ電源線2とを電気的に接続するpチャネルMOSトランジスタQ1が設けられ、サブ接地線4とメイン接地線3の間に、動作サイクル規定信号φに応答して導通し、メイン接地線3とサブ接地線4を電気的に接続するnチャネルMOSトランジスタQ2が設けられる。
【0086】
さらに、メイン電源線1とサブ電源線2に対し、このサブ電源線2上の電圧と基準電圧発生回路10からの基準電圧Vref1を差動的に増幅する差動増幅器5と、この差動増幅器5の出力信号に従ってメイン電源線1からサブ電源線2へ電流を供給するpチャネルMOSトランジスタQ3が設けられる。差動増幅器5は、その正入力にサブ電源線2上の電圧を受け、その負入力に基準電圧発生回路10からの基準電圧Vref1を受ける。
【0087】
メイン接地線3とサブ接地線4に対し、また、サブ接地線4上の電圧VSLと基準電圧発生回路10からの基準電圧Vref2を差動的に増幅する第2の差動増幅器6と、この作動増幅器6の出力信号に応答してサブ接地線4からメイン接地線3へ電流を送出するnチャネルMOSトランジスタQ4が設けられる。差動増幅器6は、その正入力にサブ接地線4上の電圧VSLを受け、その負入力に基準電圧Vref2を受ける。
【0088】
次にこの図6に示す回路の動作をその動作波形である図7を参照して説明する。
【0089】
基準電圧Vref1は、電源電圧Vccに近い電圧レベルであり、基準電圧Vref2は、接地電位Vssに近い電圧レベルである。スタンバイサイクル時において、動作サイクル規定信号/φが電源電圧VccレベルのHレベル、動作サイクル規定信号φが接地電圧VssレベルのLレベルにある。この状態においては、MOSトランジスタQ1およびQ2はともに導通状態(オフ状態)にある(図7(A)参照)。この状態において、サブ電源線2上の電源電圧Vccが基準電圧Vref1よりも高い場合には、差動増幅器5の出力信号は電源電位VccレベルのHレベルであり、MOSトランジスタQ3はオフ状態とされる(図7(B))。また一方、サブ電源線2上の電圧VCLが基準電圧Vref1よりも小さくなると、この差動増幅器5の出力信号がLレベルとなり、MOSトランジスタQ3がオン状態となり、メイン電源線1からサブ電源線2へ電流を供給する。このメイン電源線2上の電圧が再びVCLに到達すると、このMOSトランジスタQ3は差動増幅器5の出力信号によりオフ状態とされる。ここで図7(B)においては、サブ電源線2、差動増幅器5およびMOSトランジスタQ3のフィードバック経路による応答の遅れが少し生じているように示される。したがって、このサブ電源線2上のVCLは、スタンバイサイクル時において、MOSトランジスタQ3および差動増幅器5によりほぼ電源電位Vccレベルよりも低い基準電圧Vref1の電圧レベルに保持される。
【0090】
一方、図7(C)に示すように、サブ接地線上の電圧VSLが基準電圧Vref2よりも低い場合には、差動増幅器6の出力信号が接地電位VssレベルのLレベルとなり、MOSトランジスタQ4はオフ状態とされる。一方、この電圧VSLが基準電圧Vref2よりも高くなると、差動増幅器6の出力信号もHレベルへ上昇し、MOSトランジスタQ4はオン状態とされ、このサブ接地線4からメイン接地線3へ電流を引抜き、このサブ接地線4上の電圧VSLの電圧レベルを低下させる。一方、電圧VSLが基準電圧Vref2以下となると、MOSトランジスタQ4はオフ状態とされる。したがってこのサブ接地線4上の電圧VSLは基準電圧Vref2の電圧レベルに維持される。
【0091】
スタンバイサイクルにおいて入力信号INはHレベルである。この状態においてインバータf1のpチャネルMOSトランジスタPTは、そのゲート電圧がVccレベル、ソース電位が電圧VCL(=Vref1)であり、pチャネルMOSトランジスタPTのゲート−ソース間電圧は負電圧となっており、またバックゲートは電圧Vccが与えられており、これによりpチャネルMOSトランジスタPTがより強いオフ状態とされ、図25に示されるように、そのサブスレッショルド電流が十分に低減される。
【0092】
インバータf2に対しては、インバータf1からそのnチャネルMOSトランジスタNTにより接地電位VssレベルのLレベルの信号が与えられる。このとき、インバータf2においては、nチャネルMOSトランジスタNTが、そのゲート電圧が接地電位Vssレベル、ソース電圧が電圧VSL(Vref2)であり、ゲート−ソース間電圧が負電圧となり、またバックゲートの電位が電圧Vssレベルであり、より強くオフ状態とされ、図25に示す図から明らかなように、そのサブスレッショルド電流が大幅に低減される。
【0093】
インバータf3においても、インバータf2のpチャネルMOSトランジスタPTから電源電位VccレベルのHレベルの信号が与えられ、インバータf3のpチャネルMOSトランジスタPTが、バックゲート電位の効果と合わせてより強いオフ状態とされ、そのサブスレッショルド電流が低減される。nチャネルMOSトランジスタNTは、オン状態となり、その出力ノードOUTを接地電位VssレベルのLレベルに放電するとオフ状態とされる。したがって、インバータ列f1〜f3において、サブスレッショルド電流域で動作するMOSトランジスタのゲート−ソース間電圧はすべて負電圧とされており(nMOSトランジスタについて)、強いオフ状態とされ、これによりサブスレッショルド電流が十分に抑制される。活性領域で動作するMOSトランジスタは、その出力する信号の電圧レベルがソース電圧と等しくなるとオフ状態とされる。この状態においては、電流は流れない。したがって、この図6に示す構成により、スタンバイサイクル時におけるサブスレッショルド電流を十分に抑制することができる。
【0094】
特に、差動増幅器5および6を用いてサブ電源線2上の電圧VCLおよびサブ接地線4上の電圧VSLを基準電圧Vref1およびVref2に維持することにより、従来の図26に示すような抵抗RaおよびRbを用いる構成と異なり、製造パラメータのばらつきの影響を受けることなく確実に所定の基準電圧Vref1およびVref2のレベルに電圧VCLおよびVSLを設定することができ、安定にスタンバイサイクル時にサブ電源線2およびサブ接地線4の電圧VCLおよびVSLを設定することができる。また基準電圧Vref1およびVref2を用いることにより、所望の電圧レベルに電圧VSLおよびVCLを設定することができる。
【0095】
アクティブサイクルにおいては、動作サイクル規定信号/φがLレベルとされ、動作サイクル規定信号φがHレベルとされる。それにより、MOSトランジスタQ1およびQ2がオン状態となり、メイン電源線1とサブ電源線2とが電気的に接続され、またメイン接地線3がサブ接地線4に電気的に接続される。このとき、基準電圧Vref1と電源電圧Vccとの差は小さく、また電圧VCLは差動増幅器5およびMOSトランジスタQ3により安定に基準電圧Vref1の電圧レベルに維持されているため、サブ電源線2は高速に所定時間内に電源電位Vccレベルに復帰する。同様に、基準電圧Vref2と接地電圧Vssの差は小さく、また電圧VSLは差動増幅器6上およびMOSトランジスタQ4により基準電圧Vref2の電圧レベルに安定に保持されており、サブ接地線4の電圧VSLも高速で接地電位Vssの電圧レベルに復帰する。また、電圧VCLおよびVSLは、それぞれ、基準電圧Vref1およびVref2から電圧VccおよびVssに復帰するため、従来のような抵抗素子を用いる構成に比べて、製造パラメータのばらつきの影響を受けることなくその電圧レベルが安定に保持されており、したがってスタンバイサイクルからアクティブサイクルへの移行時における電圧VCLおよびVSLの電圧VccおよびVssに復帰する時間を一定とすることができ、各回路の動作開始タイミングにマージンを設ける必要がなく、入力信号INを早いタイミングで変化させることができる。
【0096】
[差動増幅器の構成]
図8は、図6に示す差動増幅器の構成の一例を示す図であり、図8(A)に図6に示す差動増幅器5の構成の一例を示し、図8(B)に図6に示す差動増幅器6の構成の一例を示す。
【0097】
図8(A)において、差動増幅器5は、電源端子20と内部ノードND1の間に接続されるpチャネルMOSトランジスタPQ1と、電源端子20と内部ノードND2の間に接続されるpチャネルMOSトランジスタPQ2と、内部ノードND1と内部ノードND3の間に接続されるnチャネルMOSトランジスタNQ1と、内部ノードND2と内部ノードND3の間に接続されるnチャネルMOSトランジスタNQ2を含む。MOSトランジスタPQ1およびPQ2のゲート電極(制御電極ノード)はまた内部ノードND2に接続される。MOSトランジスタNQ1のゲート電極へ基準電圧Vref1が与えられ、MOSトランジスタNQ2のゲート電極がサブ電源線2に接続される。
【0098】
差動増幅器5は、さらに、内部ノードND3と接地端子30の間に接続される定電流源CI1を含む。電源端子20および接地端子30の代わりに、メイン電源線1およびメイン接地線3からそれぞれ電源電圧Vccおよび接地電圧Vssが与えられてもよい。内部ノードND1が、pチャネルMOSトランジスタQ3のゲート電極に接続される。次にこの図8(A)に示す差動増幅器5の動作について簡単に説明する。
【0099】
サブ電源線2上の電圧VCLが基準電圧Vref1よりも高いときには、MOSトランジスタNQ2のコンダクタンスがMOSトランジスタNQ1のコンダクタンスよりも高くなり、MOSトランジスタNQ2を介して流れる電流は、MOSトランジスタNQ1を介して流れる電流よりも大きくなる。MOSトランジスタNQ2およびNQ1へは、それぞれMOSトランジスタPQ2およびPQ1から電流が与えられる。MOSトランジスタPQ2およびPQ1はカレントミラー回路を構成しており、MOSトランジスタPQ1およびPQ2のサイズが等しい場合には、MOSトランジスタPQ2を介して流れる電流と同じ大きさの電流がMOSトランジスタPQ1を介して流れる。したがって、MOSトランジスタNQ2のコンダクタンスが高くなり、応じてMOSトランジスタPQ2およびNQ2を介して流れる電流が大きくなったときには、MOSトランジスタNQ1が放電する電流よりも大きな電流がMOSトランジスタPQ1を介して流れる。これにより内部ノードND1の電位が上昇し、MOSトランジスタQ3がオフ状態となる。
【0100】
サブ電源線2上の電圧VCLが基準電圧Vref1よりも低くなると、逆に、MOSトランジスタNQ2のコンダクタンスがMOSトランジスタNQ1のコンダクタンスよりも小さくなり、MOSトランジスタNQ2を介して流れる電流がMOSトランジスタNQ1を介して流れる電流よりも小さくなる。このとき、MOSトランジスタPQ2およびPQ1のカレントミラー回路により、MOSトランジスタNQ1へ与えられる電流が減少し、内部ノードND1の電位は低下する。これにより、MOSトランジスタQ3のコンダクタンスは大きくなり、電源端子20(またはメイン電源線1)からサブ電源線2へトランジスタQ3を介して電流が供給され、電圧VCLのレベルが上昇する。これら一連の動作によりサブ電源線2の電圧VCLは、基準電圧Vref1の電圧レベルに維持される。
【0101】
差動増幅器6は、図8(B)に示すように、電源端子20(またはメイン電源線1)と内部ノードND6の間に接続される定電流源CI2と、内部ノードND6と内部ノードND4の間に接続されるpチャネルMOSトランジスタPQ3と、内部ノードND6と内部ノードND5の間に接続されるpチャネルMOSトランジスタPQ4と、内部ノードND4と接地端子30(またはメイン接地線3)の間に接続されるnチャネルMOSトランジスタNQ3と、内部ノードND5と接地端子30(またはメイン接地線3)の間に接続されるnチャネルMOSトランジスタNQ4を含む。MOSトランジスタPQ3はそのゲート電極に基準電圧Vref2を受け、MOSトランジスタPQ5はそのゲート電極がサブ接地線4に接続される。MOSトランジスタNQ3およびNQ4のゲート電極は内部ノードND5に接続される。MOSトランジスタNQ3およびNQ4はカレントミラー回路を構成し、MOSトランジスタNQ3およびNQ4のサイズが等しい場合には、MOSトランジスタNQ4を介して流れる電流と同じ大きさの電流がMOSトランジスタNQ3を介して流れる。次に動作について簡単に説明する。
【0102】
電圧VSLが基準電圧Vref2よりも高いときには、MOSトランジスタPQ4のコンダクタンスは、MOSトランジスタPQ3のコンダクタンスよりも小さくなり、MOSトランジスタNQ4へ与えられる電流が低下する。一方、MOSトランジスタPQ3を介して流れる電流が多くなるが、MOSトランジスタPQ3は、このMOSトランジスタPQ3から与えられる電流をすべて放電することができず、内部ノードND4の電圧レベルが上昇し、MOSトランジスタQ4のコンダクタンスが高くなり、サブ接地線4からメイン接地線3を介して接地ノード端子30へ電流が流れ、電圧VSLの電圧レベルが低下する。
【0103】
電圧VSLが基準電圧Vref2よりも低い場合には、MOSトランジスタPQ4のコンダクタンスがMOSトランジスタPQ3のコンダクタンスよりも大きくなり、大きな電流がMOSトランジスタNQ4へ与えられる。このときには、MOSトランジスタPQ3を流れる電流は小さくされ、MOSトランジスタNQ3は、このMOSトランジスタPQ3から与えられる電流をすべて放電し、内部ノードND4の電圧レベルが低下し、MOSトランジスタQ4がオフ状態とされる。これら一連の動作により、サブ接地線4上の電圧VSLは基準電圧Vref2の電圧レベルに維持される。
【0104】
以上のように、実施例1の構成に従えば、スタンバイサイクル時において、サブ電源線2およびサブ接地線4の電圧VCLおよびVSLを基準電圧Vref1およびVref2に設定することができ、製造パラメータのばらつきの影響を受けることなく、サブ電源線2およびサブ接地線4の電圧VCLおよびVSLを一定電圧レベルに維持することができ、かつスタンバイサイクルからアクティブサイクルへの移行時においてサブ電源線2およびサブ接地線4の電源電圧Vccおよび接地電圧Vssへの復帰時間を所定の時間に設定することができ、回路の動作開始タイミングを早くすることができる。
【0105】
[実施例2]
図9は、図6に示す基準電圧発生回路10の具体的構成を示す図である。図9において、基準電圧発生回路10は、基準電圧Vref1を発生する第1の基準電圧発生回路12と、基準電圧Vref2を発生する第2の基準電圧発生回路14を含む。図9において基準電圧発生回路12および14へは、メイン電源線1およびメイン接地線3から電源電圧Vccおよび接地電圧Vssが与えられるように示される。これは電源端子20および接地端子30から別の配線を介してそれぞれ電源電圧Vccおよび接地電圧Vssが与えられる構成が利用されてもよい。
【0106】
まず、第1の基準電圧発生回路12の構成および動作を説明し、次いで第2の基準電圧発生回路14の構成および動作を説明する。
【0107】
第1の基準電圧発生回路12は、メイン電源線1と内部ノードND6の間に直列に接続される抵抗Ra、・・RbおよびRcと、抵抗Ra〜Rbと並列に接続される溶断可能な低抵抗のリンク素子FLa〜FLbと、メイン電源線1と内部ノードND7の間に接続され、そのゲート電極が内部ノードND6に接続されるpチャネルMOSトランジスタPQ5と、内部ノードND6およびND8の間に接続され、そのゲート電極が内部ノードND7に接続されるpチャネルMOSトランジスタPQ6と、内部ノードND7とメイン接地線3の間に接続され、そのゲート電極が内部ノードND8に接続されるnチャネルMOSトランジスタNQ5と、内部ノードND8とメイン接地線3の間に接続され、そのゲート電極が内部ノードND8に接続されるnチャネルMOSトランジスタNQ6を含む。MOSトランジスタPQ5が、MOSトランジスタNQ5よりも大きな電流供給量(大きな相互コンダクタンスβ)を有している。同様に、MOSトランジスタPQ6と、MOSトランジスタNQ5およびNQ6よりも大きな電流動力を有している。
【0108】
第1の基準電圧発生回路12は、さらに、メイン電源線1と内部ノードND9の間に直列に接続されるnチャネルMOSトランジスタNQb、NQc、…、NQdと、MOSトランジスタNQc〜NQdと並列に接続される溶断可能なリンク素子FLc〜FLdと、内部ノードND9とメイン接地線3の間に接続され、そのゲートが内部ノードND8に接続されるnチャネルMOSトランジスタNQaを含む。MOSトランジスタNQb〜NQdのゲート電極はメイン電源線1に接続され、これらMOSトランジスタNQb〜NQdは抵抗素子として機能する。次に動作について説明する。
【0109】
MOSトランジスタPQ5はMOSトランジスタNQ5よりも充分大きな電流駆動力を有しており、導通時にはゲート−ソース電圧がそのしきい値電圧の絶対値に設定される。すなわち、メイン電源線1と内部ノードND6の間の電圧はVthpとなる。ここで、VthpはMOSトランジスタPQ5のしきい値電圧の絶対値を示す。内部ノードND6へは抵抗Ra〜Rcとリンク素子SLa〜SLbにより電流が供給される。いま、この抵抗Ra〜Rcとリンク素子SLa〜SLbとの合成抵抗をRとすると、内部ノードND6へ流れる電流Iは、
I=Vthp/R
で与えられる。この内部ノードND6を流れる電流Iは、MOSトランジスタPQ6およびNQ6を介して流れる。このMOSトランジスタNQ6を流れる電流のミラー電流はMOSトランジスタNQ5およびNQaにそれぞれ流れる。MOSトランジスタNQaを流れる電流をInとし、MOSトランジスタNQb〜NQdとリンク素子FLc〜FLdとからなる部分の合成抵抗をRnとすると、基準電圧Vref1は次式で与えられる。
【0110】
Vref1=Vcc−In・Rn
電流Inは、電流Iのミラー電流であり、一定の電流であり、したがって電源電圧Vccと基準電圧Vref1の差はIn・Rnの一定値となり、所望の大きさを維持する基準電圧Vref1を生成することができる。
【0111】
MOSトランジスタNQ6を介して流れる電流IとMOSトランジスタNQaを介して流れる電流Inとの比をnとすると、基準電圧Vref1はまた、次式で与えられる。
【0112】
Vref1=Vcc−n・Vthp・Rn/R
抵抗値RおよびRnは、リンク素子FLa〜FLbおよびFLc〜FLdのプログラミング(溶断)により調節することができる。リンク素子FLa〜FLbを適当な数溶断すれば、抵抗値Rが大きくなり、基準電圧Vref1が高くなる。一方、リンク素子FLc〜FLdの適当な数を溶断すれば、抵抗値Rnが大きくなり、基準電圧Vref1が低下する。基準電圧Vref1の電圧レベルを、スタンバイサイクル時におけるリーク電流を最小とし、またスタンバイサイクルからアクティブサイクルへの移行時における電圧VCLの復帰時間を最小とするように最適化することができる。
【0113】
なお、MOSトランジスタPQ5およびPQ6、NQ5およびNQ6よりなる回路部分による定電流発生動作をより詳しく説明すると以下のようになる。正常状態においては、MOSトランジスタPQ6およびNQ6を流れる電流のミラー電流がMOSトランジスタPQ5およびNQ5を介して流れ、MOSトランジスタPQ5のゲート−ソース間電圧は一定値に保持される。MOSトランジスタPQ6およびNQ6を介して流れる電流が増加したとき、MOSトランジスタPQ5およびNQ5を介して流れる電流も増加する。このとき内部ノードND6の電圧レベルが低下するため、MOSトランジスタPQ5はMOSトランジスタNQ5を介して流れる電流よりも大きな電流を供給し、ノードND7の電圧レベルが上昇する。これによりMOSトランジスタPQ6を流れる電流が低下し、ノードND6の電圧レベルが所定の電圧レベルに復帰する。
【0114】
逆に、MOSトランジスタPQ6およびNQ6を介して流れる電流が低下したとき、同様にMOSトランジスタPQ5およびNQ5を介して流れる電流も低下する。このときノードND6の電圧レベルは所定の電圧レベルよりも上昇するため、MOSトランジスタPQ5を介して流れる電流がより小さくされ、ノードND7はMOSトランジスタNQ5を介して放電され、その電圧レベルが低下し、MOSトランジスタPQ6のコンダクタンスが大きくされ、ノードND6の電圧レベルが所定の電圧レベルに低下する。これにより、MOSトランジスタPQ5のゲート−ソース間電圧はその一定のしきい値電圧Vthpレベルに保持され、MOSトランジスタPQ5およびNQ6を介して流れる電流を一定値にする。
【0115】
第2の基準電圧発生回路14は、内部ノードND10とメイン電源線1の間に直列に接続される抵抗Rd、Re…Rfと、抵抗Re〜Rfと並列に接続される溶断可能なリンク素子FLe〜FLfと、メイン電源線1とノードND11の間に接続され、そのゲート電極がノードND10に接続されるpチャネルMOSトランジスタPQ7と、ノードND10と内部ノードND12の間に接続され、そのゲート電極が内部ノードND11に接続されるpチャネルMOSトランジスタPQ8と、内部ノードND12とメイン接地線3の間に接続され、そのゲートがまたノードND12に接続されるnチャネルMOSトランジスタNQ7と、内部ノードND11とメイン接地線3の間に接続され、そのゲート電極が内部ノードND12に接続されるnチャネルMOSトランジスタNQ7を含む。これらの抵抗Rd〜Rfおよびリンク素子FLe〜FLfおよびMOSトランジスタPQ7、PQ8、NQ7およびNQ8からなる回路部分の構成は、第1の基準電圧発生回路12に含まれる定電流を発生する回路部分と同じ構成を備え、同様に動作する。
【0116】
第2の基準電圧発生回路14は、さらに、メイン電源線1と内部ノードND13の間に接続され、そのゲート電極が内部ノードND10に接続されるpチャネルMOSトランジスタPQaと、内部ノードND13とメイン接地線3の間に直列に接続されるpチャネルMOSトランジスタPQb、PQc、…PQdと、MOSトランジスタPQc〜PQdと並列に接続されるリンク素子FLg〜FLhを含む。MOSトランジスタPQb〜PQdのゲート電極は、メイン接地線3に接続される。これらのMOSトランジスタPQb〜PQdはすべて抵抗素子として動作する。次に動作について説明する。
【0117】
ノードND10の電圧レベルは、第1の基準電圧発生回路12の場合と同様、Vcc−Vthpとなる。ここで、VthpはMOSトランジスタPQ7のしきい値電圧の絶対値を示す。これによって、MOSトランジスタPQaも、そのノードND10の電圧をゲート電極に受けており、一定の電流をメイン電源線1から供給する。このMOSトランジスタPQaから供給される電流がMOSトランジスタPQb〜PQdおよびリンク素子FLg〜FLhの回路部分に与えられ、ノードND13に一定の電圧が発生する。このノードND13に発生する基準電圧Vref2は、MOSトランジスタPQaが供給する電流をIaとし、MOSトランジスタPQb〜PQdおよびリンク素子FLg〜FLhの回路部分が有する抵抗をRsとすると次式で与えられる。
【0118】
Vref2=Ia・Rs+Vss
接地電位Vssは0Vであり、基準電圧Vref2は、Ia・Rsとなる。リンク素子FLg〜FLhのうち溶断されるリンク素子の数が増加すると、このMOSトランジスタPQb〜PQdにおける回路部分の抵抗値Rsが増加し、基準電圧Vref2が上昇する。一方、電流Iaは、MOSトランジスタPQaのゲート電極がノードND10に接続されており、このMOSトランジスタPQ7と同様、抵抗Rd〜Rfおよびリンク素子FLd〜FLeによる回路部分を流れる電流により決定される。したがって、リンク素子FLe〜FLsのうち溶断されるリンク素子の数が増加すれば、この部分の抵抗値が低下し、応じて電流が増加する。したがってリンク素子FLe〜FLfの溶断されるリンク素子の数が増加すれば、基準電圧Vref2の電圧レベルが低下する。これにより、基準電圧Vref2を適当な電圧レベルに設定することができる。
【0119】
上述したように、基準電圧Vref1およびVref2の電圧レベルを適当な電圧レベルに調整する機能を設けることにより、所望の電圧レベルの基準電圧をサブ電源線2およびサブ接地線4へ印加することができまた、Vcc−Vref1およびVref2−Vssをともに一定とできる。この半導体記憶装置の製品テスト時において、スタンバイ電流をモニタして基準電圧Vref1およびVref2の電圧レベルを設定することにより、最小のスタンバイ電流を実現しつつ基準電圧Vref1およびVref2をそれぞれ電源電圧Vccおよび接地電圧Vssに近づけるようにすることができる。これにより、スタンバイサイクルからアクティブサイクルへの復帰時において、電圧VCLおよびVSLがそれぞれ電源電圧VccおよびVssへ復帰する時間をできるだけ短くすることが可能となる。
【0120】
[実施例3]
図10は、この発明の第3の実施例である半導体集積回路装置の要部の構成を示す図である。図10に示す構成においては、メイン電源線1とサブ電源線2とに対し、基準電圧Vrefaを発生する基準電圧発生回路40と、この基準電圧発生回路40からの基準電圧Vrefaをバックゲートに受け、その一方導通端子および制御電極ノードがメイン電源線1に接続され、その他方導通ノードがサブ電源線2に接続されるnチャネルMOSトランジスタQ5が設けられる。また、メイン接地3とサブ接地線4に対し、基準電圧Vrefbを生成する基準電圧発生回路50と、この基準電圧発生回路50からの基準電圧Vrefbをバックゲートに受け、その一方導通ノードおよび制御電極ノードがメイン接地線3に接続され、その他方導通ノードがサブ接地線4に接続されるpチャネルMOSトランジスタQ6が設けられる。
【0121】
図10においても、インバータf1〜f3のpチャネルMOSトランジスタPTのバックゲートへはメイン電源線1上の電圧Vccが印加され、各nチャネルMOSトランジスタNTのバックゲートへはメイン接地線3上の電圧Vssが印加される。図6に示す構成と同様の効果の実現を図る。トランジスタQ1およびQ2のバックゲートはそれぞれメイン電源線1上の電圧Vccおよびメイン接地線3上の電圧Vssが印加される。
【0122】
基準電圧発生回路40は、接地電圧Vssを供給するノードと負電圧Vbbを供給するノードの各間に直列に接続される可変抵抗R1およびR2を含む。負電圧Vbbは、図1に示す負電圧発生回路250から与えられる。基準電圧発生回路50は、高電圧Vppを供給するノードと電源電圧Vccを供給するノードとの間に直列に接続される可変抵抗R3およびR4を備える。可変抵抗R1とR2、および可変抵抗R3とR4の抵抗比をそれぞれ適当な値に設定することにより、基準電圧VrefaおよびVrefbの値を調節することができる。
【0123】
MOSトランジスタQ5およびQ6はダイオードとして動作する。すなわち、MOSトランジスタQ1のオフ状態のとき(スタンバイサイクル時)においては、サブ電源線2上の電圧VCLは、MOSトランジスタQ5によりVcc−Vthnの電圧レベルに保持される。一方、サブ接地線4上の電圧VSLは、MOSトランジスタQ2のオフ状態のとき(スタンバイサイクル時)においては、MOSトランジスタQ6により、Vthpの電圧レベルに保持される。ここで、VthnはMOSトランジスタQ5のしきい値電圧を示し、Vthpは、MOSトランジスタQ6のしきい値電圧の絶対値を示す。一般に、MOSトランジスタのしきい値電圧Vtは、次式で与えられる。
【0124】
Vt=A+B(C+|Vsub|)1/2
ここで、A、BおよびCは、トランジスタの各種パラメータにより決定される定数である。またVsubは、MOSトランジスタのバックゲート(基板領域)へ印加される基板バイアス電圧を示す。すなわち、基板バイアス電圧Vsubの絶対値が大きくされれば、しきい値電圧Vtの絶対値が大きくされる。基準電圧VrefaおよびVrefbは次式で与えられる。
【0125】
Vrefa=R1・Vbb/(R1+R2)
Vrefb=(R3・Vcc+R4・Vtp)/(R3+R4)
ここで、接地電圧Vssは0Vとしている。したがって、可変抵抗R1〜R4の抵抗値R1〜R4を適当に設定することにより、基準電圧VrefaおよびVrefbの値を適当な値に設定することができ、応じてMOSトランジスタQ5およびQ6のしきい値電圧VthnおよびVthpを適当な値に設定することができる。
【0126】
図11は、図10に示す基準電圧発生回路40および50の一般的構成の一例を示す図である。図11において、基準電圧発生回路50に含まれる可変抵抗R3は、高電圧Vpp印加ノードと出力ノードNDbの間に直列に接続されるnチャネルMOSトランジスタNM1a〜NMmaと、MOSトランジスタNM1a〜NMnaと並列に設けられるリンク素子Fa1〜Fanを含む。可変抵抗R4は、電源電圧Vcc印加ノードと出力ノードNDbの間に直列に接続されるpチャネルMOSトランジスタPM1a〜PMnaと、MOSトランジスタPM1a〜PMnaと並列に接続されるリンク素子Fb1〜Fbnを含む。MOSトランジスタNM1a〜NMmaのゲート電極は高電圧Vpp印加ノードに接続され、これらMOSトランジスタNM1a〜NMmaは抵抗素子として作用する。MOSトランジスタPM1a〜PMmaのゲート電極が、接地電圧Vss供給ノードに接続され、これらのMOSトランジスタPM1a〜PMmaが抵抗素子として作用する。リンク素子Fa1〜FanおよびFb1〜Fbnは、導通時には対応のMOSトランジスタを短絡しており、したがってこれらのリンク素子Fa1〜FanおよびFb1〜Fbnを適当に溶断することにより、可変抵抗R3およびR4の抵抗値を適当な値に設定することができ、応じて基準電圧Vrefbの電圧レベルを所望の電圧レベルに設定することができる。リンク素子Fa1〜Fanを溶断することにより、基準電圧Vrefbの電圧レベルが低下し、リンク素子Fb1〜Fbnを溶断することにより、基準電圧Vrefbの電圧レベルが上昇する。
【0127】
基準電圧発生回路40において、可変抵抗R1は、接地電位Vss供給ノードと出力ノードNDaの間に直列に接続されるnチャネルMOSトランジスタNM1b〜NMmbと、MOSトランジスタNM1b〜NM1bと並列に接続されるリンク素子Fc1〜Fcnを含む。リンク素子Fc1〜Fcnは、導通時対応のMOSトランジスタを短絡する。MOSトランジスタNM1b〜NMmbのゲート電極は電源電圧Vcc印加ノードに接続され、MOSトランジスタNM1b〜NMmbは抵抗として作用する。
【0128】
可変抵抗R2は、負電圧Vbb印加ノードと出力ノードNDaの間に直列に接続されるpチャネルMOSトランジスタPM1b〜PMmbと、MOSトランジスタPM1b〜PMnbと並列に接続される溶断可能な低抵抗のリンク素子Fd1〜Fdnを含む。MOSトランジスタPM1b〜PMmbのゲート電極は負電位Vbbを受けるように接続される。リンク素子Fc1〜Fcnを溶断することにより、可変抵抗R1の抵抗値が増加する。また、リンク素子Fd1〜Fdnを溶断することにより、可変抵抗R2の抵抗値が増加する。リンク素子Fc1〜Fcnを選択的に溶断することにより基準電圧Vrefaの電圧レベルを低下させ、一方、リンク素子Fd1〜Fdnを溶断することにより、基準電圧Vrefaの電圧レベルを上昇させる。
【0129】
図11に示すように、リンク素子Fa1〜Fan、Fb1〜Fbn、Fc1〜FcnおよびFd1〜Fdnにより基準電圧VrefaおよびVrefbの電圧レベルを調節することにより、製造パラメータのばらつきにより、図10に示すMOSトランジスタQ5およびQ6のしきい値電圧が変動しても、容易にそのしきい値電圧の変動を補償し、所定の電圧レベルに電圧VCLおよびVSLを設定することができる。また、チップテスト時スタンバイサイクル時における消費電流をモニタし、リンク素子Fa1〜Fdnの選択的溶断を実行することより、スタンバイ電流を低減しかつ電圧VCLおよびVSLをできるだけ電源電圧Vccおよび接地電圧Vssに近い値に設定することができ、スタンバイサイクルからアクティブサイクル移行時における電圧VCLおよびVSLの復帰時間を短くすることができる。
【0130】
図12は、図10に示すMOSトランジスタQ5およびQ6の断面構造を概略的に示す図である。図12において、MOSトランジスタQ5は、P型半導体基板60の表面に形成されるN型ウェル80の表面に形成されたP型ウェル81内に形成される。MOSトランジスタQ5は、このP型ウェル81の表面に間をおいて形成される高不純物濃度のN(N+)型不純物領域82および83と、不純物領域82および83の間の領域(チャネル領域)上にゲート絶縁膜(図示せず)を介して形成されるゲート電極85を備える。P型ウェル81はこのMOSトランジスタQ5のバックゲートとして作用し、高不純物濃度のP型不純物領域84を介して基準電圧Vrefaを受ける。ゲート電極層85および不純物領域83がメイン電源線1に接続される。MOSトランジスタQ5の不純物領域82はサブ電源線2に接続される。N型ウェル80には、高不純物濃度ドのN型不純物領域86を介して電源電圧Vccが印加される。これにより、P型ウェル81とN型ウェル80の間のPN接合を逆バイアス状態とし、P型ウェル81から基板60へのリーク電流の発生を防止する。P型基板60へ負電圧Vbbが印加される構成が利用されてもよい。
【0131】
MOSトランジスタQ6は、P型半導体基板60の表面に形成されたN型ウェル70内に形成される。MOSトランジスタQ6は、N型ウェル70の表面に間をおいて形成される高不純物濃度のP型不純物領域71および72と、不純物領域71および72の間の領域(チャネル領域)上にゲート絶縁膜(図示せず)を介して形成されるゲート電極層74を含む。N型ウェル70は、MOSトランジスタQ6のバックゲートとして作用し、高不純物濃度のN型不純物領域73を介して基準電圧Vrefbを受ける。ゲート電極層74および不純物領域71がメイン接地線3に接続される。不純物領域72がサブ接地線4に接続される。
【0132】
図12に示すように、トリプルウェル構造(N型ウェルおよびP型ウェル両者を用いる)とすることにより、MOSトランジスタQ5およびQ6に対し、それぞれ互いに悪影響を及ぼし合うことなく所定の基準電圧VrefaおよびVrefbを印加することができる。このMOSトランジスタQ5およびQ6にはそれぞれ近接してスイッチングトランジスタQ1およびQ2が配置されるが、これらの互いに導電型の異なるスイッチングトランジスタQ1およびQ2に対しても影響を及ぼすことなく基板バイアス電圧を印加することができる。
【0133】
図13は、第1ないし第3の実施例の効果を説明するための図である。図13に示すように、電圧VCLおよびVSLが電圧レベルVCL1およびVSL1のときには、比較的短時間(T1)で電源電圧Vccおよび接地電圧Vssレベルに復帰する。一方、電圧VCLおよびVSLが電圧レベルVCL2およびVSL2のとき、このサブ電源線およびサブ接地線は、同じ速度で充放電されるものの、所定の電源電圧Vccおよび接地電圧Vssレベルに復帰するまでに時間T2が必要とされる。したがって、スタンバイサイクルからアクティブサイクルの移行時において、電圧VCLおよびVSLはそれぞれVCL1とVSL1と設定すれば、アクティブサイクルにおいて、関連の回路を早いタイミングで動作状態とすることができる。しかしながらこの場合には、電圧レベルVCL2およびVSL2の場合よりもサブスレッショルド電流が少し増加する。したがって第1ないし第3の実施例のように、基準電圧のレベルを調整することにより、この動作速度およびサブスレッショルド電流の最適化を図ることができる。
【0134】
[実施例4]
図14は、この発明の第4実施例である半導体集積回路の要部の構成を概略的に示す図である。図1に示すメモリセルアレイ100または図4に示すメモリセルアレイ104において不良メモリセルが存在した場合、この不良メモリセルを冗長メモリセルで置換えることにより不良メモリセルを実効的に救済することが行なわれる。この不良メモリセルの置換えのために冗長回路が設けられる。図14においては、このような冗長回路として、行を置換えるための冗長回路の構成を示す。図14において、行冗長回路は、不良メモリセルの存在するアドレス(不良アドレス)を記憶し、与えられたアドレス信号X1〜Xnが不良行を指定するとき活性化されて対応のスペアワード線SWLを活性状態とするスペアデコーダ91を含む。スペアワード線SWLには、不良メモリセルが存在する1行のメモリセルと置換えられるための1行の冗長メモリセルが接続される。また、冗長回路とは別にアドレス信号X1〜Xnをデコードし、メモリセルアレイ内の対応の1行のメモリセルを選択するノーマルデコーダ94が設けられる。ノーマルデコーダ94は、このスペアデコーダ91の活性化時に非活性状態とされる。
【0135】
スペアデコーダ91は、不良行アドレスを記憶しかつ与えられたアドレス信号X1〜Xnが不良行アドレスを指定するときに活性状態の信号を生成するプログラム回路93と、このプログラム回路93からの活性信号に応答してスペアワード線SWLを活性状態へ駆動するスペアドライバ92を含む。プログラム回路93は、プリチャージ信号PRに応答して内部ノードNxを電源電圧Vccレベルにプリチャージするプリチャージトランジスタ93aと、互いに並列に設けられ、それぞれのゲート電極にアドレス信号X1〜Xnを受けるnチャネルMOSトランジスタ93b、93c、…93mと、MOSトランジスタ93b〜93mと内部ノードNxの間にそれぞれ設けられる溶断可能なリンク素子L1〜Lnを含む。プリチャージ信号PRはスタンバイサイクル時にLレベルとされ、プリチャージトランジスタ93aをオン状態とする。リンク素子L1〜Lnのプログラムはたとえば以下のようにして行なわれる。不良行アドレスに対応するアドレス信号を受けるMOSトランジスタに対して設けられたリンク素子が溶断される。不良行アドレスが指定された場合、内部ノードNxに接続する(リンク素子を介して)MOSトランジスタのゲートへ与えられる信号はすべてLレベルである。不良行アドレスと異なる行アドレスが指定されたとき、このプログラム回路93へ与えられるアドレス信号のうち、非溶断リンク素子に接続するMOSトランジスタのゲートへ与えられる信号の1つはHレベルとされる。したがって、アクティブサイクルにおいて、アドレス信号X1〜Xnが与えられ、不良行アドレスを指定しているとき、内部ノードNxに接続されるMOSトランジスタがすべてオフ状態となり、この内部ノードNxがプリチャージされた電圧レベルVccレベル(または高電圧Vppが用いられてもよい)の電圧レベルに維持される。一方、不良行アドレスと異なる行アドレスが指定された場合、内部ノードNxに接続するMOSトランジスタのうち少なくとも1つがオン状態となり、内部ノードNxは接地電圧レベルへ放電される。これにより、不良行アドレスが指定されたか否かの識別が行なわれる。
【0136】
なお、上述の構成に代えて、不良行アドレス信号と異なるアドレス信号に対応して設けられたMOSトランジスタに関連するリンク素子が溶断される構成が利用されてもよい。また、このプログラム回路は、メイン電源線1からの電源電圧Vccではなく、高電圧Vppを受けてもよい。
【0137】
基準電圧活性回路10は、所定の基準電圧Vref1およびVref2(またはVrefaおよびVrefb)を発生する基準電圧発生部95と、この基準電圧発生部95が発生する基準電圧の電圧レベルを調整するレベル調整回路96を含む。図14においては、このレベル調整回路96に含まれるリンク素子LL1〜LLnを代表的に示す。プログラム回路93における不良行アドレスのプログラムは、半導体集積回路装置における不良メモリセルの存在の有無を調べるテストが行なわれた後に実行される。一方、基準電圧発生回路10においては、基準電圧Vref1およびVref2(またはVrefaおよびVrefb)のレベルを調整するために、レベル調整部96に含まれるリンク素子LL1〜LLnの選択的溶断が行なわれる。このリンク素子LL1〜LLnとプログラム回路93に含まれるリンク回路L1〜Lnを同一材料(たとえばポリシリコンまたはシリサイドなどの低抵抗かつ溶断な材料)でさらに好ましくは同一形状に構成する。これにより、プログラム回路93に含まれるリンク素子L1〜Lnのプログラムと、レベル調整部93に含まれるリンク素子LL1〜LLnの溶断(プログラム)とを同じ工程で行なうことができ、基準電圧発生回路10が発生する基準電圧Vref1およびVref2(またはVrefaおよびVrefb)のレベルを調整するためのレベル調整時間を実質的に無視することができ、工程を簡略化することができる。このとき、スタンバイ電流をモニタしつつ、レベル調整部96のリンク素子LL1〜LLnの選択的溶断を行なうことができない。したがって、この場合には、スタンバイサイクルにおいて消費電流(サブスレッショルド電流)の大きさを測定し、その測定された消費電流と溶断すべきリンク素子とをテーブルの形式に予め準備しておき、このテーブルに従ってレベル調整部96のリンク素子LL1〜LLnの選択的溶断を実行する。これにより、リンク素子L1〜LnおよびLL1〜LLnに対したとえばレーザを用いて同一の照射条件で連続的に実行することができる。
【0138】
以上のように、この第4の実施例の構成に従えば、基準電圧のレベル調整に要する時間をほぼ無視することが可能となり、応じて半導体集積回路装置の製造時間が短くなり、製造コストが低減される。
【0139】
[実施例5]
図15は、この発明の第5の実施例による半導体集積回路装置の要部の構成を示す図である。図15において、基準電圧発生回路10が発生する基準電圧Vref1(Vrefa)およびVref2(Vrefb)の電圧レベルをデータ保持モード時に変更するために、信号/RAS、/CAS、/WEおよび特定のアドレス信号Adに従ってパワーダウンモードを検出するパワーダウンモード検出回路301と、パワーダウンモード検出回路301からの検出信号PDMおよび/PDMに従って基準電圧発生回路10の発生する基準電圧Vref1(Vrefa)およびVref2(Vrefb)の電圧レベルを変更するレベル変更回路302が設けられる。パワーダウンモードは、データ保持モードを示し、このモードでは半導体記憶装置において、単に内部でデータの保持を行なう(セルフリフレッシュモードにより所定時間間隔でリフレッシュが行なわれる)だけである。このパワーダウンモードにおいては、できるだけ消費電流を低減することが望まれる(一般にパワーダウンモードは、電池駆動型のパーソナルコンピュータなどの記憶装置の動作モードとして用いられ、電池寿命を長くするためにできるだけ消費電流を低減することが望まれる)。このパワーダウンモード時に基準電圧Vref1およびVref2(またはVrefaおよびVrefb)の電圧レベルをそれぞれ低下および上昇させ、スタンバイサイクル時におけるサブスレッショルド電流をより小さくする。パワーダウンモードにおいては、内部でリフレッシュ動作が行なわれるだけであり、外部からは何らアクセスは行なわれないため、高速アクセスは要求されない。何ら動作特性に悪影響を及ぼすことなく消費電流を低減することができる。
【0140】
なお図15に示す構成においては、パワーダウンモード検出回路301は信号/RAS、/CAS、および/WEと特定のアドレス信号AdによるいわゆるWCBR条件と特定のアドレスキーとからパワーダウンモードを検出している。これは特定のパワーダウンモードを指定する信号が専用に与えられる構成が利用されてもよい。また、用語パワーダウンモードは、単にデータ保持を行なう動作が半導体記憶装置において行なわれる動作モードまたは低消費電流モードを一般的に示すものとしてここでは用いる。
【0141】
[具体的構成1]
図16は、図15に示すレベル変更回路302の具体的構成を示す図である。図16においては、図9に示す基準電圧発生回路12および14の出力部の構成が一例として示される。図9に示す構成と対応する部分には同一の参照番号を付す。基準電圧発生回路12は、図9に示す構成に加えて、さらにMOSトランジスタNQcとMOSトランジスタNQbの間に設けられるMOSトランジスタNQxを含む。このnチャネルMOSトランジスタNQxのゲート電極は電源電圧Vccを受けるように接続される。このMOSトランジスタNQxと並列にそのゲート電極にパワーダウンモード検出回路301からのパワーダウンモード検出信号/PDMを受けるnチャネルMOSトランジスタNQyが設けられる。
【0142】
基準電圧発生回路14においては、図9に示す構成に加えて、pチャネルMOSトランジスタPQbとMOSトランジスタPQcの間にpチャネルMOSトランジスタPQxがさらに設けられる。レベル変更回路302は、このMOSトランジスタPQxと並列に設けられ、そのゲート電極にパワーダウンモード検出信号PDMを受けるpチャネルMOSトランジスタPQyを含む。次に、この図16に示す構成の動作をその動作波形図である図17を参照して説明する。
【0143】
ノーマルモード時(パワーダウンモードと異なるモードであり、半導体集積回路装置の外部アクセスが可能となる動作モード)においては、パワーダウンモード検出回路301からのパワーダウンモード検出信号PDMはLレベルにある。この状態においては、MOSトランジスタNQyがオン状態、MOSトランジスタPQyがオン状態とされる。この状態において、それぞれ所定の電圧レベルの基準電圧Vref1およびVref2が発生され、図6に示す差動増幅器5および6へそれぞれ与えられる。
【0144】
パワーダウンモードが指定されると、パワーダウンモード検出回路301からのパワーダウンモード検出信号PDMがHレベルとされ、一方その相補信号/PDMはLレベルとされる。それにより、MOSトランジスタNQyはオフ状態とされ、MOSトランジスタNQxの抵抗値はMOSトランジスタ列が有する抵抗値に付け加えられる。それにより、電源電圧Vcc供給ノード(メイン電源線または電源ノード)と出力ノードND9の間の電圧降下が大きくなり、基準電圧Vref1の電圧レベルはノーマルモード時よりも低くなる。
【0145】
一方、基準電圧発生回路14においては、MOSトランジスタPQyはオフ状態とされ、出力ノードND13と接地電圧Vss供給ノード(接地ノードまたはメイン接地線)の間の抵抗値がMOSトランジスタPQxの抵抗値によりノーマルモード時よりも大きくなる。これにより、基準電圧Vref2の電圧レベルがノーマルモード時よりも上昇する。
【0146】
この基準電圧Vref1およびVref2は、スタンバイサイクルにおいてサブ電源線上の電圧VCLおよびサブ接地線上の電圧VSLを規定している。したがって、ノーマルモード時におけるスタンバイサイクル時よりもパワーダウンモードのスタンバイサイクル時において電圧VCLが低下し、電圧VSLが上昇し、サブスレッショルド領域で動作するトランジスタをより強いオフ状態にし、それによりサブスレッショルド電流をより低減する。パワーダウンモードにおけるアクティブサイクル(リフレッシュ動作)においては、図6に示すスイッチングトランジスタQ1およびQ2がオン状態とされ、メモリセルデータのリフレッシュが実行される。
【0147】
[レベル変更回路の具体的構成2]
図18は、図15に示すレベル変更回路の第2の具体的構成を示す図である。図18に示す構成においては、図10に示す基準電圧発生回路40および50に対するレベル変更回路の構成を示す。図18において、基準電圧発生回路40は、接地電圧Vss供給ノードと基準電圧Vbb供給ノードとの間に直列に接続されるnチャネルMOSトランジスタNRa〜NRhと、MOSトランジスタNRa〜NRcおよびNRg〜NRhに並列に設けられる溶断可能なリンク素子FNa〜FNcおよびFNf〜FNhを含む。MOSトランジスタNRa〜NRhのゲート電極は共通に電源電圧Vcc供給ノードに接続され、これらのMOSトランジスタNRa〜NRhはすべて抵抗として作用する。リンク素子FNa〜FNcおよびFNf〜FNhは、適当に溶断され、基準電圧Vrefaの電圧レベルを調整する。MOSトランジスタNRdおよびNReの接続ノードNDaから基準電圧Vrefaが出力される。電圧変更回路は、MOSトランジスタNRfと並列に接続されるnチャネルMOSトランジスタNRyを含む。MOSトランジスタNRyはそのゲート電極にパワーダウンモード検出信号PDMを受ける。
【0148】
基準電圧発生回路50は、高電圧Vpp供給ノードと電源電圧Vcc供給ノードの間に直列に接続されるpチャネルMOSトランジスタPRa〜PRhと、MOSトランジスタPRa〜PRcおよびPRf〜PRhにそれぞれ並列に設けられる溶断可能なリンク素子FPa〜FPcおよびFPg〜FPhを含む。MOSトランジスタPRa〜PRhのゲート電極は接地電圧Vss供給ノードに接続され、これらのMOSトランジスタPRa〜PRhは抵抗素子として作用する。MOSトランジスタPReおよびPRfの接続ノードNDbから基準電圧Vrefbが出力される。
【0149】
レベル変更回路は、MOSトランジスタPRbと並列に設けられ、そのゲート電極にパワーダウンモード検出信号/PDMを受けるpチャネルMOSトランジスタPRyを含む。基準電圧VrefaおよびVrefbは、それぞれ図10に示すMOSトランジスタQ5およびQ6のバックゲートへ印加される。次にこの図18に示す回路の動作をその動作波形図である図19を参照して説明する。
【0150】
ノーマルモード時においては、パワーダウンモード検出信号PDMおよび/PDMはそれぞれLレベルおよびHレベルにある。その状態においては、MOSトランジスタNRyはオフ状態、MOSトランジスタPRyもオフ状態にある。予め設定された電圧レベルの基準電圧VrefaおよびVrefbが図10に示すMOSトランジスタQ5およびQ6のバックゲートへ印加され、それぞれが所定のしきい値電圧を与える。このノーマルモードにおけるスタンバイサイクルにおいては、電圧VCLおよびVSLはそれぞれMOSトランジスタQ5およびQ6のしきい値電圧により決定される電圧レベルに維持される。
【0151】
パワーダウンモードが指定されると、パワーダウンモード検出信号PDMおよび/PDMがそれぞれHレベルおよびLレベルとされ、MOSトランジスタNRyおよびPRyがともにオン状態とされる。基準電圧発生回路40においては、MOSトランジスタNRfが電気的に短絡され、ノードNDaと負電圧Vbb供給ノードの間の抵抗値が低下する。これにより、ノードNDaから出力される基準電圧Vrefaの電圧レベルが低下し、より負電圧Vbbに近い電圧レベルとされる。それによりnチャネルMOSトランジスタQ5のしきい値電圧が上昇し、応じて電圧VCLの電圧レベルがノーマルモードのスタンバイサイクル時におけるそれよりも低下する。
【0152】
一方、基準電圧発生回路50においては、MOSトランジスタPRdが電気的に短絡され、高電圧Vpp供給ノードとノードNDbの間の抵抗値が低下し、基準電圧Vrefbの電圧レベルが上昇する。それにより、pチャネルMOSトランジスタQ6のしきい値電圧がより負となり(その絶対値が大きくなる)、電圧VSLが、ノーマルモードのスタンバイサイクル時におけるそれよりも高くなる。それにより、パワーダウンモードにおけるスタンバイサイクルにおいてサブスレッショルド領域で動作するMOSトランジスタをより強くオフ状態とすることができ、サブスレッショルド電流による消費電流を低減することができる。パワーダウンモードにおいては前述のごとく、リフレッシュが行なわれるだけであり、外部アクセスが行なわれないため、電圧VCLおよびVSLがそれぞれ電源電圧Vccおよび接地電圧Vssに復帰する時間が少し長くなっても、何ら問題は生じない。
【0153】
以上のように、この第5の実施例の構成に従えば、データ保持モードにおいて、電圧VCLと電源電圧Vccとの差および電圧VSLと接地電位Vssの差をノーマルモード時よりも大きくしたため、スタンバイサイクル時における消費電流をより小さくすることができる。
【0154】
[実施例6]
図20は、この発明の第6の実施例である半導体集積回路装置の要部の構成を示す図である。図20において、半導体集積回路装置は、外部信号ext.Iを受け、バッファ処理して内部信号OUTeを生成する入力バッファ300と、入力信号INaを受けて所定の論理処理を施して出力信号OUTaを生成する内部回路301と、入力信号INbに所定の論理処理を施して内部出力信号OUTbを生成する内部回路302を含む。入力バッファ300は、メイン電源線1上の電源電圧Vccとメイン接地線3上の接地電圧Vssを両動作電源電圧として動作する。内部回路302に含まれるトランジスタのバックゲートへは電圧VccまたはVssが与えられる。
【0155】
内部回路301に対しては、サブ電源線2aおよびサブ接地線4aが設けられる。サブ電源線2aとメイン電源線1の間には、動作サイクル規定信号/φに応答して導通し、メイン電源線1とサブ電源線2aを電気的に接続するpチャネルMOSトランジスタQ1aと、スタンバイサイクル時におけるこのサブ電源線2a上の電圧VCL1の電圧レベルを設定する電圧設定部310が設けられる。サブ接地線4aに対しては、動作サイクル規定信号φに応答してサブ接地線4aをメイン接地線3に電気的に接続するnチャネルMOSトランジスタQ2aと、スタンバイサイクル時において、このサブ接地線4a上の電圧VSL1の電圧レベルを設定する電圧設定部312が設けられる。電圧設定部310および312は、基準電圧発生回路と、差動増幅回路と、この差動増幅回路の出力に応答して導通するMOSトランジスタを含むか、または基準電圧発生回路と基準電圧発生回路の基準電圧をバックゲートに受けるMOSトランジスタを含む。
【0156】
内部回路302に対しては、サブ電源線2bおよびサブ接地線4bが設けられる。サブ電源線2bに対しては、動作サイクル規定信号/φに応答してメイン電源線1とサブ電源線2bを電気的に接続するpチャネルMOSトランジスタQ1bと、スタンバイサイクル時におけるこのサブ電源線2b上の電圧VCL2の電圧レベルを設定する電圧設定部314が設けられる。サブ接地線4bに対しては、動作サイクル規定信号φに応答してサブ接地線4bをメイン接地線3に電気的に接続するnチャネルMOSトランジスタQ2bと、スタンバイサイクル時におけるこのサブ接地線4b上の電圧VSLの電圧レベルと設定する電圧設定部316が設けられる。この電圧設定部314および316は、それぞれ電圧設定部310および312と同様の構成を備える。
【0157】
図20に示す構成において、内部回路301はサブ電源線2b上の電圧VCL1およびサブ接地線4b上の電圧VSL1を両動作電源電圧として動作するように示される。しかしながら実際には、この入力信号INaおよび出力信号OUTaのスタンバイサイクル時における電圧レベルに応じてメイン電源線1およびメイン接地線3上の電圧をも利用する。図20においては、電圧VCL1およびVSL1の電圧レベルを問題とするため、便宜上、内部回路301がサブ電源線2aおよびサブ接地線4a上の電圧を動作電源電圧として動作するように示される。なお、内部回路301は、スタンバイサイクル時において出力ハイインピーダンス状態とされる場合には、このサブ電源線2a上の電圧VCL1およびサブ接地線4a上の電圧VSL1を両動作電源電圧として利用する構成が利用されてもよい。なお、この接続構成は、また内部回路302についても同様である。
【0158】
図20に示すように、内部回路301および302は、それぞれ別々の電源線構成とすることにより、サブ電源線2aおよび2bならびにサブ接地線4aおよび4bの電圧変動(ノイズ)を抑制する。次にこの図20に示す構成の動作についてその動作波形図である図21を参照して説明する。
【0159】
スタンバイサイクルにおいて、動作サイクル規定信号φはHレベルであり、MOSトランジスタQ1a、Q2a、Q1bおよびQ2bはすべてオフ状態にある。この状態において、電圧VCL1、VSL1、VCL2およびVSL2は、それぞれ電圧設定部310、312、314および316により所定の電圧レベルに設定される。今、電圧設定部310および314は同じ電圧レベルに電圧VCL1およびVCL2を設定し、また電圧設定部312および316は同じ電圧レベルに電圧VSL1およびVSL2を設定するとする。
【0160】
アクティブサイクルが始まると動作サイクル規定信号φはHレベルとされ、MOSトランジスタQ1a、Q1b、Q2a、およびQ2bがオン状態とされ、電圧VCL1、VCL2が電源電圧Vccレベルへ復帰し、また電圧VSL1およびVSL2が接地電圧Vssレベルへ復帰する。このとき、電源線2aおよび2bに付随する負荷容量または寄生容量が異なり、同じ電圧レベルにスタンバイサイクル時に維持されていても、電源線2aおよび2bが電源電圧Vccレベルにまで復帰するのに時間差が生じる。図21において、電圧VCL2の復帰時間が早くなるように示される。これは、また電圧VSL1およびVSL2についても同様である。入力バッファ300は、メイン電源線1およびメイン接地線3上の電圧VccおよびVssを両動作電源電圧として動作している。したがって、アクティブサイクルが始まると、即座に外部からの信号ext.Iを取込み、所定の処理を施して内部信号OUTeを生成することができる。半導体記憶装置において内部制御信号発生回路は、その入力信号および出力信号の発生順序は予め定められており、所定の時間順序をもつ活性状態とされる。内部回路301が、サブ電源線2aおよびサブ接地線4a上の電圧VCL1およびVSL1がそれぞれ所定の電圧VccおよびVssレベルに設定した後に、その入力信号INaがアクティブ状態にされて動作を実行する。内部回路302も同様に、電圧VCL2およびVSL2が電源電圧Vccおよび接地電圧Vssに復帰した後に、入力信号INbがアクティブ状態にされて動作を実行する。入力バッファ300から内部回路301および302への信号伝播には所定の時間が必要とされる。したがって、入力バッファ300をメイン電源線1およびメイン接地線3上の電圧VccおよびVssを両電源電圧として動作させることにより、アクティブサイクル開始後即座に外部信号ext.Iを取込んで内部動作を開始させることができ、アクセス時間を大幅に低減することができる。
【0161】
すなわち、電圧VCLおよびVSLが電源電圧VccおよびVssの電圧レベルに復帰する前に動作する回路部分(入力信号が確定状態とされる回路)については、メイン電源線1およびメイン接地線3上の電圧VccおよびVssを動作電源として動作させ、できるだけ早いタイミングで動作を実行させ、アクセス遅延の増加を防止する。いずれの回路に対して、メインおよびサブの電源構造を備える階層電源線構成とし、いずれの回路に対してメイン電源線1およびメイン接地線3のみを電源線として利用するかは、アクティブサイクル時における各サブ電源線およびサブ接地線の電圧の復帰時間を測定し、そこへ与えられる信号の確定タイミングとの関係から決定される。図3に示す/RASバッファ200、/CASバッファ210、/WEバッファ、およびロウアドレスバッファ101は、外部からの信号をできるだけ早いタイミングで取込み、内部信号を生成する必要があり、この図20に示す入力バッファ300と同様メイン電源線1およびメイン接地線3のみの非階層電源構造とする。階層電源線構成とする部分は、比較的遅いタイミングで動作を行なう回路であればよく、たとえば図4に示すロウデコーダ230がメイン電源線およびサブ電源線とメイン接地線およびサブ接地線の階層電源構成とされる。コラム系回路については、アクティブサイクルが始まってから所定時間経過後(コラムインターロック期間経過後)活性状態とされるため、メイン/サブ電源線およびメイン/サブ接地線の階層電源構造がとられてもよい。
【0162】
以上のように、この第6の実施例の構成に従えば、電圧VCLおよびVSLが電源電圧Vccおよび接地電圧Vssに復帰するよりも早いタイミングで動作する必要のある回路に対しては、メイン電源線およびメイン接地線のみを設けることにより、これらの回路を早いタイミングで動作を開始させることができ、アクセス遅延の増大を防止することができる。
【0163】
[実施例7]
図22は、この発明の第7の実施例である半導体集積回路装置の要部の構成を示す図である。図22においては、内部回路320および322を代表的に示す。内部回路320は、入力信号IN0に所定の論理処理を施して内部出力信号OUT0を生成する。内部回路322は、入力信号IN1に所定の論理処理を施して内部出力信号OUT1を生成する。内部回路320に対しては、サブ電源線2aおよびサブ接地線4aが設けられ、内部回路322に対しては、サブ電源線2bおよびサブ接地線4bが設けられる。サブ電源線2aに対しては、動作サイクル規定信号/φに応答してメイン電源線1とサブ電源線2aを電気的に接続するpチャネルMOSトランジスタQ1aと、基準電圧VRH1に従って、スタンバイサイクル時におけるサブ電源線2aの電圧VCL1を所定の電圧レベルに設定する電圧設定部324が設けられる。この電圧設定部324は、差動増幅器とこの差動増幅器の出力信号に応答して導通するMOSトランジスタを含むか、または基準電圧VRH1をバックゲートに受けるMOSトランジスタを含む。
【0164】
サブ接地線4aに対しては、動作サイクル規定信号φに応答してサブ接地線4aとメイン接地線3を電気的に接続するnチャネルMOSトランジスタQ2aと、基準電圧VRL1に従ってこのサブ接地線4a上の電圧VSL1のレベルをスタンバイサイクル時に設定する電圧設定部326が設けられる。電圧設定部326は、また差動増幅器と、この差動増幅器の出力をゲート電極に受けるMOSトランジスタで構成されるか、または基準電圧VRL1をバックゲートに受けるMOSトランジスタで構成される。内部回路320は、メイン電源線1、サブ電源線2a、メイン接地線3およびサブ接地線4a上の電圧をすべて受けて動作するように示される。しかしこれは内部回320の内部構成により適当な電源線/接地線が選択されて利用される。内部回路320および322のMOSトランジスタのバックゲートへは電圧VccまたはVssが与えられる。
【0165】
内部回路322に対しては、サブ電源線2bおよびサブ接地線4bが設けられる。サブ電源線2bに対しては、動作サイクル規定信号/φに応答してメイン電源線1とサブ電源線2bとを電気的に接続するpチャネルMOSトランジスタQ1bと、基準電圧VRH2に従ってスタンバイサイクル時におけるこのサブ電源線2b上の電圧VCL2の電圧レベルを設定する電圧設定部325が設けられる。電圧設定部325も、また差動増幅器およびMOSトランジスタ,または基準電圧をバックゲートに受けるMOSトランジスタの構成を備える。サブ接地線4bに対しては、動作サイクル規定信号φに応答してサブ接地線4bをメイン接地線3に電気的に接続するnチャネルMOSトランジスタQ2bと、スタンバイサイクル時に基準電圧VRL2に従ってサブ接地線4b上の電圧VSL2の電圧レベルを設定する電圧設定部327が設けられる。この電圧設定部327も同様、差動増幅器およびMOSトランジスタ,またはMOSトランジスタの構成を備える。基準電圧は以下の関係を満足する。
【0166】
Vcc>VRH1>VRH2
VRL2>VRL1>Vss
したがって、以下の関係がスタンバイサイクルにおいて満たされる。
【0167】
Vcc>VCL1>VCL2
VSL2>VSL1>Vss
すなわち、スタンバイサイクルにおいて、内部回路320においてサブスレッショルド領域で動作するMOSトランジスタよりも、内部回路322においてサブスレッショルド領域で動作するMOSトランジスタがより強いオフ状態とされる。次に、この図22に示す構成の動作をその動作波形図である図23を参照して説明する。
【0168】
スタンバイサイクルにおいて、動作サイクル規定信号φはHレベルであり、MOSトランジスタQ1a、Q1b、Q2a、およびQ2bはそれぞれオフ状態である。この状態において、電圧VCL1、VCL2、VSL1、およびVSL2は、それぞれ、基準電圧VRH1、VRH2、VRL1、およびVRL2に従って所定の電圧レベルに設定される。
【0169】
アクティブサイクルが始まると、動作サイクル規定信号φがLレベルとなり、MOSトランジスタQ1a、Q1b、Q2a、およびQ2bはそれぞれオフ状態とされる。これにより、サブ電源線2aおよび2b上の電圧VCL1およびVCL2は電源電圧Vccレベルに復帰し、サブ接地線4aおよび4b上の電圧VSL1およびVSL2は接地電圧Vssレベルに復帰する。このとき、電圧VCL1は電圧VCL2よりも高いため、サブ電源線2a上の電圧VCL1は、サブ電源線2b上の電圧VCL2よりも早い時刻t1において電源電圧Vccレベルに復帰し、同様に、電圧VSL1もVSL2よりも早い時刻t1において接地電圧Vssに復帰する。したがって内部回路320に与えられる入力信号IN0は時刻t1以降の早いタイミングで活性状態とされ、内部回路320からの出力信号OUT0を早いタイミングで確定状態とすることができる。内部回路322については、電圧VCL2およびVSL2が時刻t2において電圧VccおよびVssに復帰するため、この時刻t2より遅い後のタイミングで入力信号IN1が確定状態とされる。
【0170】
上述のように、早いタイミングで動作すべき内部回路に対しては、サブ電源線上の電圧を電源電圧Vccレベルに近い電圧レベルに設定し、かつサブ接地線上の電圧VSLを接地電圧Vssレベルに近い電圧レベルに設定する。これにより、スタンバイサイクル時におけるサブスレッショルド電流に起因する消費電流を低減しつつ動作開始タイミングの遅れを低減することができ、高速動作する半導体集積回路装置またはアクセス遅延の少ない半導体記憶装置が実現される。比較的遅いタイミングで動作してもよい内部回路に対しては、サブ電源線上の電圧VCLを比較的低い電圧レベルに設定し、一方、サブ接地線上の電圧VSLを比較的高い電圧レベルに設定することにより、サブスレッショルド電流を十分に抑制して、消費電流を低減する。これにより、何ら動作速度/アクセス時間に悪影響を及ぼすことなく低消費電流で動作する半導体集積回路装置が実現される。
【0171】
なお、基準電圧VRH1、VRL1、VRH2、VRL2は、それぞれ先の実施例において図9および図11において示した構成を利用することができる。これは1つの回路からその出力ノードを別々とすることにより、2種類の基準電圧が発生される構成が利用されてもよく、また別々に基準電圧を発生する構成が利用されてもよい。
【0172】
この内部回路320としては、図20に示す構成と同様、外部信号を受ける入力バッファ、すなわち、/RASバッファ、/CASバッファ、/WEバッファおよびロウアドレスバッファなどが適用され、内部回路322は、ロウデコーダなどの回路を含む。
【0173】
[その他の変更例]
図10に示すMOSトランジスタQ5およびQ6は、それぞれpチャネルMOSトランジスタおよびnチャネルMOSトランジスタを用いることができる。基準電圧の極性が切換えられればよく、またその接続も応じて変更される。動作モードに応じて基準電圧を変更する場合においても、その変更方向が逆とされる。これにより、図10に示す構成と同様の効果を得ることができる。
【0174】
また図11に示す基準電圧発生回路においては、pチャネルMOSトランジスタとnチャネルMOSトランジスタが用いられているが、一方の導電形式のMOSトランジスタのみで構成されてもよい。
【0175】
【発明の効果】
以上のように、この発明に従えば、低消費電流で、アクセス遅延が十分に抑制される半導体集積回路装置を実現することができる。
【0177】
請求項1に係る発明に従えば、メイン電源電圧線とサブ電源電圧線の間にバックゲートに基準電圧を受けるダイオード接続された絶縁ゲート型電界効果トランジスタを用いたため、サブ電源電圧線上の電圧をスタンバイサイクル時に所望の電圧レベルに保持することができる。
【0178】
また、基準電圧を調節可能としたため、製造パラメータのばらつきに影響を受けることなく確実に所望の電圧レベルの基準電圧を発生することができ、応じてサブ電源電圧線上の電圧をスタンバイサイクル時に所望の電圧レベルに保持することができる。
【0179】
請求項2に係る発明に従えば、パワーダウンモード時において基準電圧のレベルを変更するように構成したため、このパワーダウンモード時においてサブ電源電圧線の電圧レベルを変更することができ、より消費電流を低減することができる。
【0180】
請求項3に係る発明に従えば、基準電圧レベルを調整するための手段として不良メモリセルを救済するための不良アドレスプログラム用の溶断可能なリンク素子と同じ材料で構成されるリンク素子を利用したため、この不良アドレスのプログラムと同一のプロセスにおいて基準電圧のレベル調整を行なうことができ、基準電圧のレベル調整の時間をほぼ無視することができ、製造時間を短縮することができる。
【0181】
請求項4に係る発明に従えば、外部信号を受ける入力バッファはメイン電源電圧線の電圧のみを動作電源電圧として動作するように構成し、少なくともロウアドレスデコーダはメイン/サブ電源電圧線の階層電源構造としたため、スタンバイサイクルからアクティブサイクル移行時において早いタイミングで外部信号を取込んで内部信号を発生することができ、アクセス遅延の増大を防止することができる。
【0183】
請求項6に係る発明に従えば、第2の論理ゲートのサブ電源線に対して基準電圧と電圧レベルの異なる第2の基準電圧をバックゲートに受ける、メイン電源電圧線とサブ電源電圧線の間に接続されたMOSトランジスタ(絶縁ゲート型電界効果トランジスタ)を設けたため、第2の論理ゲートをスタンバイサイクル時におけるサブ電源電圧線の電圧と論理ゲートのサブ電源電圧線上のスタンバイサイクル時における電圧レベルを異ならせることができ、応じて論理ゲートの動作条件に従って最適な電圧レベルに各サブ電源電圧線上の電圧を設定することができスタンバイサイクル時における消費電流を低減しつつスタンバイサイクルからアクティブサイクル移行時における動作開始タイミングの遅れを最小とすることができ、高速動作する低消費電流の半導体集積回路装置を得ることができる。
【0185】
【図面の簡単な説明】
【図1】 この発明の第1の実施例である半導体集積回路装置の全体の構成を概略的に示す図である。
【図2】 図1に示す半導体集積回路装置の動作を示す信号波形図である。
【図3】 図1に示す半導体集積回路装置の周辺回路の構成をより詳細に示す図である。
【図4】 図1に示す半導体集積回路装置の周辺回路の構成をより詳細に示す図である。
【図5】 図3および図4に示す半導体集積回路装置の周辺回路の動作を示す信号波形図である。
【図6】 この発明の第1の実施例である半導体集積回路装置の要部の構成を示す図である。
【図7】 図6に示す半導体集積回路装置の動作を示す信号波形図である。
【図8】 図6に示す差動増幅器の構成の一例を示す図である。
【図9】 この発明の第2の実施例である半導体集積回路装置に用いられる基準電圧発生回路の構成を示す図である。
【図10】 この発明の第3の実施例である半導体集積回路装置の要部の構成を示す図である。
【図11】 図10に示す基準電圧発生回路の構成の一例を示す図である。
【図12】 図10に示す絶縁ゲート型電界効果トランジスタの断面構造を概略的に示す図である。
【図13】 第2および第3の実施例の効果を説明するための図である。
【図14】 この発明の第4の実施例である半導体集積回路装置の要部の構成を示す図である。
【図15】 この発明の第5の実施例である半導体集積回路装置の要部の構成を概略的に示す図である。
【図16】 図15に示すレベル変更回路の構成の一例を示す図である。
【図17】 図16に示す回路の動作を示す信号波形図である。
【図18】 図15に示すレベル変更回路の他の構成を示す図である。
【図19】 図18に示す回路の動作を示す信号波形図である。
【図20】 この発明の第6の実施例である半導体集積回路装置の要部の構成を示す図である。
【図21】 図20に示す半導体集積回路装置の動作を示す信号波形図である。
【図22】 この発明の第7の実施例である半導体集積回路装置の要部の構成を示す図である。
【図23】 図22に示す半導体集積回路装置の動作を示す信号波形図である。
【図24】 従来のCMOSインバータの構成を示す図である。
【図25】 従来のCMOSインバータの問題点を説明するための図である。
【図26】 従来の半導体集積回路装置の要部の構成を示す図である。
【図27】 図26に示す従来の半導体集積回路装置の動作を示す信号波形図である。
【符号の説明】
1 メイン電源線、2,2a,2b サブ電源線、3 メイン接地線、4,4a,4b サブ接地線、10 基準電圧発生回路、20 電源端子、30 接地端子、40 基準電圧発生回路、50 基準電圧発生回路、5,6 差動増幅器、Q3,Q4 スイッチングトランジスタ、Q5,Q6 MOSトランジスタ、R1,R2,R3,R4 可変抵抗、L1〜Ln,LL1〜LLn リンク素子、91 スペアデコーダ、100 メモリセルアレイ、102 アドレスバッファ、104 行選択回路、106 列選択回路、108 入出力回路、110制御回路、120 電源電圧記憶回路、130 接地電圧集積回路、200 /RASバッファ、201 行アドレスバッファ、210 /CASバッファ、212 /WEバッファ、230 ロウデコーダ、220 Vbb発生器、255Vcc/2発生器、256 Vpp発生器、12,14 レベル調整機能付基準電圧発生回路、300 入力バッファ、301,302,320,322 内部回路、310,312,314,316,324,325,326,327
電圧設定部。
Claims (5)
- 第1の電源電圧を伝達するメイン電源線と、
サブ電源線と、
動作サイクル規定信号に応答して、動作サイクルがアクティブサイクルの時に前記メイン電源線と前記サブ電源線とを電気的に接続するスイッチングトランジスタと、
バックゲートを有し、かつその一方導通ノードが前記メイン電源線に接続され、かつその他方導通ノードが前記サブ電源線に接続され、かつその制御電極が前記一方導通端子および前記他方導通端子のうちのドレインに接続されてダイオード接続となるように前記メイン電源線またはサブ電源線に接続される絶縁ゲート型電界効果トランジスタと、
前記絶縁ゲート型電界効果型トランジスタの前記バックゲートへ基準電圧を印加する基準電圧発生回路と、
前記サブ電源線に結合される一方導通端子を有しかつ動作サイクル規定信号がスタンバイサイクルを示すとき非導通状態とされるトランジスタ素子を含み、与えられた入力信号に所定の論理処理を施して出力する論理ゲートと、
前記基準電圧の電圧レベル調節する電圧レベル調節回路を備える、半導体集積回路装置。 - 前記電圧レベル調節回路は、パワーダウンモードを指定する信号に応答して、前記基準電圧の電圧レベルを変更する手段を備える、請求項1記載の半導体集積回路装置。
- 行および列のマトリックス状に配列される複数のメモリセルを含むメモリセルアレイと、
溶断可能なリンク素子を含み、前記メモリセルアレイの不良メモリセルの存在する行または列を特定する不良アドレスをプログラムするための回路とをさらに備え、
前記電圧レベル調節回路は、前記リンク素子と同じ材料で形成されるプログラム素子を含み、前記基準電圧の電圧レベルを調整するレベル調整回路を備える、請求項1記載の半導体集積回路装置。 - 行および列のマトリックス状に配列される複数のメモリセルを含むメモリセルアレイと、
前記メイン電源線上の電圧を動作電源電圧として動作し、動作サイクル規定信号、データ入出力モード指定信号およびアドレス信号を含む外部信号をバッファ処理して内部信号を生成する入力バッファと、
前記サブ電源線に結合される一方導通端子を有しかつ前記動作サイクル規定信号がスタンバイサイクルを示すとき非導通状態とされるトランジスタ素子を含み、前記入力バッファからの内部信号に含まれる行アドレス信号をデコードして前記メモリセルアレイの行を指定する行指定信号を発生する行デコード回路をさらに備える、請求項1記載の半導体集積回路装置。 - 第2のサブ電源線と、
前記動作サイクル規定信号に応答して前記メイン電源線と前記第2のサブ電源線とを電気的に接続する第2のスイッチングトランジスタと、
前記基準電圧発生回路からの、前記基準電圧と電圧レベルの異なる第2の基準電圧をそのバックゲートに受け、かつその一方導通ノードが前記メイン電源線に接続されかつその他方導通ノードが前記第2のサブ電源線に接続されかつその制御電極がダイオード接続となるように前記第2のサブ電源線または前記メイン電源線に接続される第2の絶縁ゲート型電界効果トランジスタと、
前記第2のサブ電源線に結合される一方導通端子を有しかつ前記動作サイクル規定信号がスタンバイサイクルを示すとき非導通状態とされるトランジスタ素子を含み、与えられた信号に所定の論理処理を施して出力する第2の論理ゲートをさらに備える、請求項1に記載の半導体集積回路装置。
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