JP4501352B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、ターゲット回路のクリティカルパス遅延特性を把握するためのモニタ回路を有する半導体装置に係り、特に、ターゲット回路であるLSIに供給する電源電圧を適応的に制御して低消費電力化を図る技術に関するものである。
【0002】
【従来の技術】
近年、半導体回路では、低電力化のために、電源電圧を下げる方法が一般的に取られている。これは半導体回路(LSI)の消費電力のAC成分が電源電圧の2乗に比例するためで、LSIの低消費電力化には電源電圧の低減が最も効果的であるからである。
【0003】
このような観点から、近年、LSIの動作周波数やプロセスばらつき、温度変化に対して、電源電圧を動的に制御し、LSIが動作可能な最小電圧を適応的に供給する方法が報告されている。
【0004】
このような適応的電源電圧制御を実現する例として、電源電圧制御の対象となるターゲット回路と同一のチップ上に、ターゲット回路のクリティカルパスに相当する遅延を模倣するレプリカ回路を搭載する手法が知られている(たとえば、特許文献1、特許文献2、特許文献3を参照)。
この手法では、ターゲット回路に供給されるクロック信号の周期とレプリカ回路の遅延値とを比較して、レプリカ回路の遅延値が動作クロックサイクル以内に収まるように電源電圧の制御が行われる。
【0005】
【特許文献1】
特開2000−216338号公報
【特許文献2】
特開2000−295084号公報
【特許文献3】
特開2002−100967号公報
【0006】
【発明が解決しようとする課題】
通常、製造されるLSIには、その特性に種々のばらつきが生じる。たとえば、LSIに供給される電源電圧Vddと、LSIの動作が保証される最大のクロック周波数fclk−maxとの関係についても、個々のLSIの特性は異なったものになる。
【0007】
図6は、電源電圧Vddと最大クロック周波数fclk−maxとの関係の一例を図解した図である。
図6において、横軸は電源電圧Vddを示し、縦軸は最大クロック周波数fclk−maxを示す。
また、曲線C1は、特性のばらつき範囲の中において最も動作速度が高速なLSIの特性を示す。曲線C3は、このばらつき範囲の中において最も動作速度が低速なLSIの特性を示す。曲線C2は、このばらつき範囲の中における典型的な特性を示す。
【0008】
図6に示すように、一般に、最大クロック周波数fclkは電源電圧Vddが大きくなるほど上昇する傾向がある。このため、同一の電源電圧を与えた場合、曲線C1の特性を有するLSIは、曲線C2,C3の特性を有するLSIより高いクロック周波数で高速に動作させることが可能である。
この関係を同一のクロック周波数について見ると、高速動作が可能なLSIは、低速なLSIより低い電源電圧での動作が可能となる。たとえば図6においてクロック周波数f1の場合、曲線C3の特性を有するLSIは最小でも電圧V3より大きな電源電圧が必要になるが、曲線C1,C2の特性を有するLSIはそれより小さい電圧V1,V2まで電源電圧を下げることができる。
【0009】
一般にLSIはこのような特性ばらつきを有しているため、通常は、いかなるサンプルにおいても電圧V3と同じか、またはそれより大きい電源電圧を固定的に供給することによって、LSIの動作を保証している。
これに対し、レプリカ回路によって把握したターゲット回路の遅延特性に応じて電源電圧の制御を行う上述した手法によれば、高速な特性を有するLSIの電源電圧を、低速な特性を有するLSIの電源電圧より低く抑えることができるため、固定的な電源電圧を供給する方法に比べて消費電力を削減することができる。
【0010】
ところで、近年における加工寸法の微細化に伴って、ウェーハ間のばらつきや、ウェーハ内のばらつきの他に、同一チップ内における局所的な特性のばらつきも顕著になりつつありる。すなわち、同一のチップ内であっても、製造条件の僅かな揺らぎの影響を受けて、異なる位置に形成されるトランジスタの特性に無視できないずれが生じる。
こうした同一チップ内における特性のばらつきは、レプリカ回路とターゲット回路との間にも生じるため、レプリカ回路を使って電源電圧の制御を行う場合は、このような特性ばらつきの分についてもマージンを考慮する必要がある。
【0011】
図7は、ターゲット回路とレプリカ回路とにおける局所的な特性の違いを考慮した場合の動作電源電圧範囲を図解した図である。
ターゲット回路において正常な動作が保証される電源電圧の範囲は、ターゲット回路自体の局所的な特性ばらつきのみを考慮した場合、下限電圧Vllから上限電圧Vlhまでの範囲となる。これに対し、レプリカ回路の局所的な特性ばらつきを考慮した場合の電源電圧範囲は、下限電圧Vrlから上限電圧Vrhまでとなり、図7に示すように、下限電圧Vllから上限電圧Vlhまでの範囲に比べて高電圧側にシフトする。供給電圧不足によってターゲット回路に誤動作を生じさせないためには、下限電圧Vrlを上限電圧Vlhと同一か、またはこれより高い電圧に設定する必要ある。
【0012】
図8は、ターゲット回路とレプリカ回路との間における局所的な特性の違いを考慮した動作電源電圧範囲を、図6に示す曲線C1〜C3の特性を有するLSIについてそれぞれ図解した図である。
電圧V3は、最も低速な特性を有するLSIのターゲット回路をクロック周波数f1で正常に動作させるために必要な電源電圧を示しており、クロック信号を周波数f1に固定して使用する場合には、最小でもこの電圧V3の電源電圧を供給することにより、ターゲット回路の正常な動作が保証される。図8の例において、曲線C1,C2の特性を有する中速から高速のLSIでは、局所的な特性の違いによるマージンを考慮しても、レプリカ回路の遅延特性から決定される電源電圧の最大値Vrhが、この電圧V3を超えることはない。
【0013】
しかしながら、LSIが比較的低速な特性を持つ場合、レプリカ回路の遅延特性から決定される電源電圧の最大値Vrhが電圧V3より大きくなる可能性がある。このような場合、電圧V3の固定的な電源電圧を供給する方法に比べて、かえって消費電力が増大してしまう不利益が生じる。
たとえば曲線C3の特性を有する最も低速なLSIの場合、レプリカ回路の特性ばらつきに相当する過剰な電圧(Vrh−Vrl)が電圧V3に加わるため、この過剰な電圧による無駄な電力損失を招いてしまう。
【0014】
本発明はかかる事情に鑑みてなされたものであり、その目的は、特性のばらつきを考慮した電源電圧のマージン分によって生じる無駄な電力損失を削減することができる半導体装置を提供することにある。
【0015】
【課題を解決するための手段】
上記の目的を達成するため、本発明の半導体装置は、ターゲット回路のクリティカルパス遅延特性を把握するための遅延モニタ手段を有する半導体装置であって、遅延モニタ手段の遅延モニタ結果に基づいて、ターゲット回路に供給すべき電源電圧を設定する電圧設定信号を生成する電圧設定信号生成手段と、電圧設定信号により設定される電源電圧の最大値を前記半導体装置の製造ばらつきにおいて最も低速な特性を有するターゲット回路を動作させるために最低限必要な電圧に制限する設定電圧制限手段とを有する。
【0016】
本発明の半導体装置によれば、電圧設定信号生成手段において、遅延モニタ手段の遅延モニタ結果に基づいて、ターゲット回路に供給すべき電源電圧を設定する電圧設定信号が生成される。この電圧設定信号において設定される電源電圧の最大値は、設定電圧制限手段において所定の値、たとえば、半導体装置の製造ばらつきに基づいて決まる電源電圧の最大値に制限される。
したがって、遅延モニタ手段の遅延モニタ結果に基づいて設定される電源電圧の値がこの所定の値を超える場合でも、設定電圧制限手段において、電圧設定信号の設定電圧はこの所定の値に制限される。
【0017】
また、設定電圧制限手段は、ターゲット回路の動作状態を示す信号、たとえばターゲット回路の動作クロック周波数を示す信号に応じて、制限すべき電源電圧の最大値を決定しても良い。
【0018】
この場合、設定電圧制限手段は、制限すべき電源電圧の最大値を設定する最大電圧設定信号を記憶する第1の記憶手段と、第1の記憶手段に記憶された最大電圧設定信号において設定される電源電圧の最大値と、電圧設定信号において設定される電源電圧の値とを比較し、設定電圧が低い方の信号を出力する比較手段とを含み、さらに、複数の最大電圧設定信号を記憶する第2の記憶手段と、ターゲット回路の動作状態を示す信号に応じて選択した最大電圧設定信号を第2の記憶手段から読み出して第1の記憶手段に転送する最大電圧信号転送手段とを有しても良い。
上述した構成によれば、第2の記憶手段に記憶された複数の最大電圧設定信号の中から、ターゲット回路の動作状態を示す信号に応じた最大設定信号が最大電圧信号転送手段により選択されて読み出され、第1の記憶手段に転送される。比較手段では、第1の記憶手段に記憶された最大電圧設定信号において設定される電源電圧の最大値と、電圧設定信号において設定される電源電圧の値とが比較され、設定電圧が低い方の信号が出力される。
【0019】
また、設定電圧制限手段は、制限すべき電源電圧の最大値を設定する最大電圧設定信号をそれぞれ記憶する複数の第1の記憶手段と、複数の第1の記憶手段に記憶される最大電圧設定信号の中から、ターゲット回路の動作状態を示す信号に応じた最大電圧設定信号を選択する選択手段と、選択手段が選択した最大電圧設定信号において設定される電源電圧の最大値と、電圧設定信号において設定される電源電圧の値とを比較し、設定電圧が低い方の信号を出力する比較手段とを含んでも良い。
上述した構成によれば、選択手段において、複数の第1の記憶手段に記憶される最大電圧設定信号の中から、ターゲット回路の動作状態を示す信号に応じた最大電圧設定信号が選択される。比較手段では、選択手段が選択した最大電圧設定信号において設定される電源電圧の最大値と、電圧設定信号において設定される電源電圧の値とが比較され、設定電圧が低い方の信号が出力される。
【0020】
また、第1の記憶手段は、記憶した信号を電気的に消去して書き換えることが可能な記憶手段でも良いし、あるいは、1つまたは複数のフューズ回路を含み、フューズ回路のフューズの状態によって信号を記憶する記憶手段でも良い。
【0021】
【発明の実施の形態】
以下に、本発明の好適な実施形態を添付図面に関連付けて説明する。
【0022】
<第1の実施形態>
図1は、本発明の第1の実施形態に係る半導体装置の構成の一例を示すブロック図である。
【0023】
図1に示す半導体装置11は、ターゲット回路(TGT)11と、パルス発生部(PG)12と、レプリカ回路(RPLC)13と、電源電圧制御部(PW−CTL)14とを有する。
また、半導体装置11は、電圧設定信号S14に応じて電圧値が制御される外部電源(EXT−PW)2の電源電圧Vddを受けて動作する。
なお、ターゲット回路11は、本発明のターゲット回路の一実施形態である。
レプリカ回路13は、本発明の遅延モニタ手段の一実施形態である。
【0024】
ターゲット回路11は、半導体装置1の主たる回路を含んでおり、たとえば、パルス発生部12から出力されるクロック信号CLKに同期して動作するDSPやCPUなどの種々の論理回路がその中に含まれる。これらの回路は、外部電源2から供給される電源電圧Vddを受けて動作する。
【0025】
パルス発生部12は、ターゲット回路11およびレプリカ回路13に供給するクロック信号CLKを発生する。
【0026】
レプリカ回路13は、ターゲット回路11のクリティカルパス遅延特性を把握するための回路である。たとえば、ターゲット回路11と共通の電源電圧Vddを供給されて動作する複数の遅延素子を有しており、これらの遅延素子において、ターゲット回路11の内部における信号伝播遅延の要因となる遅延成分が模倣される。レプリカ回路13に供給されるクロック信号CLKには、このようにして模倣された遅延が与えられて、遅延信号S13として出力される。
【0027】
電源電圧制御部14は、レプリカ回路13から出力される遅延信号S13がクロック信号CLKに対して有する遅延に基づいて、ターゲット回路11に供給すべき電源電圧Vddを設定する電圧設定信号S14を生成する。ただし、電圧設定信号14において設定される電源電圧Vddの最大値は、所定の値に制限される。たとえば、半導体装置11の製造ばらつきを検査した結果に基づいて決定される、電源電圧の最大値Vmaxに制限される。このため、外部電源(EXT−PW)2から供給される電源電圧Vddは、最大値Vmaxに制限される。
【0028】
図2は、図1に示す電源電圧制御部14の構成の一例を示すブロック図である。
図2に示す電源電圧制御部14は、電圧設定信号生成部(V−SET)141と、比較部(COMP)142と、レジスタ(REG)143とを有する。
なお、電圧設定信号生成部141は、本発明の電圧設定信号生成手段の一実施形態である。
比較部142は、本発明の比較手段の一実施形態である。
レジスタ143は、本発明の第1の記憶手段の一実施形態である。
比較部142およびレジスタ143を含むユニットは、本発明の設定電圧制限手段の一実施形態である。
【0029】
電圧設定信号生成部141は、レプリカ回路13から出力される遅延信号S13がクロック信号CLKに対して有する遅延時間を検出し、この検出結果に基づいて、ターゲット回路11に供給すべき電源電圧Vddを設定する電圧設定信号S141を生成する。
電圧設定信号S141は、たとえばクロック信号CLKとレプリカ回路13の遅延信号S13との位相を比較し、遅延信号S13がクロック信号CLKより1周期以上遅れている場合には、電源電圧Vddを高くするように設定した電圧設定信号S141を生成し、1周期以上進んでいる場合には電源電圧Vddを低くするように設定した電圧設定信号S141を生成する。
【0030】
レジスタ143は、制限すべき電源電圧の最大値Vmaxを設定する最大電圧設定信号S143を記憶する。
レジスタ143としては、たとえば、記憶した信号を電気的に消去して書き換えることが可能なRAMやフラッシュROMなどの記憶装置を用いることができる。このような電気的に書き換え可能な記憶装置を用いることにより、半導体装置の製造・評価後において、個々の半導体装置に適切な最大値Vmaxを設定することができる。また、製品の出荷後であっても、設定した最大値Vmaxを容易に変更することができる。
また、レジスタ143としては、1つまたは複数のフューズ回路におけるフューズの状態によって信号を記憶する記憶装置でも良い。このような記憶装置を用いても、個々の半導体装置に適切な最大値Vmaxを設定することができる。また、フューズの切断によって物理的に値が書き込まれるため、一度書き込んだ値を変更することはできないが、電気的に書き換え可能な記憶装置に比べて回路規模や消費電力を小さくすることができる。
【0031】
比較部142は、レジスタ143に記憶された最大電圧設定信号S143において設定される電源電圧の最大値Vmaxと、電圧設定信号S141において設定される電源電圧の値とを比較し、設定電圧が低い方の信号を電圧設定信号S14として出力する。したがって、電圧設定信号S141において設定される電源電圧の値が最大値Vmaxを超える場合、電圧設定信号S14の設定電圧は最大値Vmaxに制限される。
【0032】
ここで、上述した構成を有する半導体装置1における電源電圧Vddの制御動作を説明する。
パルス発生部12において生成されたクロック信号CLKは、レプリカ回路13において、ターゲット回路11の信号伝播遅延特性を模倣した遅延が与えられ、遅延信号S13として出力される。
電圧設定信号生成部141では、この遅延信号S13がクロック信号CLKに対して有する遅延時間の検出が行われ、この検出結果に基づいて、ターゲット回路11に供給すべき電源電圧Vddを設定する電圧設定信号S141が生成される。
生成された電圧設定信号S141は、比較部142において、レジスタ143に記憶された最大電圧設定信号S143と比較され、設定電圧が低い方の信号が、電圧設定信号S14として外部電源2に出力される。
外部電源2では、半導体装置1へ供給する電源電圧Vddが、この電圧設定信号S14において設定された電圧と等しくなるように制御される。
【0033】
以上説明したように、図1および図2に示す構成を有する半導体装置1によれば、電源電圧Vddの大きさが、レプリカ回路13の遅延信号S13に基づいて把握されるターゲット回路11の遅延特性に応じて設定されるとともに、このようにして設定される電圧が最大値Vmaxに達する場合は、外部電源2に対する設定電圧がこの最大値Vmaxを超えないように制限される。
したがって、図6の曲線C3に示すように低速な特性を有する半導体装置1において、ターゲット回路とレプリカ回路13との間の特性ばらつきを考慮したマージン分のために、レプリカ回路13の遅延信号S13に基づいて生成される電圧設定信号S141の設定電圧が最大値Vmaxを超えてしまうような場合でも、外部電源2に対して設定される電圧を、この最大値Vmax以下に制限することができる。このため、最大値Vmaxを超える過剰な電源電圧の供給を防止することができ、無駄な電力損失を減らすことができる。
【0034】
<第2の実施形態>
図3は、第2の実施形態に係る半導体装置1Aに含まれるパルス発生部12、レプリカ回路13および電源電圧制御部14Aを抜き出して示したブロック図である。
【0035】
本第2の実施形態が上述した第1の実施形態と異なる点は、図1に示す電源電圧制御部14が、以下に述べる電源電圧制御部14Aに置き換えられることにある。
【0036】
電源電圧制御部14Aは、レプリカ回路13から出力される遅延信号S13がクロック信号CLKに対して有する遅延に基づいて、ターゲット回路11に供給すべき電源電圧Vddを設定する電圧設定信号S14を生成する。ただし、電圧設定信号14において設定される電源電圧Vddの最大値は、たとえば、半導体装置11の製造ばらつきを検査した結果に基づいて決定される、電源電圧の最大値Vmaxに制限される。
さらに、電源電圧制御部14Aは、ターゲット回路11の動作状態を示す信号、たとえばターゲット回路11に供給されるクロック信号CLKの周波数を示す信号Smodに応じて、制限すべき電源電圧の最大値Vmaxを決定する。
【0037】
図4は、図3に示す電源電圧制御部14Aの構成の一例を示すブロック図である。
図4に示す電源電圧制御部14Aは、電圧設定信号生成部141と、比較部142と、レジスタ143−0,…,143−3と、選択部144とを有する。ただし、図4と図2の同一符号は同一の構成要素を示す。
また、レジスタ143−0,…,143−3は、本発明の複数の第1の記憶手段の一実施形態である。
選択部144は、本発明の選択手段の一実施形態である。
比較部142、レジスタ143−0,…,143−3、および選択部144を含むユニットは、本発明の設定電圧制限手段の一実施形態である。
【0038】
レジスタ143−0,…,143−3は、ターゲット回路11に供給されるクロック信号CLKの周波数に応じて定められた複数の電源電圧最大値Vmax0〜Vmax3を設定する、最大電圧設定信号S143−0〜S143−3を記憶する。
レジスタ143−0,…,143−3についても、上述したレジスタ143と同様に、電気的に消去・書き換えが可能な記憶装置や、フューズ回路を含む記憶装置などを適用することができる。
【0039】
選択部144は、レジスタ143−0,…,143−3に記憶される最大電圧設定信号S143−0〜S143−3の中から、クロック信号CLKの周波数を示す信号Smodに応じた信号を選択し、最大電圧設定信号S143として出力する。
【0040】
上述した構成を有する半導体装置1Aによれば、既に述べた半導体装置1と同様に、レプリカ回路13の遅延信号S13がクロック信号CLKに対して有する遅延時間に基づいて、ターゲット回路11に供給すべき電源電圧Vddを設定する電圧設定信号S141が生成される。
また選択部144では、複数の最大電圧設定信号S143−0〜S143−3の中から、クロック信号CLKの周波数を示す信号Smodに応じた信号が選択され、最大電圧設定信号S143として出力される。
比較部142では、選択部144において選択された最大電圧設定信号S143と、生成された電圧設定信号S141とが比較され、設定電圧が低い方の信号が、電圧設定信号S14として外部電源2に出力される。
外部電源2では、半導体装置1へ供給する電源電圧Vddが、この電圧設定信号S14において設定された電圧と等しくなるように制御される。
【0041】
このように、上述した半導体装置1Aによれば、外部電源2に対する設定電圧が最大値Vmaxを超えないように制限されるため、半導体装置1と同様に、電力損失を抑えることができる。
また、この最大値Vmaxが、たとえばターゲット回路11に供給されるクロック周波数を示す信号のような、ターゲット回路11の動作状態を示す信号Smodに応じて決定される。このため、ターゲット回路11の動作状態が変化する場合でも、この変化に応じて適切な電源電圧の最大値Vmaxが設定されるため、過剰な電源電圧の供給による無駄な電力損失をさらに効果的に抑えることができる。
【0042】
たとえば、図6において動作クロック周波数が周波数f1の場合には、外部電源2に対する設定電圧の最大値Vmaxを電圧V3に設定することにより、過剰な電源電圧の供給を効果的に防止することができる。しかしながら、動作クロック周波数が周波数f1より低い周波数f2に変更されると、製造ばらつきを考慮した最小の動作電源電圧は電圧V3より低くなる。この状態で、周波数f1の最大値Vmax(電圧V3)をそのまま用いると、より低い電源電圧でも動作可能にも関わらず、過剰な電源電圧を供給してしまう可能性がある。上述した半導体装置1Aによれば、動作クロック周波数を示す信号Smodに応じて適切な最大値Vmaxが選択されるため、上述した電源電圧の過剰な供給を防止し、電力の無駄な損失を抑えることができる。
近年、携帯型電子機器の普及にともなって、消費電力の削減が大きな課題となっており、たとえば機器の動作状態に応じてクロック周波数を動的に変化させることにより低消費電力化を図る手法が多く採用されている。このような電子機器に上述した半導体装置1Aを適用すれば、動作クロック周波数に応じて適切な電源電圧最大値が設定されるため、無駄な電力損失をより一層減らすことができる。
【0043】
<第3の実施形態>
図5は、第3の実施形態に係る半導体装置1Bに含まれる電源電圧制御部14Bの構成の一例を示すブロック図である。
【0044】
本第3の実施形態が上述した第1の実施形態と異なる点は、図1に示す電源電圧制御部14が、図5に示す電源電圧制御部14Bに置き換えられることにある。
【0045】
図5に示す電源電圧制御部14Bは、図2に示す電源電圧制御部14と同一の構成を有するとともに、メモリ145と、最大電圧信号ロード部146とを有する。
なお、メモリ145は、本発明の第2の記憶手段の一実施形態である。
最大電圧信号ロード部146は、本発明の最大電圧信号転送手段の一実施形態である。
【0046】
メモリ145は、ターゲット回路11の動作状態、たとえばクロック信号CLKの周波数に応じて定められた複数の電源電圧最大値を設定する複数の最大電圧設定信号を記憶する。
メモリ145としては、SRAMやDRAMなどの種々の記憶装置を用いることができる。たとえば、ターゲット回路11において他の回路からもアクセスされる汎用的なメモリを使用しても良い。
【0047】
最大電圧信号ロード部146は、ターゲット回路11の動作状態を示す信号、たとえばクロック信号CLKの周波数を示す信号Smodに応じて選択した最大電圧設定信号をメモリ145から読み出して、レジスタ143に転送(ロード)する。
【0048】
上述した構成を有する半導体装置1Bによれば、既に述べた半導体装置1と同様に、レプリカ回路13の遅延信号S13がクロック信号CLKに対して有する遅延時間に基づいて、ターゲット回路11に供給すべき電源電圧Vddを設定する電圧設定信号S141が生成される。
また最大電圧信号ロード部146では、メモリ145に記憶された複数の最大電圧設定信号の中から、クロック信号CLKの周波数を示す信号Smodに応じて選択した信号が読み出され、レジスタ143にロードされる。
比較部142では、レジスタ143にロードされた最大電圧設定信号S143と、生成された電圧設定信号S141とが比較され、設定電圧が低い方の信号が、電圧設定信号S14として外部電源2に出力される。
外部電源2では、半導体装置1へ供給する電源電圧Vddが、この電圧設定信号S14において設定された電圧と等しくなるように制御される。
【0049】
このように、上述した半導体装置1Bによれば、外部電源2に対する設定電圧が最大値Vmaxを超えないように制限されるため、半導体装置1と同様に、電力損失を抑えることができる。
また、この最大値Vmaxが、たとえばターゲット回路11に供給されるクロック周波数を示す信号のような、ターゲット回路11の動作状態を示す信号Smodに応じて決定されるため、半導体装置1Aと同様に、過剰な電源電圧の供給による無駄な電力損失を減らすことができる。
【0050】
さらに、半導体装置1Bによれば、汎用的なメモリ145から1つのレジスタに対して最大電圧設定信号をロードする構成を有しているため、半導体装置1Aのように最大電圧設定信号を記憶するための専用のレジスタを複数設ける構成に比べて、回路規模や消費電力を小さくすることができる。
また、専用のレジスタを設ける半導体装置1Aの構成では、設定すべき電源電圧最大値の数が増加した場合、回路を変更しない限りこれに対応することができないが、半導体装置1Bによれば、ソフトウェアの変更によってメモリ145上に確保する最大電圧設定信号の記憶領域を増やすことが可能なため、こうした変更にも柔軟に対応することができる。
【0051】
なお、本発明は上述した実施形態に限定されない。
たとえば、図4に示す電圧制御回路14Aにおいてレジスタの数は4つであるが、本発明はこれに限定されず、任意の数のレジスタを設けることができる。
【0052】
図1に示す半導体装置1では、電源が半導体装置の外部に設けられているが、本発明はこれに限定されず、電源の一部または全部が半導体装置内部に含まれる場合においても、本発明は適用可能である。
【0053】
【発明の効果】
本発明によれば、特性のばらつきを考慮した電源電圧のマージン分によって生じる無駄な電力損失を削減することができる。
また、ターゲット回路の動作状態が変化する場合でも、これに応じた適切な電源電圧の最大値を設定して電力損失の無駄を抑えることができる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係る半導体装置の構成の一例を示すブロック図である。
【図2】第1の実施形態に係る半導体装置に含まれる、電源電圧制御部の構成の一例を示すブロック図である。
【図3】第2の実施形態に係る半導体装置に含まれるパルス発生部、レプリカ回路および電源電圧制御部を抜き出して示した図である。
【図4】第2の実施形態に係る半導体装置に含まれる電源電圧制御部の構成の一例を示すブロック図である。
【図5】第3の実施形態に係る半導体装置に含まれる電源電圧制御部の構成の一例を示すブロック図である。
【図6】電源電圧と最大クロック周波数との関係の一例を図解した図である。
【図7】ターゲット回路とレプリカ回路とにおける局所的な特性の違いを考慮した場合の動作電源電圧範囲を図解した図である。
【図8】ターゲット回路とレプリカ回路との間における局所的な特性の違いを考慮した動作電源電圧範囲を、図6に示す各曲線の特性を有するLSIについて図解した図である。
【符号の説明】
1…半導体装置、2…外部電源、11…ターゲット回路、12…パルス発生部、13…レプリカ回路、14,14A,14B…電圧制御部、141…電圧設定信号生成部、142…比較部、143,143−0〜143−3…レジスタ、144…選択部、145…メモリ、146…最大電圧設定信号ロード部
Claims (9)
- ターゲット回路のクリティカルパス遅延特性を把握するための遅延モニタ手段を有する半導体装置であって、
上記遅延モニタ手段の遅延モニタ結果に基づいて、上記ターゲット回路に供給すべき電源電圧を設定する電圧設定信号を生成する電圧設定信号生成手段と、
上記電圧設定信号により設定される電源電圧の最大値を前記半導体装置の製造ばらつきにおいて最も低速な特性を有するターゲット回路を動作させるために最低限必要な電圧に制限する設定電圧制限手段と
を有する半導体装置。 - 上記設定電圧制限手段は、
制限すべき電源電圧の最大値を設定する最大電圧設定信号を記憶する第1の記憶手段と、
上記第1の記憶手段に記憶された最大電圧設定信号において設定される電源電圧の最大値と、上記電圧設定信号において設定される電源電圧の値とを比較し、設定電圧が低い方の信号を出力する比較手段とを含む、
請求項1に記載の半導体装置。 - 上記第1の記憶手段は、記憶した信号を電気的に消去して書き換えることが可能である、
請求項2に記載の半導体装置。 - 上記第1の記憶手段は、1つまたは複数のフューズ回路を含み、上記フューズ回路のフューズの状態によって信号を記憶する、
請求項2に記載の半導体装置。 - 複数の上記最大電圧設定信号を記憶する第2の記憶手段と、
上記ターゲット回路の動作状態を示す信号に応じて選択した最大電圧設定信号を上記第2の記憶手段から読み出して上記第1の記憶手段に転送する最大電圧信号転送手段と、をさらに有する
請求項3に記載の半導体装置。 - 上記設定電圧制限手段は、上記ターゲット回路の動作状態を示す信号に応じて、制限すべき電源電圧の最大値を決定する、
請求項1に記載の半導体装置。 - 上記設定電圧制限手段は、
制限すべき電源電圧の最大値を設定する最大電圧設定信号をそれぞれ記憶する複数の第1の記憶手段と、
上記複数の第1の記憶手段に記憶される最大電圧設定信号の中から、上記ターゲット回路の動作状態を示す信号に応じた最大電圧設定信号を選択する選択手段と、
上記選択手段が選択した最大電圧設定信号において設定される電源電圧の最大値と、上記電圧設定信号において設定される電源電圧の値とを比較し、設定電圧が低い方の信号を出力する比較手段とを含む、
請求項6に記載の半導体装置。 - 上記第1の記憶手段は、記憶した信号を電気的に消去して書き換えることが可能である、
請求項7に記載の半導体装置。 - 上記第1の記憶手段は、1つまたは複数のフューズ回路を含み、上記フューズ回路のフューズの状態によって信号を記憶する、
請求項7に記載の半導体装置。
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