JP2002261242A

JP2002261242A - 半導体集積回路

Info

Publication number: JP2002261242A
Application number: JP2001057512A
Authority: JP
Inventors: Hiroshi Kadota; 浩廉田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2001-03-02
Filing date: 2001-03-02
Publication date: 2002-09-13

Abstract

(57)【要約】【課題】仕様通りの動作周波数で正常動作する最低電
源電圧を見つけそれを印加することで低消費電力化を実
現することができる半導体集積回路を提供する。【解決手段】クリティカルパス相当部分１０６と、こ
れの遅延時間とクロック信号１５３の周期との時間差を
検出し、この出力電位をＬＰＦにより低域フィルタリン
グして差動増幅する遅延時間差検出手段１０７と、この
出力を制御入力とする電圧降下手段１０１と、この出力
の降下電圧を実回路およびクリティカルパス相当部分１
０６への電源として供給する負帰還ループとを形成す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えばＣＭＯＳ型
トランジスタなどの半導体により集積構成された半導体
集積回路に関するものである。

【０００２】

【従来の技術】従来から、半導体集積回路の消費電力を
低下させることは、一般的に重要であるが、特に近年で
は、半導体集積回路が携帯機器中において電池駆動で使
用されることが多くなり、その重要度は極めて高くなっ
ている。

【０００３】現在、多くの半導体集積回路が、相補ＭＯ
Ｓ型集積回路（いわゆるＣＭＯＳ−ＬＳＩ）であるが、
このＣＭＯＳ−ＬＳＩの動作時の消費電力Ｐは、概ね以
下の式（１）で表され、

【０００４】

【数１】上記のパラメータのうち、動作周波数は、通常、仕様に
よる要求から最低値が決められているので、勝手にさげ
ることはできない。

【０００５】ところが、ＣＭＯＳ−ＬＳＩの動作可能な
周波数の上限は、ＬＳＩ内の各部で処理を行う時に１ク
ロック周期内での信号伝播時間が最も大きいクリティカ
ルパスと呼ばれる部分の信号伝播遅延時間Ｄｃｒにより
決まってしまい、式（２）に示すように、Ｄｃｒに若干
の余裕値を加えた数値の逆数が、そのＣＭＯＳ−ＬＳＩ
の動作可能な最高周波数となる。

【０００６】

【数２】一方、一般的に、クリティカルパスの信号伝播遅延時間
Ｄｃｒは、電源電圧Ｖｄ、チップ温度Ｔ、チップ製造時
の各種パラメータ（ＭＯＳトランジスタの閾値電圧や、
データ長等々）ｐｐと密に関係しており、ある範囲内
で、概略以下の関係式（３）が成り立つ。

【０００７】

【数３】一般的に、ＣＭＯＳ−ＬＳＩを開発する場合、製造パラ
メータやチップ温度がＤｃｒにとって最悪の場合を想定
して設計を行うが、実際にＬＳＩを使用する場合には、
もしも電源電圧Ｖｄが可変できる環境にあれば、一般に
ｐｐやＴが最悪になる場合は殆どなく、仕様にあったＦ
ｍａｘ（即ちＤｃｒ）を、一層低いＶｄで実現でき、最
終的に、より低消費電力化された状態で動作させること
ができる。

【０００８】

【発明が解決しようとする課題】しかしながら上記のよ
うな従来の半導体集積回路では、それら個々のＬＳＩの
製造パラメータや使用条件および動作環境に合わせて、
仕様で要求される動作速度（即ちＦｍａｘ、Ｄｃｒ）が
保証できる電源電圧の下限として、どの程度まで降下さ
せられるかが分からないため、チップ内またはチップ外
の電圧可変電源の電圧を、個々のＬＳＩにおける必要最
最低限に抑えることができず、きめ細かい電源電圧降下
による低消費電力化は行われて来なかった。

【０００９】その代わりに、通常は、電源電圧もチップ
外から供給する値は決められていることもあり、電源電
圧を降下させることなく消費電力を下げるために、等価
的全回路容量ＣをＬＳＩ設計段階でできるだけ下げる方
法が取られていた。

【００１０】そのため、最終的に、仕様どうりの処理を
実行するために、たしかに必要最低限の電力消費である
のかどうかという判断がつけにくく、消費電力を最大限
に減らすことや、使い易いＬＳＩを供給することが非常
に難しいという問題点を有していた。

【００１１】本発明は、上記従来の問題点を解決するも
ので、ＬＳＩの任意の動作周波数で、その消費電力を最
小として効率的に省電力化することができ、最終的に最
も少ない電力消費で仕様どうりに処理実行して、確実に
消費電力を減らすという目標と、使い易いＬＳＩの供給
とを容易に実現することができる半導体集積回路を提供
する。

【００１２】

【課題を解決するための手段】上記の課題を解決するた
めに本発明の半導体集積回路は、仕様に基づく各種機能
処理を実行するための実回路と同一チップ内に、予め決
められた比較基準となる特定の動作時間間隔と、前記実
回路から選択された部分の供給電源電圧における信号伝
播遅延時間とを比較し、この時間差を、単調増加関数的
または単調減少関数的に対応する直流電圧として検出す
る遅延時間差検出手段と、前記遅延時間差検出手段から
前記時間差が大であることを示す直流電圧が出力された
時は、単調減少関数的に、前記供給電源電圧に対して降
圧した低い電圧を出力する直流可変電圧電源手段と、前
記直流可変電圧電源手段からの出力電圧を、前記実回路
にその電源として印加する負帰還ループ手段とを備えた
構成としたことを特徴とする。

【００１３】以上により、任意の動作周波数での実動作
状態におけるクリティカルパスの遅延時間計測から動作
マージンを検出し、この動作マージンに基づいて、当該
動作周波数で内部実回路が動作可能な最低限の電源電圧
を判定し、その電源電圧が得られるように、ＬＳＩへの
印加電圧に対して、内部の負帰還制御ループにより自動
的に調整制御し、得られた電源電圧を内部回路に供給す
ることができる。

【００１４】

【発明の実施の形態】本発明の請求項１に記載の半導体
集積回路は、仕様に基づく各種機能処理を実行するため
の実回路と同一チップ内に、予め決められた比較基準と
なる特定の動作時間間隔と、前記実回路から選択された
部分の供給電源電圧における信号伝播遅延時間とを比較
し、この時間差を、単調増加関数的または単調減少関数
的に対応する直流電圧として検出する遅延時間差検出手
段と、前記遅延時間差検出手段から前記時間差が大であ
ることを示す直流電圧が出力された時は、単調減少関数
的に、前記供給電源電圧に対して降圧した低い電圧を出
力する直流可変電圧電源手段と、前記直流可変電圧電源
手段からの出力電圧を、前記実回路にその電源として印
加する負帰還ループ手段とを備えた構成とする。

【００１５】請求項２に記載の半導体集積回路は、請求
項１に記載の半導体集積回路において、１クロック周期
の以内の時間で信号伝播が行われるべき経路の信号伝播
遅延時間と同等の遅延時間を有する回路手段を設け、こ
の回路手段により得られる信号伝播遅延時間を、遅延時
間差検出手段への実回路の信号伝播遅延時間として用い
る構成とする。

【００１６】請求項３に記載の半導体集積回路は、仕様
に基づく各種機能処理を実行するための実回路と同一チ
ップ内に、前記実回路から選択された部分の供給電源電
圧における信号伝播遅延時間の計測と、その計測値の出
力とを、定期的に切り替える切り替え手段と、前記切り
替え手段による前記信号伝播遅延時間の計測側への切り
替え時に計測された前記信号伝播遅延時間と、予め決め
られた比較基準となる特定の動作時間間隔とを比較し、
この時間差を、その差値に対応する情報出力として検出
する遅延時間差検出手段と、前記遅延時間差検出手段か
らの前記時間差に対応する情報出力を、前記比較動作毎
に一旦記憶する記憶手段と、前記記憶手段からの前記時
間差に対応する情報出力に基づいて、その情報出力が前
記時間差が大であることを示す時は、単調減少関数的
に、前記供給電源電圧に対して降圧した低い電圧を出力
する直流可変電圧電源手段と、前記直流可変電圧電源手
段からの出力電圧を、前記実回路にその電源として印加
する負帰還ループ手段とを備えた構成とする。

【００１７】請求項４に記載の半導体集積回路は、仕様
に基づく各種機能処理を実行するための実回路と同一チ
ップ内に、前記実回路から選択された部分の供給電源電
圧における信号伝播遅延時間の計測と、その計測値の出
力とを、定期的に切り替える切り替え手段と、前記切り
替え手段による前記信号伝播遅延時間の計測側への切り
替え時に計測された前記信号伝播遅延時間と、予め決め
られた比較基準となる特定の動作時間間隔とを比較し、
この時間差を、その差値に対応する情報出力として検出
する遅延時間差検出手段と、前記遅延時間差検出手段か
らの前記時間差に対応する情報出力を、前記比較動作毎
に一旦記憶する記憶手段と、前記記憶手段からの前記時
間差に対応する情報出力をチップ外に出力する出力端子
と、前記出力端子からの前記時間差に対応する情報出力
に基づいて、その情報出力が前記時間差が大であること
を示す時は、単調減少関数的に、前記供給電源電圧に対
して降圧した低い電圧を出力する外部直流電源と、前記
外部直流電源からの出力電圧を、前記実回路へ印加する
ために中継する入力端子と、前記入力端子により中継さ
れた前記外部直流電源からの出力電圧を、前記実回路に
その電源として印加する負帰還ループ手段とを備えた構
成とする。

【００１８】請求項５に記載の半導体集積回路は、請求
項１から請求項４のいずれかに記載の遅延時間差検出手
段を、２入力排他的論理和手段とその出力を第１入力と
する２入力論理和手段とからなる論理回路手段と、前記
論理回路手段からの出力信号に対してその低域成分を通
過させる低域通過型フィルタ手段と、前記低域通過型フ
ィルタ手段からの通過低域信号を増幅する差動増幅手段
とで構成し、前記論理回路手段を、予め決められた特定
の動作時間間隔の基準となる外部からのクロック信号の
周波数を１／２に分周した１／２分周信号を、実回路の
信号伝播遅延時間計測部分あるいはその実回路の信号伝
播遅延時間計測部分に相当させて別途設けられた信号伝
播遅延時間計測部分を通過させて、得られた遅延時間計
測信号を前記２入力排他的論理和手段の第１入力とし、
前記１／２分周信号を直接前記２入力排他的論理和手段
の第２入力とし、前記外部クロック信号を前記２入力論
理和手段の第２入力とするとともに、前記２入力論理和
手段により、前記２入力排他的論理和手段の出力と前記
外部クロック信号との論理和演算を行ない、前記２入力
排他的論理和手段の出力波形における後半部分を有効に
するよう構成し、前記差動増幅手段からの増幅信号を出
力信号とし、かつ、ループを形成する同一チップ内もし
くはチップ外の直流可変電圧電源手段の入出力の極性に
応じて、前記差動増幅手段の出力極性を、前記ループが
負帰還になるように選択するよう構成する。

【００１９】請求項６に記載の半導体集積回路は、請求
項１から請求項５のいずれかに記載の遅延時間差検出手
段による遅延時間差検出動作時の電源電圧の初期値とし
て、降圧する前の高電圧を印加する手段を備えた構成と
する。

【００２０】これらの構成によると、任意の動作周波数
での実動作状態におけるクリティカルパスの遅延時間計
測から動作マージンを検出し、この動作マージンに基づ
いて、当該動作周波数で内部実回路が動作可能な最低限
の電源電圧を判定し、その電源電圧が得られるように、
ＬＳＩへの印加電圧に対して、内部の負帰還制御ループ
により自動的に調整制御し、得られた電源電圧を内部回
路に供給する。

【００２１】以下、本発明の一実施の形態を示す半導体
集積回路について、図面を参照しながら具体的に説明す
る。（実施の形態１）本発明の実施の形態１の半導体集積回
路を説明する。

【００２２】図１は本実施の形態１の半導体集積回路の
構成を示すブロック図である。図１において、１００は
半導体集積回路の全体を形成するＣＭＯＳ−ＬＳＩチッ
プ、１０１はチップ内の電圧降下手段で、チップ外部か
ら供給される直流電源（Ｖｏ）１５１から降圧された内
部電源（Ｖｉ）１５２を生成する。降下する電圧（Ｖｏ
−Ｖｉ）は、制御入力信号（Ｖｃ）１５６によって制御
され、以下の近似式（４）が成り立つ。

【００２３】

【数４】１０２、１０４は実回路中のフリップフロップ（ＦＦ）
等からなる記憶ユニットで、各ＦＦにはクロック信号１
５３が外部から供給されている。これらのＦＦ間にある
組み合わせ論理回路１０３のパスＴ１０３は、このチッ
プのクリティカルパス（即ち、信号伝播時間が最大）で
ある。

【００２４】このクリティカルパスＴ１０３の信号伝播
遅延時間Ｄｃｒとクロック周期ｔ０との時間差を計測す
る手段として、１０５、１０６、１０７を設ける。１０
５は分周用ＦＦで、その出力（Ｑ）１５４を入力（Ｄ）
に接続しているので、出力（Ｑ）１５４として、クロッ
ク信号１５３の１／２の周波数のパルス波形が得られ
る。１０６は論理回路１０３と同一の構成で、かつ出力
１５５には同一伝播遅延時間の信号波形が得られる。ク
ロック信号１５３、１５４、１５５を遅延時間差検出手
段１０７に入力する。１０７はおもな回路として低域フ
ィルタ（ＬＰＦ）部と差動増幅回路部（後述する）とか
ら構成され、図７のような特性を持つ信号を制御入力信
号１５６として出力する。この特性図は、横軸７０１が
クリティカルパス（Ｄｃｒ）Ｔ１０３、縦軸７０２は出
力電位、点７０４はＤｃｒ＝（ｔ０−Δ）の点で、これ
以下のＤｃｒでは特性７００は出力電位７０３である。

【００２５】ｔ０＞Ｄｃｒ＞（ｔ０−Δ）では直線的に
低下し、Ｄｃｒ≧ｔ０では出力電位は０である。整理す
ると、以下の式（５−１）、（５−２）、（５−３）の
ようになる。

【００２６】

【数５】次に、図１のように構成された半導体集積回路の動作を
説明する。図２に各部の信号波形を示す。

【００２７】図２（ａ）のクロック信号１５３に対し
て、分周用ＦＦ１０５の出力１５４は図２（ｂ）に示す
ように１／２の周波数になる。時間間隔２０２はクロッ
ク信号１５３の周期ｔ０に等しい。クリティカルパスＴ
１０３相当のパスＴ１０６を通過して出力した図２
（ｃ）の波形１５５は、分周用ＦＦ１０５の出力１５４
をＤｃｒ遅延させたものである。即ち、時間間隔２０３
＝Ｄｃｒである。

【００２８】ここで、負帰還ループの動作を説明する。［１］初期状態が、（ｔ０−Ｄｃｒ）＞Δの場合式（５−１）が成り立ち、Ｖｃ（図２（ｅ）の波形１５
６の値２０６）は、遅延時間差検出手段１０７中のＬＰ
Ｆの作用で時間遅れをもって電位７０３に向って上昇す
る。式（４）からＶｉが低下し、式（３）からＤｃｒが
増加し、０≦（ｔ０−Ｄｃｒ）≦Δの領域に入る。

【００２９】式（３）が下記の近似式（３＊）で表され
る場合、ループのオープンループゲインＧは以下の式
（６）で表される。

【００３０】

【数６】従って、この負帰還ループは（ｔ０−Ｄｃｒ）≒ｔ０／
（Ｇ＋１）で収束する。［２］初期状態が、（ｔ０−Ｄｃｒ）＜０の場合式（５−３）が成り立ち、Ｖｃ（図２（ｅ）の波形１５
６の値２０６）は遅延時間差検出手段１０７中のＬＰＦ
の作用で時間遅れをもって電位０に向って低下する。式
（４）からＶｉが上昇し、式（３）からＤｃｒが減少
し、０≦（ｔ０−Ｄｃｒ）≦Δの領域に入る。

【００３１】以降は、［１］の場合と同様に負帰還ルー
プは収束する。従って、何れの場合も、Ｄｃｒ＝ｔ０−
δ（δ≪ｔ０）になるような内部電源（Ｖｉ）の電圧に
自動的に収束する。（実施の形態２）本発明の実施の形態２の半導体集積回
路を説明する。

【００３２】図３は本実施の形態２の半導体集積回路の
構成を示すブロック図である。図３において、３００は
半導体集積回路の全体を形成するＣＭＯＳ−ＬＳＩチッ
プ、３０１は電圧降下手段で、外部から供給される直流
電源（Ｖｏ）３５１から降圧された内部電源（Ｖｉ）３
５２を生成する。降下する電圧（Ｖｏ−Ｖｉ）は制御入
力信号（Ｖｃ）３５７の電位によって制御される。

【００３３】３０２、３０６は実回路中のフリップフロ
ップ（ＦＦ）等からなる記憶ユニットで、各ＦＦには外
部からクロック信号３５３が供給されている。これらの
ＦＦ間にある組み合わせ論理回路３０４のパスＴ３０４
は、このチップのクリティカルパス（即ち、信号伝播時
間が最大）である。

【００３４】このクリティカルパスＴ３０４の信号伝播
遅延時間Ｄｃｒとクロック周期ｔ０との時間差を計測す
る手段として、３０３、３０５、３０７、３０８、３０
９を設ける。３０３、３０５は切り替えスイッチ手段
で、通常は各々記憶ユニット３０２、３０６側に接続す
るが、Ｄｃｒ計測時は分周用ＦＦ３０７の出力３５４，
および端子３５５側に接続する。

【００３５】この実施の形態と実施の形態１との違い
は、前例ではクリティカルパス相当の組み合わせ論理回
路１０６を別途設けているのに対し、この例ではそのよ
うなものを使わず、クリティカルパスそのものを時々使
って遅延時間を測定しその都度収束させて適切なＶｉを
決定する。

【００３６】３０７は入力周波数を１／２にして出力す
る分周用ＦＦ、３０８はＬＰＦと差動増幅器の結合要素
を有する遅延時間差検出手段であり、分周用ＦＦ３０
７、遅延時間差検出手段３０８は、それぞれ分周用ＦＦ
１０５、遅延時間差検出手段１０７と全く同一機能を持
つ要素手段で、３０９は遅延時間差検出手段３０８の出
力３５６の直流電位を記憶する直流電位記憶手段であ
る。

【００３７】通常、アナログ電位を直接記憶する手段は
ないので、一旦Ａ／Ｄ変換回路でディジタル化して、こ
の値をレジスタ等の記憶手段に格納し、再度Ｄ／Ａ変換
回路でアナログ信号に戻し、そのアナログ信号値を制御
入力信号（Ｖｃ）３５７として出力する。

【００３８】Ｄｃｒを測定している時（即ち、切り替え
スイッチ手段３０３、３０５がそれぞれ分周用ＦＦ３０
７の出力信号３５４、および端子３５５側に接続されて
いる時）には、直流電位記憶手段３０９は入力電位３５
６を読み込み、その出力値３５７の値を更新するが、Ｖ
ｉが収束し、Ｄｃｒの測定が終わると、その電位を記憶
し次の測定時まで値を保持する。（実施の形態３）本発明の実施の形態３の半導体集積回
路を説明する。

【００３９】図４は本実施の形態３の半導体集積回路の
構成を示すブロック図である。図４において、電圧降下
手段４０１がチップ外にあるために、制御入力信号（Ｖ
ｃ）４５７がチップ外に出力され、その降下電源がチッ
プ外から内部電源４５２として取り込まれる形になって
いる点が、実施の形態２の場合の構成と異なる。それ以
外、４０２、４０３、４０４、４０５、４０６、４０
７、４０８、４０９はそれぞれ図３の３０２、３０３、
３０４、３０５、３０６、３０７、３０８、３０９と同
一である。

【００４０】上記各実施の形態（説明では実施の形態１
を用いる）で電圧降下手段１０１は、図５（ａ）に示す
ようなＰ型ＭＯＳで容易に構成できる。１５１は外部か
らの直流電源（Ｖｏ）、１５６は制御入力信号（Ｖ
ｃ）、１５２は降下出力である内部電源（Ｖｉ）で、基
本的にはＰＭＯＳ５０２だけで十分であるが、ＬＳＩ電
源投入時等で内部電源（Ｖｉ）１５２の値が非常にほと
んど０Ｖに近い場合など、チップ全体がなかなか立ち上
がらないことも有り得るので、最初だけ強制的に内部電
源１５２の電圧を外部の直流電源１５１の電圧と等しく
するために、並列的にＰＭＯＳ５０３を設け、ゲート５
０１に電源投入時等に負極性のリセットパルスを印加す
る。

【００４１】実施の形態２、３で、電圧降下手段３０
１、４０１の制御入力信号３４７、４５７をディジタル
で受け付ける形式の場合、当然、制御入力信号３５７、
４５７はディジタル信号（場合によってはパラレル信号
線）になる。図５（ｂ）にディジタル制御入力信号の電
圧降下手段の構成例を示す。各トランジスタ５１１、５
１２、５１３、５１４の導通時のコンダクタンスは、Ｌ
ＳＢ対応のＰＭＯＳ５１１を１とすると、ＭＳＢに行く
に従って、ＰＭＯＳ５１２、５１３、…５１ｎのそれぞ
れに対応して、２¹、２²、…２^n-1倍になる。これによ
り直接Ｄ／Ａ変換が可能になる。

【００４２】図６は前述の通り、内部電源（Ｖｉ）の電
圧６０２とクリティカルパス遅延時間Ｄｃｒ６０１の関
係を示しており、外部からの直流電源（Ｖｏ）の印加電
圧特性６００で、Ｄｃｒが点６０３のときのＶｉが点６
０４の場合、Ｄｃｒがｔ０に等しい点６０５の時のＶｉ
の点６０６まで余裕がある分だけＶｉを下げられること
を示している。更にチップ温度が下がれば、この曲線も
下がるので、Ｖｉを点６０７まで一層低下することがで
きる。

【００４３】図８（ａ）は遅延時間差検出手段１０７、
３０８、４０８の前半部分の構成例を示している。８０
１は排他的論理和回路（Ｅｘｃｌｕｓｉｖｅ−ＯＲ）
で、ここにクロック信号１５３の１／２の周波数を有す
るパルス信号１５４等と、クリティカルパスを通ってＤ
ｃｒ遅延したパルス信号１５５等が入力される。

【００４４】パルス信号１５４、１５５の論理値が異な
るときは「１」、同一のときは「０」を出力するので、
図２（ｄ）の波形８５６が得られる。ここで時間幅２０
４は同２０３即ちＤｃｒに等しい。また２０５は（ｔ０
−Ｄｃｒ）に等しい。

【００４５】これだけでは、Ｄｃｒ＞ｔ０の場合も対象
的な出力波形になるので、これをなくすために、さらに
クロック信号１５３からのパルス信号と論理和回路８０
２で論理和をとる。するとＤｃｒがｔ０よりよほど大き
くない限り出力電位は高電位を維持することになる。

【００４６】この出力信号８５６の直流成分は、式
（７）のようになる。

【００４７】

【数７】図８（ｂ）は遅延時間差検出手段の後半部分の構成例を
示している。遅延時間差検出手段１０７の前半部分の出
力８５６に対して、その入力と、抵抗８０４、８０５お
よび容量８０３による分圧と同時に低域フィルタ処理を
行う低域フィルタ部（ＬＰＦ：時定数は十分長く設定す
る）ＬＰ１と、抵抗または定電流源８０８、８０９、Ｐ
ＭＯＳ８０６、８０７からなる差動増幅回路ＳＺ１とで
構成しており、抵抗８１０、８１１の分圧比で基準電位
を設定している。この分圧比は信号８５６にＶｉが印加
された場合にＰＭＯＳ８０６に入力される電位よりも、
ＰＭＯＳ８０７に入力される電位が若干低くなるように
設定する。こうすることで、信号８５６が直流的にＶｉ
が印加されれば（即ちＤｃｒ≧ｔ０）出力１５７は０と
なり、逆に信号８５６の直流電位がＶｉよりも少し下が
れば（即ちＤｃｒ＜ｔ０−δ）の場合、出力１５７は正
電位となる。

【００４８】なお、実施の形態１、２と実施の形態３と
では、消費電力を減らすという目標と、使い易いＬＳＩ
の供給とを実現するということに対して、それぞれ効果
が異なる。これは電圧降下手段をチップ内に持つか、チ
ップ外に持つかの違いによる。

【００４９】すなわち、チップ内に持つ場合、チップユ
ーザは可変電圧電源を用意する必要がないのは明らかに
大きな長所であるが、消費電力削減効果は、式（８）の
ように、

【００５０】

【数８】となり、この場合の改善比はＶｉ／Ｖｏとなる。

【００５１】一方、チップ外に電源を持つ場合は、式
（９）のように、

【００５２】

【数９】となり、この場合の改善比はＶｉ²／Ｖｏ²であり、チッ
プ外に電源を持つ方がチップとしての消費電力削減効果
はかなり大きい。

【００５３】また、実施の形態１と実施の形態２の効果
の違いであるが、実施の形態１では、クリティカルパス
相当回路を別途設けて、常時遅延時間の計測を実行して
いるので、時々計測を実行する実施の形態２、３に比べ
ると記憶回路や、Ａ／Ｄ、Ｄ／Ａ変換器等が不要であ
る。しかし、クリティカルパス相当部分のチップ面積が
増えるのと、常時クリティカルパス相当部分が動作して
いるので、ここの消費電力も若干必要となる。

【００５４】このように両者は、相補的な関係で特長が
ある。

【００５５】

【発明の効果】以上のように本発明によれば、任意の動
作周波数での実動作状態におけるクリティカルパスの遅
延時間計測から動作マージンを検出し、この動作マージ
ンに基づいて、当該動作周波数で内部実回路が動作可能
な最低限の電源電圧を判定し、その電源電圧が得られる
ように、ＬＳＩへの印加電圧に対して、内部の負帰還制
御ループにより自動的に調整制御し、得られた電源電圧
を内部回路に供給することができる。

【００５６】そのため、ＬＳＩの任意の動作周波数で、
その消費電力を最小として効率的に省電力化することが
でき、最終的に最も少ない電力消費で仕様どうりに処理
実行して、確実に消費電力を減らすという目標と、使い
易いＬＳＩの供給とを容易に実現することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１の半導体集積回路の構成
を示すブロック図

【図２】同実施の形態１の半導体集積回路における動作
を示す各部波形図

【図３】本発明の実施の形態２の半導体集積回路の構成
を示すブロック図

【図４】本発明の実施の形態３の半導体集積回路の構成
を示すブロック図

【図５】同実施の形態１〜３における電圧降下手段の構
成例を示すブロック図

【図６】同実施の形態１〜３における電源電圧とクリテ
ィカルパス遅延時間との関係説明図

【図７】同実施の形態１〜３における遅延時間差検出手
段の動作を示す特性図

【図８】同実施の形態１〜３における遅延時間差検出手
段の構成例を示すブロック図

【符号の説明】

１００ＣＭＯＳ−ＬＳＩ（半導体集積回路）１０１電圧降下手段１０２記憶ユニット１０４記憶ユニット１０５分周用ＦＦ１０７遅延時間差検出手段（ＬＰＦ・差動増幅回
路）１５１直流電源（Ｖｏ）１５２内部電源（Ｖｉ）１５３、１５４、１５５クロック信号１５６制御入力信号（Ｖｃ）３００ＣＭＯＳ−ＬＳＩ（半導体集積回路）３０１電圧降下手段３０２記憶ユニット３０３切り替えスイッチ手段３０５切り替えスイッチ手段３０６記憶ユニット３０７分周用ＦＦ３０８遅延時間差検出手段（ＬＰＦ・差動増幅回
路）３０９直流電位記憶手段３５１直流電源（Ｖｏ）３５２内部電源（Ｖｉ）３５３、３５４、３５５クロック信号３５７制御入力信号（Ｖｃ）４００ＣＭＯＳ−ＬＳＩ（半導体集積回路）４０１電圧降下手段４０２記憶ユニット４０３切り替えスイッチ手段４０５切り替えスイッチ手段４０６記憶ユニット４０７分周用ＦＦ４０８遅延時間差検出手段（ＬＰＦ・差動増幅回
路）４０９直流電位記憶手段４５１直流電源（Ｖｏ）４５２内部電源（Ｖｉ）４５３、４５４、４５５クロック信号４５７制御入力信号（Ｖｃ）

Claims

【特許請求の範囲】

【請求項１】仕様に基づく各種機能処理を実行するた
めの実回路と同一チップ内に、予め決められた比較基準
となる特定の動作時間間隔と、前記実回路から選択され
た部分の供給電源電圧における信号伝播遅延時間とを比
較し、この時間差を、単調増加関数的または単調減少関
数的に対応する直流電圧として検出する遅延時間差検出
手段と、前記遅延時間差検出手段から前記時間差が大で
あることを示す直流電圧が出力された時は、単調減少関
数的に、前記供給電源電圧に対して降圧した低い電圧を
出力する直流可変電圧電源手段と、前記直流可変電圧電
源手段からの出力電圧を、前記実回路にその電源として
印加する負帰還ループ手段とを備えたことを特徴とする
半導体集積回路。
【請求項２】１クロック周期の以内の時間で信号伝播
が行われるべき経路の信号伝播遅延時間と同等の遅延時
間を有する回路手段を設け、この回路手段により得られ
る信号伝播遅延時間を、遅延時間差検出手段への実回路
の信号伝播遅延時間として用いることを特徴とする請求
項１に記載の半導体集積回路。
【請求項３】仕様に基づく各種機能処理を実行するた
めの実回路と同一チップ内に、前記実回路から選択され
た部分の供給電源電圧における信号伝播遅延時間の計測
と、その計測値の出力とを、定期的に切り替える切り替
え手段と、前記切り替え手段による前記信号伝播遅延時
間の計測側への切り替え時に計測された前記信号伝播遅
延時間と、予め決められた比較基準となる特定の動作時
間間隔とを比較し、この時間差を、その差値に対応する
情報出力として検出する遅延時間差検出手段と、前記遅
延時間差検出手段からの前記時間差に対応する情報出力
を、前記比較動作毎に一旦記憶する記憶手段と、前記記
憶手段からの前記時間差に対応する情報出力に基づい
て、その情報出力が前記時間差が大であることを示す時
は、単調減少関数的に、前記供給電源電圧に対して降圧
した低い電圧を出力する直流可変電圧電源手段と、前記
直流可変電圧電源手段からの出力電圧を、前記実回路に
その電源として印加する負帰還ループ手段とを備えたこ
とを特徴とする半導体集積回路。
【請求項４】仕様に基づく各種機能処理を実行するた
めの実回路と同一チップ内に、前記実回路から選択され
た部分の供給電源電圧における信号伝播遅延時間の計測
と、その計測値の出力とを、定期的に切り替える切り替
え手段と、前記切り替え手段による前記信号伝播遅延時
間の計測側への切り替え時に計測された前記信号伝播遅
延時間と、予め決められた比較基準となる特定の動作時
間間隔とを比較し、この時間差を、その差値に対応する
情報出力として検出する遅延時間差検出手段と、前記遅
延時間差検出手段からの前記時間差に対応する情報出力
を、前記比較動作毎に一旦記憶する記憶手段と、前記記
憶手段からの前記時間差に対応する情報出力をチップ外
に出力する出力端子と、前記出力端子からの前記時間差
に対応する情報出力に基づいて、その情報出力が前記時
間差が大であることを示す時は、単調減少関数的に、前
記供給電源電圧に対して降圧した低い電圧を出力する外
部直流電源と、前記外部直流電源からの出力電圧を、前
記実回路へ印加するために中継する入力端子と、前記入
力端子により中継された前記外部直流電源からの出力電
圧を、前記実回路にその電源として印加する負帰還ルー
プ手段とを備えたことを特徴とする半導体集積回路。
【請求項５】遅延時間差検出手段を、２入力排他的論
理和手段とその出力を第１入力とする２入力論理和手段
とからなる論理回路手段と、前記論理回路手段からの出
力信号に対してその低域成分を通過させる低域通過型フ
ィルタ手段と、前記低域通過型フィルタ手段からの通過
低域信号を増幅する差動増幅手段とで構成し、前記論理
回路手段を、予め決められた特定の動作時間間隔の基準
となる外部からのクロック信号の周波数を１／２に分周
した１／２分周信号を、実回路の信号伝播遅延時間計測
部分あるいはその実回路の信号伝播遅延時間計測部分に
相当させて別途設けられた信号伝播遅延時間計測部分を
通過させて、得られた遅延時間計測信号を前記２入力排
他的論理和手段の第１入力とし、前記１／２分周信号を
直接前記２入力排他的論理和手段の第２入力とし、前記
外部クロック信号を前記２入力論理和手段の第２入力と
するとともに、前記２入力論理和手段により、前記２入
力排他的論理和手段の出力と前記外部クロック信号との
論理和演算を行ない、前記２入力排他的論理和手段の出
力波形における後半部分を有効にするよう構成し、前記
差動増幅手段からの増幅信号を出力信号とし、かつ、ル
ープを形成する同一チップ内もしくはチップ外の直流可
変電圧電源手段の入出力の極性に応じて、前記差動増幅
手段の出力極性を、前記ループが負帰還になるように選
択するよう構成したことを特徴とする請求項１から請求
項４のいずれかに記載の半導体集積回路。
【請求項６】遅延時間差検出手段による遅延時間差検
出動作時の電源電圧の初期値として、降圧する前の高電
圧を印加する手段を備えたことを特徴とする請求項１か
ら請求項５のいずれかに記載の半導体集積回路。