JPH09293789A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH09293789A JPH09293789A JP8102908A JP10290896A JPH09293789A JP H09293789 A JPH09293789 A JP H09293789A JP 8102908 A JP8102908 A JP 8102908A JP 10290896 A JP10290896 A JP 10290896A JP H09293789 A JPH09293789 A JP H09293789A
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
- G11C5/146—Substrate bias generators
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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Abstract
(57)【要約】
【課題】 ＰチャネルＭＯＳトランジスタのＮウェル、
又はＮチャネルＭＯＳトランジスタのＰウェルの電位が
固定されているため閾値が一意的に定まり、動作速度，
消費電力の精細な調整が出来なかったのを精細な調整を
可能とする。 【解決手段】 直列接続されたＰチャネルＭＯＳトラン
ジスタ１のＮウェル（Ｎ基板）、及びＮチャネルＭＯＳ
トランジスタ２のＰウェル（Ｐ基板）の電位を電位制御
部３にて連続的又は離散的に調整可能とする。
又はＮチャネルＭＯＳトランジスタのＰウェルの電位が
固定されているため閾値が一意的に定まり、動作速度，
消費電力の精細な調整が出来なかったのを精細な調整を
可能とする。 【解決手段】 直列接続されたＰチャネルＭＯＳトラン
ジスタ１のＮウェル（Ｎ基板）、及びＮチャネルＭＯＳ
トランジスタ２のＰウェル（Ｐ基板）の電位を電位制御
部３にて連続的又は離散的に調整可能とする。
Description
【０００１】
【発明の属する技術分野】本発明は、１又は複数の回路
を備えるＭＯＳＩＣ（Metal Oxide Semiconductor Inte
grated Crrcuits)等における回路又はこの回路を構成す
る半導体素子の動作速度又は消費電力の調節を可能とし
た半導体集積回路に関する。
を備えるＭＯＳＩＣ（Metal Oxide Semiconductor Inte
grated Crrcuits)等における回路又はこの回路を構成す
る半導体素子の動作速度又は消費電力の調節を可能とし
た半導体集積回路に関する。
【０００２】
【従来の技術】図１９は従来のウェル電位（又は基板電
位）が固定されたＰチャネルＭＯＳトランジスタ，Ｎチ
ャネルＭＯＳトランジスタを用いたインバータの回路図
である。図１９（ａ），図１９（ｂ）において、図中１
はＰチャネルＭＯＳトランジスタ，２はＮチャネルＭＯ
Ｓトランジスタを示している。ＰチャネルＭＯＳトラン
ジスタ１とＮチャネルＭＯＳトランジスタ２とは直列接
続され、両者の接続点は出力端Ｏｕｔに接続されてい
る。また各ＰチャネルＭＯＳトランジスタ１のドレイン
には電源電圧Ｖｃｃが与えられ、またＮチャネルＭＯＳ
トランジスタ２のソースは接地され、各ゲートは図示し
ない電圧印加手段に接続されている。
位）が固定されたＰチャネルＭＯＳトランジスタ，Ｎチ
ャネルＭＯＳトランジスタを用いたインバータの回路図
である。図１９（ａ），図１９（ｂ）において、図中１
はＰチャネルＭＯＳトランジスタ，２はＮチャネルＭＯ
Ｓトランジスタを示している。ＰチャネルＭＯＳトラン
ジスタ１とＮチャネルＭＯＳトランジスタ２とは直列接
続され、両者の接続点は出力端Ｏｕｔに接続されてい
る。また各ＰチャネルＭＯＳトランジスタ１のドレイン
には電源電圧Ｖｃｃが与えられ、またＮチャネルＭＯＳ
トランジスタ２のソースは接地され、各ゲートは図示し
ない電圧印加手段に接続されている。
【０００３】そして、図１９（ａ）に示すＰチャネルＭ
ＯＳトランジスタ１のＮウェルにはドレインと共に電源
電圧Ｖｃｃが与えられ、またＮチャネルＭＯＳトランジ
スタ２のＰウェルにはソースと共に接地電位が与えら
れ、いずれも固定電位となっている。なお、図１９
（ｂ）に示すＰチャネルＭＯＳトランジスタ１のＮウェ
ル、ＮチャネルＭＯＳトランジスタ２のＰウェルにも夫
々固定電位が与えられている。
ＯＳトランジスタ１のＮウェルにはドレインと共に電源
電圧Ｖｃｃが与えられ、またＮチャネルＭＯＳトランジ
スタ２のＰウェルにはソースと共に接地電位が与えら
れ、いずれも固定電位となっている。なお、図１９
（ｂ）に示すＰチャネルＭＯＳトランジスタ１のＮウェ
ル、ＮチャネルＭＯＳトランジスタ２のＰウェルにも夫
々固定電位が与えられている。
【０００４】また他の従来技術として回路の動作状態に
よってトランジスタの閾値電圧を変化させるようにした
ＭＯＳＩＣが、ＩＳＳＣＣ９５／ＦＰ１９．４（50% Ac
tivePower Saving without Speed Degration Using Sta
nd by Power Reduction (SPR)Circuitt) に紹介されて
いる。このＭＯＳＩＣにおいては、ウェル電位を回路動
作時又は非動作時に応じて２値のうちのいずれか一方に
選択的に切り替えるようになっている。
よってトランジスタの閾値電圧を変化させるようにした
ＭＯＳＩＣが、ＩＳＳＣＣ９５／ＦＰ１９．４（50% Ac
tivePower Saving without Speed Degration Using Sta
nd by Power Reduction (SPR)Circuitt) に紹介されて
いる。このＭＯＳＩＣにおいては、ウェル電位を回路動
作時又は非動作時に応じて２値のうちのいずれか一方に
選択的に切り替えるようになっている。
【０００５】
【発明が解決しようとする課題】ところで、上述した如
きＭＯＳＩＣの回路を構成するトランジスタにおけるウ
ェル又は基板の電位が固定されている場合には、回路を
構成するトランジスタの閾値電圧が一意的に決まり、回
路又はトランジスタにおける動作速度，消費電力を制御
することが出来ないという問題があった。またウェル電
位を２段階に変更可能とした技術の場合も、動作速度，
消費電力の微妙な制御が困難であった。更にＭＯＳＩＣ
のなかには動作周波数を任意に設定可能とした回路、或
いは複数の電源電圧で動作する回路を有するものがある
が、いずれも動作周波数又は電源電圧に対応してウェル
電位又は基板電位を変化させることが出来ないため、次
のような問題があった。
きＭＯＳＩＣの回路を構成するトランジスタにおけるウ
ェル又は基板の電位が固定されている場合には、回路を
構成するトランジスタの閾値電圧が一意的に決まり、回
路又はトランジスタにおける動作速度，消費電力を制御
することが出来ないという問題があった。またウェル電
位を２段階に変更可能とした技術の場合も、動作速度，
消費電力の微妙な制御が困難であった。更にＭＯＳＩＣ
のなかには動作周波数を任意に設定可能とした回路、或
いは複数の電源電圧で動作する回路を有するものがある
が、いずれも動作周波数又は電源電圧に対応してウェル
電位又は基板電位を変化させることが出来ないため、次
のような問題があった。
【０００６】即ち、前者にあっては、通常動作周波数を
変化させると、当該回路における所定の動作を完了する
のに必要な時間が変化し、例えばＭＯＳＩＣの回路を高
周波で動作させる場合には、回路を構成するトランジス
タは高速な動作を要求されるが、一方低周波で動作させ
る場合にはトランジスタの動作は遅くてもよく、回路を
高周波での動作を満足するよう設計すると、低周波での
動作ではトランジスタは無駄な高速動作をすることとな
る。また後者にあっては、回路を高電源電圧で使用する
とトランジスタの動作は高速になる反面、消費電力が増
大し、逆に低電源電圧で使用すると消費電力は小さくな
るがトランジスタの動作が低下するという問題があっ
た。
変化させると、当該回路における所定の動作を完了する
のに必要な時間が変化し、例えばＭＯＳＩＣの回路を高
周波で動作させる場合には、回路を構成するトランジス
タは高速な動作を要求されるが、一方低周波で動作させ
る場合にはトランジスタの動作は遅くてもよく、回路を
高周波での動作を満足するよう設計すると、低周波での
動作ではトランジスタは無駄な高速動作をすることとな
る。また後者にあっては、回路を高電源電圧で使用する
とトランジスタの動作は高速になる反面、消費電力が増
大し、逆に低電源電圧で使用すると消費電力は小さくな
るがトランジスタの動作が低下するという問題があっ
た。
【０００７】本発明はかかる事情に鑑みなされたもので
あって、その目的とするところはウェル電位又は基板電
位を精細に制御可能とすることでトランジスタの動作速
度の微調整及び消費電力の節減を可能とした半導体集積
回路を提供するにある。
あって、その目的とするところはウェル電位又は基板電
位を精細に制御可能とすることでトランジスタの動作速
度の微調整及び消費電力の節減を可能とした半導体集積
回路を提供するにある。
【０００８】
【課題を解決するための手段】第１の発明に係る半導体
集積回路は、ウェル電位又は基板電位を連続的又は離散
的に変化させる電位制御回路と、該電位制御回路にて電
位を制御されるウェル又は基板を構成要素とする１又は
複数の回路とを備えることを特徴とする。第１の発明に
あっては、ウェル電位又は基板電位を調整することによ
り、回路又は半導体素子の動作速度及び消費電力の精細
な調節をすることが可能となる。
集積回路は、ウェル電位又は基板電位を連続的又は離散
的に変化させる電位制御回路と、該電位制御回路にて電
位を制御されるウェル又は基板を構成要素とする１又は
複数の回路とを備えることを特徴とする。第１の発明に
あっては、ウェル電位又は基板電位を調整することによ
り、回路又は半導体素子の動作速度及び消費電力の精細
な調節をすることが可能となる。
【０００９】第２の発明に係る半導体集積回路は、動作
周波数を任意に設定可能とした半導体集積回路におい
て、設定された前記周波数に対応してウェル電位又は基
板電位を連続的又は離散的に変化させる電位制御回路
と、該電位制御回路にて電位を設定されるウェル又は基
板を構成要素とする１又は複数の回路とを備えることを
特徴とする。第２の発明にあっては、動作周波数に対応
してウェル電位又は基板電位を調整することで回路又は
半導体素子の動作速度及び消費電力の精細な調節が可能
となる。
周波数を任意に設定可能とした半導体集積回路におい
て、設定された前記周波数に対応してウェル電位又は基
板電位を連続的又は離散的に変化させる電位制御回路
と、該電位制御回路にて電位を設定されるウェル又は基
板を構成要素とする１又は複数の回路とを備えることを
特徴とする。第２の発明にあっては、動作周波数に対応
してウェル電位又は基板電位を調整することで回路又は
半導体素子の動作速度及び消費電力の精細な調節が可能
となる。
【００１０】第３の発明に係る半導体集積回路は、ＰＬ
Ｌ回路を有する半導体集積回路において、前記ＰＬＬ回
路からの出力の逓倍率に応じてウェル電位又は基板電位
を連続的又は離散的に変化させる電位制御回路と、該電
位制御回路にて電位を設定されるウェルまたは基板を構
成要素とする１又は複数の回路とを備えることを特徴と
する。第３の発明にあっては、ＰＬＬ回路からの出力の
逓倍率に対応してウェル電位又は基板電位を調整するこ
とで、回路又は半導体素子の動作速度及び消費電力の精
細な調節が可能となる。
Ｌ回路を有する半導体集積回路において、前記ＰＬＬ回
路からの出力の逓倍率に応じてウェル電位又は基板電位
を連続的又は離散的に変化させる電位制御回路と、該電
位制御回路にて電位を設定されるウェルまたは基板を構
成要素とする１又は複数の回路とを備えることを特徴と
する。第３の発明にあっては、ＰＬＬ回路からの出力の
逓倍率に対応してウェル電位又は基板電位を調整するこ
とで、回路又は半導体素子の動作速度及び消費電力の精
細な調節が可能となる。
【００１１】第４の発明に係る半導体集積回路は、複数
の電源電圧の設定がなされる半導体集積回路において、
前記設定された電圧に応じてウェル電位又は基板電位を
連続的又は離散的に変化させる電位制御回路と、該電位
制御回路にて電位を設定されるウェル又は基板を構成要
素とする１又は複数の回路とを備えることを特徴とす
る。第４の発明にあっては、可変な電源電圧に対応して
ウェル電位又は基板電位を調整することで回路又は半導
体素子の動作速度及び消費電力の精細な調節が可能とな
る。
の電源電圧の設定がなされる半導体集積回路において、
前記設定された電圧に応じてウェル電位又は基板電位を
連続的又は離散的に変化させる電位制御回路と、該電位
制御回路にて電位を設定されるウェル又は基板を構成要
素とする１又は複数の回路とを備えることを特徴とす
る。第４の発明にあっては、可変な電源電圧に対応して
ウェル電位又は基板電位を調整することで回路又は半導
体素子の動作速度及び消費電力の精細な調節が可能とな
る。
【００１２】第５の発明に係る半導体集積回路は、１又
は複数の回路を備える半導体集積回路において、前記回
路の動作状態を識別する識別回路と、該識別回路からの
識別信号に応じてウェル電位又は基板電位を連続的又は
離散的に変化させる電位制御回路とを備え、前記１又は
複数の回路は前記電位制御回路にて電位を設定されるウ
ェル又は基板を構成要素とすることを特徴とする。第５
の発明にあっては、回路の動作状態を識別する識別回路
からの識別信号に対応してウェル電位又は基板電位を調
整することで回路又は半導体素子の動作速度及び消費電
力を精細に調節することが可能となる。
は複数の回路を備える半導体集積回路において、前記回
路の動作状態を識別する識別回路と、該識別回路からの
識別信号に応じてウェル電位又は基板電位を連続的又は
離散的に変化させる電位制御回路とを備え、前記１又は
複数の回路は前記電位制御回路にて電位を設定されるウ
ェル又は基板を構成要素とすることを特徴とする。第５
の発明にあっては、回路の動作状態を識別する識別回路
からの識別信号に対応してウェル電位又は基板電位を調
整することで回路又は半導体素子の動作速度及び消費電
力を精細に調節することが可能となる。
【００１３】第６の発明に係る半導体集積回路は、外部
信号の入力端と、該外部信号の入力端の電圧値に応じて
ウェル電位又基板電位を連続的又は離散的に変化させる
電位制御回路と、該電位制御回路にて電位を設定される
ウェル又は基板を構成要素とする１又は複数の回路とを
備えることを特徴とする。第６の発明にあっては、外部
信号を電位制御部に入力してウェル電位又は基板電位を
調整することで回路又は半導体素子の動作速度及び消費
電力を精細に調節することが可能となる。
信号の入力端と、該外部信号の入力端の電圧値に応じて
ウェル電位又基板電位を連続的又は離散的に変化させる
電位制御回路と、該電位制御回路にて電位を設定される
ウェル又は基板を構成要素とする１又は複数の回路とを
備えることを特徴とする。第６の発明にあっては、外部
信号を電位制御部に入力してウェル電位又は基板電位を
調整することで回路又は半導体素子の動作速度及び消費
電力を精細に調節することが可能となる。
【００１４】第７の発明に係る半導体集積回路の電位制
御回路は、外部のＭＯＳＩＣにおけるウェル電位又は基
準電位を制御するための外部出力用の端子を備えること
を特徴とする。第７の発明にあっては、電位制御部によ
って外部のＭＯＳＩＣにおけるウェル電位又は基板電位
の制御も可能となり、広範囲の対象について回路又は半
導体素子の動作速度及び消費電力の精細な調節が可能と
なる。
御回路は、外部のＭＯＳＩＣにおけるウェル電位又は基
準電位を制御するための外部出力用の端子を備えること
を特徴とする。第７の発明にあっては、電位制御部によ
って外部のＭＯＳＩＣにおけるウェル電位又は基板電位
の制御も可能となり、広範囲の対象について回路又は半
導体素子の動作速度及び消費電力の精細な調節が可能と
なる。
【００１５】（原理）先ず本発明の原理を図１〜図３に
基づいて説明する。図１は本発明の基本原理を示すブロ
ック図であり、図中１はＭＯＳＩＣにおける制御対象と
なる回路を構成するＰチャネルＭＯＳトランジスタ、２
は同じくＮチャネルＭＯＳトランジスタ、３は前記Ｐチ
ャネルＭＯＳトランジスタ１及びＮチャネルＭＯＳトラ
ンジスタ２のウェル又は基板の電位を制御する電位制御
部を示している。
基づいて説明する。図１は本発明の基本原理を示すブロ
ック図であり、図中１はＭＯＳＩＣにおける制御対象と
なる回路を構成するＰチャネルＭＯＳトランジスタ、２
は同じくＮチャネルＭＯＳトランジスタ、３は前記Ｐチ
ャネルＭＯＳトランジスタ１及びＮチャネルＭＯＳトラ
ンジスタ２のウェル又は基板の電位を制御する電位制御
部を示している。
【００１６】ＰチャネルＭＯＳトランジスタ１及びＮチ
ャネルＭＯＳトランジスタ２は直列接続されており、相
互の接続位置は出力端子Ｏｕｔに接続されている。Ｐチ
ャネルＭＯＳトランジスタ１のドレインには電源電位Ｖ
ｃｃが与えられ、またＮチャネルＭＯＳトランジスタ２
のソースにはグランド電位が与えられ、更に各ゲートは
夫々図示しない制御信号線に接続されている。そしてＰ
チャネルＭＯＳトランジスタ１及びＮチャネルＭＯＳト
ランジスタ２のウェル又は基板は夫々電位制御部３に接
続されている。
ャネルＭＯＳトランジスタ２は直列接続されており、相
互の接続位置は出力端子Ｏｕｔに接続されている。Ｐチ
ャネルＭＯＳトランジスタ１のドレインには電源電位Ｖ
ｃｃが与えられ、またＮチャネルＭＯＳトランジスタ２
のソースにはグランド電位が与えられ、更に各ゲートは
夫々図示しない制御信号線に接続されている。そしてＰ
チャネルＭＯＳトランジスタ１及びＮチャネルＭＯＳト
ランジスタ２のウェル又は基板は夫々電位制御部３に接
続されている。
【００１７】電位制御部３はＭＯＳＩＣ内部又は外部か
ら所定の信号を受けると、前記ＰチャネルＭＯＳトラン
ジスタ１及び／又はＮチャネルＭＯＳトランジスタ２の
ウェル及び／又は基板の電位を連続的又は離散的に制御
するようにしてある。
ら所定の信号を受けると、前記ＰチャネルＭＯＳトラン
ジスタ１及び／又はＮチャネルＭＯＳトランジスタ２の
ウェル及び／又は基板の電位を連続的又は離散的に制御
するようにしてある。
【００１８】図２はＰチャネルＭＯＳトランジスタにお
ける閾値電圧のＮウェル電位依存性（温度２７℃で調査
した結果）を示すグラフ、図３はＮチャネルＭＯＳトラ
ンジスタにおけるＮチャネルＭＯＳトランジスタにおけ
る閾値電圧のＰウェル電位依存性（温度２７℃で調査し
た結果）を示すグラフである。図２に示すグラフ中、ａ
〜ｄは夫々ウェル電位を３．０Ｖ、４．０Ｖ、５．０
Ｖ、６．０Ｖに設定した場合の結果である。
ける閾値電圧のＮウェル電位依存性（温度２７℃で調査
した結果）を示すグラフ、図３はＮチャネルＭＯＳトラ
ンジスタにおけるＮチャネルＭＯＳトランジスタにおけ
る閾値電圧のＰウェル電位依存性（温度２７℃で調査し
た結果）を示すグラフである。図２に示すグラフ中、ａ
〜ｄは夫々ウェル電位を３．０Ｖ、４．０Ｖ、５．０
Ｖ、６．０Ｖに設定した場合の結果である。
【００１９】図２に明らかな如くＰチャネルＭＯＳトラ
ンジスタにおいてはＮウェル電位を上昇させるに伴っ
て、閾値電圧の絶対値が上昇し、ドレイン・ソース間電
流が減少することが解る。一方図３に示すグラフ中ａ〜
ｄは、夫々ウェル電位を０．０Ｖ、−１．０Ｖ、−２．
０Ｖ、−３．０Ｖに設定した場合の結果である。図３か
ら明らかな如くＮチャネルＭＯＳトランジスタにおい
て、Ｐウェル電位を上昇させるに伴ってトランジスタの
閾値電圧が上昇し、ドレイン・ソース電流が減少するこ
とが解る。
ンジスタにおいてはＮウェル電位を上昇させるに伴っ
て、閾値電圧の絶対値が上昇し、ドレイン・ソース間電
流が減少することが解る。一方図３に示すグラフ中ａ〜
ｄは、夫々ウェル電位を０．０Ｖ、−１．０Ｖ、−２．
０Ｖ、−３．０Ｖに設定した場合の結果である。図３か
ら明らかな如くＮチャネルＭＯＳトランジスタにおい
て、Ｐウェル電位を上昇させるに伴ってトランジスタの
閾値電圧が上昇し、ドレイン・ソース電流が減少するこ
とが解る。
【００２０】ところでトランジスタの閾値電圧Ｖｔとド
レイン・ソース間電流Ｉｄｓとの間には次の関係があ
る。即ち、トランジスタの線形領域においては下記
（１）式の関係が成立する。 Ｉｄｓ∝｛２（Ｖｇｓ−Ｖｔ）−Ｖｄｓ｝×Ｖｄｓ …（１） 但し、Ｖｇｓ：ゲート・ドレイン間電圧 Ｖｄｓ：ドレイン・ソース間電流 またトランジスタの飽和領域においては下記（２）式の
関係が成立する。 Ｉｄｓ∝（Ｖｇｓ−Ｖｔ）2 …（２）
レイン・ソース間電流Ｉｄｓとの間には次の関係があ
る。即ち、トランジスタの線形領域においては下記
（１）式の関係が成立する。 Ｉｄｓ∝｛２（Ｖｇｓ−Ｖｔ）−Ｖｄｓ｝×Ｖｄｓ …（１） 但し、Ｖｇｓ：ゲート・ドレイン間電圧 Ｖｄｓ：ドレイン・ソース間電流 またトランジスタの飽和領域においては下記（２）式の
関係が成立する。 Ｉｄｓ∝（Ｖｇｓ−Ｖｔ）2 …（２）
【００２１】一方閾値電圧Ｖｔと基板電位との間には下
記（３）式の関係がある。 Ｖｔ＝Ｖｔ0 ＋γ｛√（｜２φｆ｜＋｜Ｖｓｂ｜）−√（｜２φｆ｜） …（３） 但し、Ｖｔ0 ：Ｖｇｓ＝０での閾値電圧 γ：基板スレッショルド電圧係数 φｆ：フェルミレベル Ｖｓｂ：ソース・ウェル（又は基板）間電圧
記（３）式の関係がある。 Ｖｔ＝Ｖｔ0 ＋γ｛√（｜２φｆ｜＋｜Ｖｓｂ｜）−√（｜２φｆ｜） …（３） 但し、Ｖｔ0 ：Ｖｇｓ＝０での閾値電圧 γ：基板スレッショルド電圧係数 φｆ：フェルミレベル Ｖｓｂ：ソース・ウェル（又は基板）間電圧
【００２２】上記した（１）〜（３）式より明らかな如
く、トランジスタの閾値電圧の絶対値を上昇させると、
ドレイン・ソース間に流れる電流量は減少する。電流量
が減少するとトランジスタが充放電するノードの容量は
一定であるから、充放電時間が長くなり、それだけ回路
動作は遅くなる。一方トランジスタの閾値電圧の絶対値
を低下させた場合には逆に電流量が増加し、回路動作は
速くなる。上記した第１〜第７の発明及び以下に示す各
実施例はいずれもこの基本原理を利用して構成されてい
る。
く、トランジスタの閾値電圧の絶対値を上昇させると、
ドレイン・ソース間に流れる電流量は減少する。電流量
が減少するとトランジスタが充放電するノードの容量は
一定であるから、充放電時間が長くなり、それだけ回路
動作は遅くなる。一方トランジスタの閾値電圧の絶対値
を低下させた場合には逆に電流量が増加し、回路動作は
速くなる。上記した第１〜第７の発明及び以下に示す各
実施例はいずれもこの基本原理を利用して構成されてい
る。
【００２３】
【発明の実施の形態】以下本発明をその実施の形態を示
す図面に基づき具体的に説明する。 （実施の形態１）この実施の形態１にあっては前述した
図１に示す電位制御部３を図４に示す如く構成し、Ｐチ
ャネルＭＯＳトランジスタ１、ＮチャネルＭＯＳトラン
ジスタ２夫々のウェル電位（又は基板電位）を制御する
ようにしてある。
す図面に基づき具体的に説明する。 （実施の形態１）この実施の形態１にあっては前述した
図１に示す電位制御部３を図４に示す如く構成し、Ｐチ
ャネルＭＯＳトランジスタ１、ＮチャネルＭＯＳトラン
ジスタ２夫々のウェル電位（又は基板電位）を制御する
ようにしてある。
【００２４】図４は図１に示す電位制御部３の具体的な
構成を示す回路図であり、図４（ａ）はＰチャネルＭＯ
Ｓトランジスタ１のウェル用の、また図４（ｂ）はＮチ
ャネルＭＯＳトランジスタ２のウェル用の電位制御回路
である。図４（ａ）に示すＮウェル用の電位制御回路
は、１個のＰチャネルＭＯＳトランジスタＴP1と４個の
ＮチャネルＭＯＳトランジスタＴN1〜ＴN4とを直列に接
続すると共に、ＰチャネルＭＯＳトランジスタＴP1のゲ
ートには定電源電圧（３Ｖ）を、またドレイン及びウェ
ルには共に定電源電圧（６Ｖ）を与えてある。Ｎチャネ
ルＭＯＳトランジスタＴN1のゲートは、図２に示すＰチ
ャネルＭＯＳトランジスタ１のＮウェルに接続されてい
る。
構成を示す回路図であり、図４（ａ）はＰチャネルＭＯ
Ｓトランジスタ１のウェル用の、また図４（ｂ）はＮチ
ャネルＭＯＳトランジスタ２のウェル用の電位制御回路
である。図４（ａ）に示すＮウェル用の電位制御回路
は、１個のＰチャネルＭＯＳトランジスタＴP1と４個の
ＮチャネルＭＯＳトランジスタＴN1〜ＴN4とを直列に接
続すると共に、ＰチャネルＭＯＳトランジスタＴP1のゲ
ートには定電源電圧（３Ｖ）を、またドレイン及びウェ
ルには共に定電源電圧（６Ｖ）を与えてある。Ｎチャネ
ルＭＯＳトランジスタＴN1のゲートは、図２に示すＰチ
ャネルＭＯＳトランジスタ１のＮウェルに接続されてい
る。
【００２５】ＮチャネルＭＯＳトランジスタＴN2のゲー
トはＮチャネルＭＯＳトランジスタＴN1、ＴN2のソース
・ドレイン接続点に接続され、ＮチャネルＭＯＳトラン
ジスタＴN3のゲートには定電源電圧（３Ｖ）が与えら
れ、ＮチャネルＭＯＳトランジスタＴN4のゲートは信号
ＶＩＮの反転信号／ＶＩＮ（３Ｖ−可変電源電圧値）が
与えられ、またそのソースにはＮチャネルＭＯＳトラン
ジスタＴN1〜ＴN4のウェルと共にグランド電位が与えら
れている。
トはＮチャネルＭＯＳトランジスタＴN1、ＴN2のソース
・ドレイン接続点に接続され、ＮチャネルＭＯＳトラン
ジスタＴN3のゲートには定電源電圧（３Ｖ）が与えら
れ、ＮチャネルＭＯＳトランジスタＴN4のゲートは信号
ＶＩＮの反転信号／ＶＩＮ（３Ｖ−可変電源電圧値）が
与えられ、またそのソースにはＮチャネルＭＯＳトラン
ジスタＴN1〜ＴN4のウェルと共にグランド電位が与えら
れている。
【００２６】一方Ｐウェル用の電位制御回路は、図４
（ｂ）に示す如く４個のＰチャネルＭＯＳトランジスタ
ＴP1〜ＴP4と１個のＮチャネルＭＯＳトランジスタＴN1
とを直列に接続して構成されている。ＰチャネルＭＯＳ
トランジスタＴP1のゲートには可変電源電圧ＶＩＮが与
えられ、またドレイン及びウェルには定電源電圧（３
Ｖ）が与えられる。
（ｂ）に示す如く４個のＰチャネルＭＯＳトランジスタ
ＴP1〜ＴP4と１個のＮチャネルＭＯＳトランジスタＴN1
とを直列に接続して構成されている。ＰチャネルＭＯＳ
トランジスタＴP1のゲートには可変電源電圧ＶＩＮが与
えられ、またドレイン及びウェルには定電源電圧（３
Ｖ）が与えられる。
【００２７】またＰチャネルＭＯＳトランジスタＴｐ2
のゲートにはグランド電圧が与えられ、またＰチャネル
ＭＯＳトランジスタＴP3のゲートはＰチャネルＭＯＳト
ランジスタＴP3とＴP4とのソース・ドレインの接続点に
接続されている。ＰチャネルＭＯＳトランジスタＴP4の
ゲートは、図２に示したＮチャネルＭＯＳトランジスタ
２のＰウェルに接続されている。そしてＮチャネルＭＯ
ＳトランジスタＴN1のゲートにはグランド電位が与えら
れ、ソース及びウェルには定電源電圧（−３Ｖ）が与え
られている。
のゲートにはグランド電圧が与えられ、またＰチャネル
ＭＯＳトランジスタＴP3のゲートはＰチャネルＭＯＳト
ランジスタＴP3とＴP4とのソース・ドレインの接続点に
接続されている。ＰチャネルＭＯＳトランジスタＴP4の
ゲートは、図２に示したＮチャネルＭＯＳトランジスタ
２のＰウェルに接続されている。そしてＮチャネルＭＯ
ＳトランジスタＴN1のゲートにはグランド電位が与えら
れ、ソース及びウェルには定電源電圧（−３Ｖ）が与え
られている。
【００２８】図５は図４（ｂ）に示す電位制御回路の温
度２７℃における動作特性を示すグラフであり、横軸に
図示しない可変電圧源からの入力信号電圧（Ｖ）を、ま
た縦軸に図１に示すＰチャネルＭＯＳトランジスタ１の
Ｎウェルの電位（Ｖ）をとって示してある。このグラフ
から明らかな如く入力信号の電圧（Ｖ）が０〜１．２５
に増大変化させると、Ｎウェル電位は６．００（Ｖ）か
ら４．００（Ｖ）に急激に低下し、それ以降は入力信号
の電圧（Ｖ）の増大に伴ってＮウェル電位（Ｖ）が漸減
する。従って、前記した可変電源電圧からの電圧、即ち
入力信号の電圧が増大するに伴ってＰチャネルＭＯＳト
ランジスタ１のＮウェル電位が低下し、動作速度が速め
られる。
度２７℃における動作特性を示すグラフであり、横軸に
図示しない可変電圧源からの入力信号電圧（Ｖ）を、ま
た縦軸に図１に示すＰチャネルＭＯＳトランジスタ１の
Ｎウェルの電位（Ｖ）をとって示してある。このグラフ
から明らかな如く入力信号の電圧（Ｖ）が０〜１．２５
に増大変化させると、Ｎウェル電位は６．００（Ｖ）か
ら４．００（Ｖ）に急激に低下し、それ以降は入力信号
の電圧（Ｖ）の増大に伴ってＮウェル電位（Ｖ）が漸減
する。従って、前記した可変電源電圧からの電圧、即ち
入力信号の電圧が増大するに伴ってＰチャネルＭＯＳト
ランジスタ１のＮウェル電位が低下し、動作速度が速め
られる。
【００２９】図６は実施の形態１の作用、効果を確認す
るためのシミュレーションに用いた半導体集積回路装置
たる５段のインバータの回路図である。ＰチャネルＭＯ
ＳトランジスタとＮチャネルＭＯＳトランジスタと直列
接続してなる直列回路を５段並設し、各ＰチャネルＭＯ
Ｓトランジスタのドレインには電源電圧Ｖｃｃを、また
各ＮチャネルＭＯＳトランジスタのソースにはグランド
電圧ＧＮＤを夫々与え、更に各段のＰチャネルＭＯＳト
ランジスタ及びＮチャネルＭＯＳトランジスタのゲート
は前段のＰチャネルＭＯＳトランジスタのソースとＮチ
ャネルＭＯＳトランジスタのドレインとの接続点に接続
されている。
るためのシミュレーションに用いた半導体集積回路装置
たる５段のインバータの回路図である。ＰチャネルＭＯ
ＳトランジスタとＮチャネルＭＯＳトランジスタと直列
接続してなる直列回路を５段並設し、各ＰチャネルＭＯ
Ｓトランジスタのドレインには電源電圧Ｖｃｃを、また
各ＮチャネルＭＯＳトランジスタのソースにはグランド
電圧ＧＮＤを夫々与え、更に各段のＰチャネルＭＯＳト
ランジスタ及びＮチャネルＭＯＳトランジスタのゲート
は前段のＰチャネルＭＯＳトランジスタのソースとＮチ
ャネルＭＯＳトランジスタのドレインとの接続点に接続
されている。
【００３０】また各段のＰチャネルＭＯＳトランジスタ
のＮウェルには図１に示す電位制御部３にて電位Ｖｎ
が、また各ＮチャネルＭＯＳトランジスタのＰウェルに
は同じく電位Ｖｐが夫々与えられている。そして第１段
目のＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯ
Ｓトランジスタのゲートは入力端子Ｖｉｎに接続され、
また最後段のＰチャネルＭＯＳトランジスタ及びＮチャ
ネルＭＯＳトランジスタのゲートは出力端子Ｖｏｕｔに
接続されている。
のＮウェルには図１に示す電位制御部３にて電位Ｖｎ
が、また各ＮチャネルＭＯＳトランジスタのＰウェルに
は同じく電位Ｖｐが夫々与えられている。そして第１段
目のＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯ
Ｓトランジスタのゲートは入力端子Ｖｉｎに接続され、
また最後段のＰチャネルＭＯＳトランジスタ及びＮチャ
ネルＭＯＳトランジスタのゲートは出力端子Ｖｏｕｔに
接続されている。
【００３１】図７，図８は温度２７℃でのシミュレーシ
ョン結果を示すグラフである。図７はウェル電位を変化
させたときのトランジスタの動作速度を示し、横軸に時
間（ｎｓ）を、また縦軸に電圧（Ｖ）をとって示してあ
る。グラフ中実線はＮウェル電位が６．０Ｖ、Ｐウェル
電位が−３．０Ｖの場合の出力端子Ｖｏｕｔの出力波
形、また破線はＮウェル電位が３．０Ｖ、Ｐウェル電位
が０．０Ｖの場合の出力端子Ｖｏｕｔの出力波形であ
る。図７から明らかな如く、Ｎウェル電位、Ｐウェル電
位を増減調整することでトランジスタの動作に遅速が生
じることが解る。
ョン結果を示すグラフである。図７はウェル電位を変化
させたときのトランジスタの動作速度を示し、横軸に時
間（ｎｓ）を、また縦軸に電圧（Ｖ）をとって示してあ
る。グラフ中実線はＮウェル電位が６．０Ｖ、Ｐウェル
電位が−３．０Ｖの場合の出力端子Ｖｏｕｔの出力波
形、また破線はＮウェル電位が３．０Ｖ、Ｐウェル電位
が０．０Ｖの場合の出力端子Ｖｏｕｔの出力波形であ
る。図７から明らかな如く、Ｎウェル電位、Ｐウェル電
位を増減調整することでトランジスタの動作に遅速が生
じることが解る。
【００３２】図８は温度２７℃でのインバータの貫通電
流のシミュレーション結果を示すグラフであり、横軸に
時間（ｎｓ）を、また縦軸に電流（Ａ）をとって示して
ある。グラフ中実線はＮウェル電位を６．０Ｖ、Ｐウェ
ル電位を−３．０Ｖとしたときのインバータ貫通電流
を、また破線はＮウェル電位を３．０Ｖ、Ｐウェル電位
を０．０Ｖとしたときのインバータ貫通電流を夫々示し
ている。図８から明らかな如くウェル電位を調整するこ
とで閾値電圧の絶対値が変化してインバータの貫通電流
が増減し、消費電力の調節が可能となることが解る。
流のシミュレーション結果を示すグラフであり、横軸に
時間（ｎｓ）を、また縦軸に電流（Ａ）をとって示して
ある。グラフ中実線はＮウェル電位を６．０Ｖ、Ｐウェ
ル電位を−３．０Ｖとしたときのインバータ貫通電流
を、また破線はＮウェル電位を３．０Ｖ、Ｐウェル電位
を０．０Ｖとしたときのインバータ貫通電流を夫々示し
ている。図８から明らかな如くウェル電位を調整するこ
とで閾値電圧の絶対値が変化してインバータの貫通電流
が増減し、消費電力の調節が可能となることが解る。
【００３３】（実施の形態２）この実施の形態２は複数
のクロック周波数で動作が可能なＭＯＳＩＣを対象と
し、クロックの周波数に応じてＭＯＳＩＣにおける各ト
ランジスタの動作速度、消費電力の調節を行うようにし
てある。例えばクロック周波数が高い場合、各トランジ
スタとしては高速動作を要求されるが、同じＭＯＳＩＣ
の回路を低い周波数で動作させる場合はトランジスタの
動作がクロック周期に対して必要以上に高速となり、無
駄な電力が消費されることとなる。
のクロック周波数で動作が可能なＭＯＳＩＣを対象と
し、クロックの周波数に応じてＭＯＳＩＣにおける各ト
ランジスタの動作速度、消費電力の調節を行うようにし
てある。例えばクロック周波数が高い場合、各トランジ
スタとしては高速動作を要求されるが、同じＭＯＳＩＣ
の回路を低い周波数で動作させる場合はトランジスタの
動作がクロック周期に対して必要以上に高速となり、無
駄な電力が消費されることとなる。
【００３４】図９は実施の形態２の構成を示すブロック
図であり、図中４はＰチャネルＭＯＳトランジスタのＮ
ウェル（又はＮ型の基板）、５はＮチャネルＭＯＳトラ
ンジスタのＰウェル（又はＰ型の基板）である。電位制
御部３にはＭＯＳＩＣの動作クロックであるクロック信
号が入力され、このクロック信号の周波数により電位制
御部３にてＮウェル４、Ｐウェル５の電位を制御するよ
うにしてある。
図であり、図中４はＰチャネルＭＯＳトランジスタのＮ
ウェル（又はＮ型の基板）、５はＮチャネルＭＯＳトラ
ンジスタのＰウェル（又はＰ型の基板）である。電位制
御部３にはＭＯＳＩＣの動作クロックであるクロック信
号が入力され、このクロック信号の周波数により電位制
御部３にてＮウェル４、Ｐウェル５の電位を制御するよ
うにしてある。
【００３５】図１０は電位制御部３の構成を示すブロッ
ク図であり、電位制御部３は周波数検出回路１１及びウ
ェル（又は基板）の電位制御回路１２からなる。前記ク
ロック信号は周波数検出回路１１に入力され、その周波
数が検出され、クロックの周波数が電位制御回路１２へ
入力される。電位制御回路１２はこのクロックの周期に
基づきＮウェル、Ｐウェルの電位を制御する。図１１は
周波数検出回路１１の構成を示す回路図である。なお電
位制御回路１２は図４に示した回路と実質的に同じであ
る。
ク図であり、電位制御部３は周波数検出回路１１及びウ
ェル（又は基板）の電位制御回路１２からなる。前記ク
ロック信号は周波数検出回路１１に入力され、その周波
数が検出され、クロックの周波数が電位制御回路１２へ
入力される。電位制御回路１２はこのクロックの周期に
基づきＮウェル、Ｐウェルの電位を制御する。図１１は
周波数検出回路１１の構成を示す回路図である。なお電
位制御回路１２は図４に示した回路と実質的に同じであ
る。
【００３６】図１１においてクロック信号はＥＸ−ＮＯ
Ｒ回路２３の一方の入力端子へ直接に、また遅延回路２
４を経て他方の入力端子へ入力される。ＥＸ−ＮＯＲ回
路２３の出力はインバータ２５を構成するＰチャネルＭ
ＯＳトランジスタ及びＮチャネルＭＯＳトランジスタの
両ゲートに入力される。インバータ２５の出力端は抵抗
２６を介在させて電位制御回路２２へ接続されると共
に、抵抗２６，２７及びキャパシタ２８を介在させて接
地されている。
Ｒ回路２３の一方の入力端子へ直接に、また遅延回路２
４を経て他方の入力端子へ入力される。ＥＸ−ＮＯＲ回
路２３の出力はインバータ２５を構成するＰチャネルＭ
ＯＳトランジスタ及びＮチャネルＭＯＳトランジスタの
両ゲートに入力される。インバータ２５の出力端は抵抗
２６を介在させて電位制御回路２２へ接続されると共
に、抵抗２６，２７及びキャパシタ２８を介在させて接
地されている。
【００３７】図１２は図１１に示した周波数検出回路１
１の動作特性を示すグラフであり、横軸にクロックの周
波数を、また縦軸にウェル電位制御信号（電圧Ｖ）をと
って示してある。図１２から明らかなように、クロック
の周波数とウェル電位制御信号とは略比例関係にある。
いまクロックの周波数が高い場合、電位制御回路１２は
Ｎウェル電位を上昇し、Ｐウェル電位を低下させること
で、これらＮウェル，Ｐウェルを夫々バックゲートに持
つＰチャネルＭＯＳトランジスタ，ＮチャネルＭＯＳト
ランジスタの閾値電圧の絶対値を下げ、動作速度を上昇
させる。
１の動作特性を示すグラフであり、横軸にクロックの周
波数を、また縦軸にウェル電位制御信号（電圧Ｖ）をと
って示してある。図１２から明らかなように、クロック
の周波数とウェル電位制御信号とは略比例関係にある。
いまクロックの周波数が高い場合、電位制御回路１２は
Ｎウェル電位を上昇し、Ｐウェル電位を低下させること
で、これらＮウェル，Ｐウェルを夫々バックゲートに持
つＰチャネルＭＯＳトランジスタ，ＮチャネルＭＯＳト
ランジスタの閾値電圧の絶対値を下げ、動作速度を上昇
させる。
【００３８】またクロックの周波数が低い場合には、上
記とは逆にＮウェル電位を低下し、Ｐウェル電位を上昇
させ、両トランジスタの閾値電圧の絶対値を上げ、トラ
ンジスタに流れる電流量を抑制し、各トランジスタの消
費電力を低減する。このような実施の形態２にあって
は、クロックの周波数に対応して各トランジスタの動作
速度及び消費電力を適切な値に調節することが可能とな
る。
記とは逆にＮウェル電位を低下し、Ｐウェル電位を上昇
させ、両トランジスタの閾値電圧の絶対値を上げ、トラ
ンジスタに流れる電流量を抑制し、各トランジスタの消
費電力を低減する。このような実施の形態２にあって
は、クロックの周波数に対応して各トランジスタの動作
速度及び消費電力を適切な値に調節することが可能とな
る。
【００３９】（実施の形態３）この実施の形態３にあっ
てはＰＬＬ（Phase Locked Loop)回路を備え、そのＰＬ
Ｌ逓倍率に対応してトランジスタの動作速度及び消費電
力の調節を行う。ＰＬＬ回路それ自体は公知のものであ
り、参照周波数信号をもとに位相を調整し、クロックを
生成する。即ち参照周波数と分周器の出力（ＰＬＬ回路
自らの出力のフィードバック信号に相当する）とを比較
する位相検出回路を備えており、分周器の出力が遅れて
いる場合はアップ信号を生成し、逆の場合にはダウン信
号を生成し、チャージポンプへ出力する。
てはＰＬＬ（Phase Locked Loop)回路を備え、そのＰＬ
Ｌ逓倍率に対応してトランジスタの動作速度及び消費電
力の調節を行う。ＰＬＬ回路それ自体は公知のものであ
り、参照周波数信号をもとに位相を調整し、クロックを
生成する。即ち参照周波数と分周器の出力（ＰＬＬ回路
自らの出力のフィードバック信号に相当する）とを比較
する位相検出回路を備えており、分周器の出力が遅れて
いる場合はアップ信号を生成し、逆の場合にはダウン信
号を生成し、チャージポンプへ出力する。
【００４０】チャージポンプはアップ信号又はダウン信
号に応じて制御電圧を調整し、これをフィルタを通じて
電圧制御型発振器（ＶＣＯ）へ出力する。電圧制御型発
振器は制御電圧によってインバータリングの発振周波数
を調整する機能を備えており、調整した発振周波数を出
力すると共に、一部は前記分周器を通じて分周し、前記
位相検出回路へ戻すようになっている。
号に応じて制御電圧を調整し、これをフィルタを通じて
電圧制御型発振器（ＶＣＯ）へ出力する。電圧制御型発
振器は制御電圧によってインバータリングの発振周波数
を調整する機能を備えており、調整した発振周波数を出
力すると共に、一部は前記分周器を通じて分周し、前記
位相検出回路へ戻すようになっている。
【００４１】図１３は実施の形態３の構成を示すブロッ
ク図であり、電位制御部３にはＰＬＬ回路から３ビット
のＰＬＬ逓倍率信号が入力されるようにしてある。図１
４はＰＬＬ回路におけるＰＬＬ逓倍率信号の出力回路の
構成を示す回路図であり、ＰチャネルＭＯＳトランジス
タＴP1のソース側に３個のＮチャネルＭＯＳトランジス
タＴN1，ＴN2，ＴN3のドレインが並列に接続され、Ｐチ
ャネルＭＯＳトランジスタＴP1のドレインには電源電圧
Ｖｃｃが与えられ、この接続点は抵抗３４を介在させて
電位制御回路１２に接続され、また抵抗３４，３５、コ
ンデンサ３６を介在させて接地電位が与えられている。
ク図であり、電位制御部３にはＰＬＬ回路から３ビット
のＰＬＬ逓倍率信号が入力されるようにしてある。図１
４はＰＬＬ回路におけるＰＬＬ逓倍率信号の出力回路の
構成を示す回路図であり、ＰチャネルＭＯＳトランジス
タＴP1のソース側に３個のＮチャネルＭＯＳトランジス
タＴN1，ＴN2，ＴN3のドレインが並列に接続され、Ｐチ
ャネルＭＯＳトランジスタＴP1のドレインには電源電圧
Ｖｃｃが与えられ、この接続点は抵抗３４を介在させて
電位制御回路１２に接続され、また抵抗３４，３５、コ
ンデンサ３６を介在させて接地電位が与えられている。
【００４２】また各ＮチャネルＭＯＳトランジスタ
ＴN1，ＴN2，ＴN3のソースにはグランド電位が与えられ
ている。ＰチャネルＭＯＳトランジスタＴP1のゲートに
はグランド電位が与えられ、また３個のＮチャネルＭＯ
ＳトランジスタＴN1，ＴN2，ＴN3の各ゲートにはＰＬＬ
逓倍率信号（３ビットで２〜９段階の逓倍率に切替可
能）が夫々インバータ３１，３２，３３を経て入力され
るようにしてある。
ＴN1，ＴN2，ＴN3のソースにはグランド電位が与えられ
ている。ＰチャネルＭＯＳトランジスタＴP1のゲートに
はグランド電位が与えられ、また３個のＮチャネルＭＯ
ＳトランジスタＴN1，ＴN2，ＴN3の各ゲートにはＰＬＬ
逓倍率信号（３ビットで２〜９段階の逓倍率に切替可
能）が夫々インバータ３１，３２，３３を経て入力され
るようにしてある。
【００４３】このような逓倍率は、ＮチャネルＭＯＳト
ランジスタＴN1のゲート幅に対してＮチャネルＭＯＳト
ランジスタＴN2のゲート幅は２倍、またＮチャネルＭＯ
ＳトランジスタＴN3のゲート幅は４倍、ＰチャネルＭＯ
ＳトランジスタＴP3のゲート幅は８倍とすることで設定
してある。なおＮチャネルＭＯＳトランジスタＴN1のゲ
ートには下位ビットの、またＮチャネルＭＯＳトランジ
スタＴN3のゲートには上位ビットのＰＬＬ逓倍率信号が
入力される。
ランジスタＴN1のゲート幅に対してＮチャネルＭＯＳト
ランジスタＴN2のゲート幅は２倍、またＮチャネルＭＯ
ＳトランジスタＴN3のゲート幅は４倍、ＰチャネルＭＯ
ＳトランジスタＴP3のゲート幅は８倍とすることで設定
してある。なおＮチャネルＭＯＳトランジスタＴN1のゲ
ートには下位ビットの、またＮチャネルＭＯＳトランジ
スタＴN3のゲートには上位ビットのＰＬＬ逓倍率信号が
入力される。
【００４４】図１５はＰＬＬ逓倍率信号の出力回路の動
作特性を示すグラフであり、横軸に逓倍率を、また縦軸
にウェル電位制御信号の電圧をとって示してある。図１
５から明らかな如くＰＬＬ逓倍率とウェル電位制御信号
の電圧とは略比例関係にあり、ＰＬＬ逓倍率が大きくな
るに従ってウェル電位制御信号の電圧は大きくなり、電
位制御回路１２はＮウェル電位を低下し、Ｐウェル電位
を上昇させて、これらＮウェル，Ｐウェルをバックゲー
トとするＰチャネルＭＯＳトランジスタ１，Ｎチャネル
ＭＯＳトランジスタ２の閾値電圧の絶対値を下げ、動作
速度を上昇させる。
作特性を示すグラフであり、横軸に逓倍率を、また縦軸
にウェル電位制御信号の電圧をとって示してある。図１
５から明らかな如くＰＬＬ逓倍率とウェル電位制御信号
の電圧とは略比例関係にあり、ＰＬＬ逓倍率が大きくな
るに従ってウェル電位制御信号の電圧は大きくなり、電
位制御回路１２はＮウェル電位を低下し、Ｐウェル電位
を上昇させて、これらＮウェル，Ｐウェルをバックゲー
トとするＰチャネルＭＯＳトランジスタ１，Ｎチャネル
ＭＯＳトランジスタ２の閾値電圧の絶対値を下げ、動作
速度を上昇させる。
【００４５】またＰＬＬ逓倍率信号が小さい場合は、こ
れとは逆にウェル電位制御信号の電圧が小さくなり、Ｎ
ウェル電位を上昇し、Ｐウェル電位を低下させてＰチャ
ネルＭＯＳトランジスタ１，ＮチャネルＭＯＳトランジ
スタ２の閾値電圧の絶対値を上げ、各トランジスタでの
消費電力を節減し、また貫通電流、サブスレッショルド
電流を夫々抑制する。
れとは逆にウェル電位制御信号の電圧が小さくなり、Ｎ
ウェル電位を上昇し、Ｐウェル電位を低下させてＰチャ
ネルＭＯＳトランジスタ１，ＮチャネルＭＯＳトランジ
スタ２の閾値電圧の絶対値を上げ、各トランジスタでの
消費電力を節減し、また貫通電流、サブスレッショルド
電流を夫々抑制する。
【００４６】このような実施の形態３にあっては、ＰＬ
Ｌ逓倍率に対応して各トランジスタの動作速度及び消費
電力を適切な値に調節することが可能となる。ＭＯＳＩ
Ｃが高逓倍率で動作する際には各トランジスタの閾値電
圧の絶対値を下げることで各トランジスタの動作速度が
上昇し、また低逓倍率動作では閾値電圧を上げることで
各トランジスタでの消費電力の節減が可能となる。
Ｌ逓倍率に対応して各トランジスタの動作速度及び消費
電力を適切な値に調節することが可能となる。ＭＯＳＩ
Ｃが高逓倍率で動作する際には各トランジスタの閾値電
圧の絶対値を下げることで各トランジスタの動作速度が
上昇し、また低逓倍率動作では閾値電圧を上げることで
各トランジスタでの消費電力の節減が可能となる。
【００４７】（実施の形態４）この実施の形態４にあっ
ては、複数の電源電圧の設定がなされるＭＯＳＩＣにお
いて、設定された電源電圧夫々に対応してトランジスタ
の動作速度、消費電力の調節を可能としてある。図１６
は実施の形態４の構成を示すブロック図であり、電位制
御部３は図示しない可変電源電圧回路から所定の電源電
圧が与えられると、この電源電圧に基づいてＮウェル４
及びＰウェル５の電位を制御し得るようにしてある。電
位制御部３の構成は図４に示す回路と、また動作特性は
図５に示すものと夫々実質的に同じである。
ては、複数の電源電圧の設定がなされるＭＯＳＩＣにお
いて、設定された電源電圧夫々に対応してトランジスタ
の動作速度、消費電力の調節を可能としてある。図１６
は実施の形態４の構成を示すブロック図であり、電位制
御部３は図示しない可変電源電圧回路から所定の電源電
圧が与えられると、この電源電圧に基づいてＮウェル４
及びＰウェル５の電位を制御し得るようにしてある。電
位制御部３の構成は図４に示す回路と、また動作特性は
図５に示すものと夫々実質的に同じである。
【００４８】いま可変電源電圧の最大値が３．０Ｖであ
るとすると、図４（ａ）に示すＰチャネルＭＯＳトラン
ジスタＴP1のゲートには３Ｖ、同じくドレイン及びウェ
ルには６Ｖの電源電圧が与えられ、また図４（ｂ）に示
すＰチャネルＭＯＳトランジスタＴP1のドレイン及びウ
ェルには３．０Ｖの、またＮチャネルＭＯＳトランジス
タＴN1のソースには−３Ｖの、各一定の電源電圧が夫々
与えられる。そして図４（ｂ）のＰチャネルＭＯＳトラ
ンジスタＴP1のゲートには変化された電源電圧値ＶＩＮ
（３．０Ｖ）が、また図４（ａ）のＮチャネルＭＯＳト
ランジスタＴN4のゲートには／ＶＩＮ（３．０Ｖ−電源
電圧値）が夫々与えられる。
るとすると、図４（ａ）に示すＰチャネルＭＯＳトラン
ジスタＴP1のゲートには３Ｖ、同じくドレイン及びウェ
ルには６Ｖの電源電圧が与えられ、また図４（ｂ）に示
すＰチャネルＭＯＳトランジスタＴP1のドレイン及びウ
ェルには３．０Ｖの、またＮチャネルＭＯＳトランジス
タＴN1のソースには−３Ｖの、各一定の電源電圧が夫々
与えられる。そして図４（ｂ）のＰチャネルＭＯＳトラ
ンジスタＴP1のゲートには変化された電源電圧値ＶＩＮ
（３．０Ｖ）が、また図４（ａ）のＮチャネルＭＯＳト
ランジスタＴN4のゲートには／ＶＩＮ（３．０Ｖ−電源
電圧値）が夫々与えられる。
【００４９】一般に電源電圧値が高い程トランジスタの
動作は高速になるが、消費電力も増大する。一方電源電
圧が低いと消費電力は小さくなるが、トランジスタの動
作速度は低下する。電源電圧値が小さい場合、電位制御
部３はＮウェル電位を低下し、Ｐウェル電位を上昇させ
ることで、Ｎウェル，Ｐウェルをバックゲートに持つＰ
チャネルＭＯＳトランジスタ、ＮチャネルＭＯＳトラン
ジスタの閾値電圧の絶対値を上昇させ、また電源電圧値
が大きい場合は、逆にトランジスタの閾値電圧の絶対値
を上げ、貫通電流及びサブスレッショルド電流を抑制す
る。このような実施の形態４においては、ＭＯＳＩＣ中
の回路に与えられる電源電圧値に応じて各トランジスタ
の動作速度、消費電力の調節が可能となる。
動作は高速になるが、消費電力も増大する。一方電源電
圧が低いと消費電力は小さくなるが、トランジスタの動
作速度は低下する。電源電圧値が小さい場合、電位制御
部３はＮウェル電位を低下し、Ｐウェル電位を上昇させ
ることで、Ｎウェル，Ｐウェルをバックゲートに持つＰ
チャネルＭＯＳトランジスタ、ＮチャネルＭＯＳトラン
ジスタの閾値電圧の絶対値を上昇させ、また電源電圧値
が大きい場合は、逆にトランジスタの閾値電圧の絶対値
を上げ、貫通電流及びサブスレッショルド電流を抑制す
る。このような実施の形態４においては、ＭＯＳＩＣ中
の回路に与えられる電源電圧値に応じて各トランジスタ
の動作速度、消費電力の調節が可能となる。
【００５０】（実施の形態５）この実施の形態５にあっ
ては、ＭＯＳＩＣにおける特定回路の動作状態に応じて
この回路又はこの回路を含む他の回路のトランジスタの
動作速度及び消費電力の調節を行うようにしてある。図
１７は実施の形態５の構成を示すブロック図であり、図
中１３は回路動作状態検出回路を示している。回路動作
状態検出回路１３はＭＯＳＩＣ中の所定の回路に、一定
の時間内に入力及び出力がなかった場合、その回路を停
止状態とみなし、回路動作状態の識別信号を電位制御回
路１２へ出力するようにしてある。電位制御回路１２の
構成は図４に示したものと実質的に同じである。
ては、ＭＯＳＩＣにおける特定回路の動作状態に応じて
この回路又はこの回路を含む他の回路のトランジスタの
動作速度及び消費電力の調節を行うようにしてある。図
１７は実施の形態５の構成を示すブロック図であり、図
中１３は回路動作状態検出回路を示している。回路動作
状態検出回路１３はＭＯＳＩＣ中の所定の回路に、一定
の時間内に入力及び出力がなかった場合、その回路を停
止状態とみなし、回路動作状態の識別信号を電位制御回
路１２へ出力するようにしてある。電位制御回路１２の
構成は図４に示したものと実質的に同じである。
【００５１】前記所定の回路が停止状態と認識された場
合は、電位制御回路１２は当該回路におけるトランジス
タのＮウェル電位を低下し、またＰウェル電位を上昇さ
せてこれらＮウェル，Ｐウェルをバックゲートに持つＰ
チャネルＭＯＳトランジスタ，ＮチャネルＭＯＳトラン
ジスタの閾値電圧の絶対値を上げ、各トランジスタに流
れる貫通電流、サブスレッショルド電流を抑制する。一
方当該回路が動作状態のときは逆に閾値電圧の絶対値を
低下させ、トランジスタの動作速度を向上させる。な
お、制御対象回路群を細分化して動作していない回路毎
にトランジスタの動作速度、消費電力の制御を行うこと
としてもよい。
合は、電位制御回路１２は当該回路におけるトランジス
タのＮウェル電位を低下し、またＰウェル電位を上昇さ
せてこれらＮウェル，Ｐウェルをバックゲートに持つＰ
チャネルＭＯＳトランジスタ，ＮチャネルＭＯＳトラン
ジスタの閾値電圧の絶対値を上げ、各トランジスタに流
れる貫通電流、サブスレッショルド電流を抑制する。一
方当該回路が動作状態のときは逆に閾値電圧の絶対値を
低下させ、トランジスタの動作速度を向上させる。な
お、制御対象回路群を細分化して動作していない回路毎
にトランジスタの動作速度、消費電力の制御を行うこと
としてもよい。
【００５２】（実施の形態６）この実施の形態６にあっ
ては、ＭＯＳＩＣの外部からの制御信号によりＭＯＳＩ
Ｃ内のトランジスタの動作速度、消費電力の制御を行う
ようになしてある。図１８は実施の形態６の構成を示す
ブロック図であり、電位制御回路１２にはピン（端子）
を通じて外部からウェル電位制御信号が入力されるよう
にしてある。電位制御回路１２の構成は図４に示すもの
と実質的に同じであり、またウェル電位制御信号の出力
回路としては図１４に示すＰＬＬ回路又は図１６におい
て用いる可変電源電圧回路を用いてもよい。
ては、ＭＯＳＩＣの外部からの制御信号によりＭＯＳＩ
Ｃ内のトランジスタの動作速度、消費電力の制御を行う
ようになしてある。図１８は実施の形態６の構成を示す
ブロック図であり、電位制御回路１２にはピン（端子）
を通じて外部からウェル電位制御信号が入力されるよう
にしてある。電位制御回路１２の構成は図４に示すもの
と実質的に同じであり、またウェル電位制御信号の出力
回路としては図１４に示すＰＬＬ回路又は図１６におい
て用いる可変電源電圧回路を用いてもよい。
【００５３】この実施の形態６にあってはＭＯＳＩＣの
外部からウェル電位制御信号を与えることで、ＭＯＳＩ
Ｃ内部のトランジスタの動作速度，トランジスタの消費
電力の調整が可能となる。またウエハプロセスに起因し
てトランジスタの閾値電圧にばらつきがある場合も外部
からウェル電位を制御することでアセンブリ後に修正す
ることが可能となる。なお、前述した実施の形態１〜６
にあっては、いずれも１つのＭＯＳＩＣ内のトランジス
タのウェル電位（又は基板電位）を調整する場合を示し
たが、これに限らず他のＭＯＳＩＣの回路のウェル電位
又は基板電位を調整することとしてもよい。
外部からウェル電位制御信号を与えることで、ＭＯＳＩ
Ｃ内部のトランジスタの動作速度，トランジスタの消費
電力の調整が可能となる。またウエハプロセスに起因し
てトランジスタの閾値電圧にばらつきがある場合も外部
からウェル電位を制御することでアセンブリ後に修正す
ることが可能となる。なお、前述した実施の形態１〜６
にあっては、いずれも１つのＭＯＳＩＣ内のトランジス
タのウェル電位（又は基板電位）を調整する場合を示し
たが、これに限らず他のＭＯＳＩＣの回路のウェル電位
又は基板電位を調整することとしてもよい。
【００５４】
【発明の効果】第１の発明にあってはウェル又は基板を
構成要素とする回路における前記ウェル又は基板の電位
を連続的又は離散的に変化させる機能を備えた電位制御
回路を備えるから、回路又は半導体素子の動作特性，消
費電力特性の精細な制御が可能となる。
構成要素とする回路における前記ウェル又は基板の電位
を連続的又は離散的に変化させる機能を備えた電位制御
回路を備えるから、回路又は半導体素子の動作特性，消
費電力特性の精細な制御が可能となる。
【００５５】第２，第３及び第４の発明にあってはクロ
ックの周波数、ＰＬＬ回路の出力の逓倍率又は複数の電
源電圧値に応じてウェル電位又は基板電位を連続的又は
離散的に変更可能な電位制御回路を備えるから、動作状
態に応じて回路又は半導体素子の動作速度、消費電力の
調節が可能となる。
ックの周波数、ＰＬＬ回路の出力の逓倍率又は複数の電
源電圧値に応じてウェル電位又は基板電位を連続的又は
離散的に変更可能な電位制御回路を備えるから、動作状
態に応じて回路又は半導体素子の動作速度、消費電力の
調節が可能となる。
【００５６】第５の発明にあっては回路の動作状態を識
別する識別回路からの信号によりウェル又は基板の電位
を連続的又は離散的に制御するから、回路の動作状態に
応じた適正な回路又は半導体素子の動作速度及び消費電
力の調節が可能となる。
別する識別回路からの信号によりウェル又は基板の電位
を連続的又は離散的に制御するから、回路の動作状態に
応じた適正な回路又は半導体素子の動作速度及び消費電
力の調節が可能となる。
【００５７】第６の発明にあっては外部信号の電圧値に
応じてウェル又は基板の電位を連続的又は離散的に変化
させることが可能となり、回路又は半導体素子の動作速
度及び消費電力の調節を簡単な構成にて行い得る。
応じてウェル又は基板の電位を連続的又は離散的に変化
させることが可能となり、回路又は半導体素子の動作速
度及び消費電力の調節を簡単な構成にて行い得る。
【００５８】第７の発明にあっては電位制御回路は外部
のＭＯＳＩＣにおける回路のウェル電位又は基板電位を
制御することとしたから、単一の電位制御回路で複数の
ＭＯＳＩＣの回路の動作特性，消費電力特性の調整が可
能となる。
のＭＯＳＩＣにおける回路のウェル電位又は基板電位を
制御することとしたから、単一の電位制御回路で複数の
ＭＯＳＩＣの回路の動作特性，消費電力特性の調整が可
能となる。
【図１】 本発明の基本原理を示すブロック図である。
【図２】 ＰチャネルＭＯＳトランジスタにおける閾値
電圧のＮウェル電位依存性を示すグラフである。
電圧のＮウェル電位依存性を示すグラフである。
【図３】 ＮチャネルＭＯＳトランジスタにおける閾値
電圧のＰウェル電位依存性を示すグラフである。
電圧のＰウェル電位依存性を示すグラフである。
【図４】 図１に示す電位制御部の構成を示す回路図で
ある。
ある。
【図５】 図４（ｂ）に示す回路の動作特性を示すグラ
フである。
フである。
【図６】 図３に示す実施の形態１の作用，効果を確認
するためのシミュレーションに用いた半導体集積回路装
置たる５段のインバータの回路図である。
するためのシミュレーションに用いた半導体集積回路装
置たる５段のインバータの回路図である。
【図７】 図６に示す回路のシミュレーション結果を示
すグラフである。
すグラフである。
【図８】 図６に示す回路のシミュレーション結果を示
すグラフである。
すグラフである。
【図９】 実施の形態２の構成を示すブロック図であ
る。
る。
【図１０】 図９に示す電位制御部の構成を示すブロッ
ク図である。
ク図である。
【図１１】 図１０に示す周波数検出回路の回路図であ
る。
る。
【図１２】 図１１に示した周波数検出回路の動作特性
を示すグラフである。
を示すグラフである。
【図１３】 実施の形態３の構成を示すブロック図であ
る。
る。
【図１４】 図１３に示すＰＬＬ逓倍率信号の出力回路
の回路図である。
の回路図である。
【図１５】 図１４に示すＰＬＬ逓倍率信号の出力回路
の動作特性を示すグラフである。
の動作特性を示すグラフである。
【図１６】 実施の形態４の構成を示すブロック図であ
る。
る。
【図１７】 実施の形態５の構成を示すブロック図であ
る。
る。
【図１８】 実施の形態６の構成を示すブロック図であ
る。
る。
【図１９】 従来のウェル電位（又は基板電位）が固定
されたＰチャネルＭＯＳトランジスタ，ＮチャネルＭＯ
Ｓトランジスタを用いたインバータの回路図である。
されたＰチャネルＭＯＳトランジスタ，ＮチャネルＭＯ
Ｓトランジスタを用いたインバータの回路図である。
１ ＰチャネルＭＯＳトランジスタ、２ ＮチャネルＭ
ＯＳトランジスタ、３ 電位制御部、１１ 周波数検出
回路、１２ 電位制御回路、１３ 回路動作状態検出回
路。
ＯＳトランジスタ、３ 電位制御部、１１ 周波数検出
回路、１２ 電位制御回路、１３ 回路動作状態検出回
路。
Claims (7)
- 【請求項１】 ウェル電位又は基板電位を連続的又は離
散的に変化させる電位制御回路と、該電位制御回路にて
電位を制御されるウェル又は基板を構成要素とする１又
は複数の回路とを備えることを特徴とする半導体集積回
路。 - 【請求項２】 動作周波数を任意に設定可能とした半導
体集積回路において、設定された前記周波数に対応して
ウェル電位又は基板電位を連続的又は離散的に変化させ
る電位制御回路と、該電位制御回路にて電位を設定され
るウェル又は基板を構成要素とする１又は複数の回路と
を備えることを特徴とする半導体集積回路。 - 【請求項３】 ＰＬＬ回路を有する半導体集積回路にお
いて、前記ＰＬＬ回路からの出力の逓倍率に応じてウェ
ル電位又は基板電位を連続的又は離散的に変化させる電
位制御回路と、該電位制御回路にて電位を設定されるウ
ェルまたは基板を構成要素とする１又は複数の回路とを
備えることを特徴とする半導体集積回路。 - 【請求項４】 複数の電源電圧の設定がなされる半導体
集積回路において、前記設定された電圧に応じてウェル
電位又は基板電位を連続的又は離散的に変化させる電位
制御回路と、該電位制御回路にて電位を設定されるウェ
ル又は基板を構成要素とする１又は複数の回路とを備え
ることを特徴とする半導体集積回路。 - 【請求項５】 １又は複数の回路を備える半導体集積回
路において、前記回路の動作状態を識別する識別回路
と、該識別回路からの識別信号に応じてウェル電位又は
基板電位を連続的又は離散的に変化させる電位制御回路
とを備え、前記１又は複数の回路は前記電位制御回路に
て電位を設定されるウェル又は基板を構成要素とするこ
とを特徴とする半導体集積回路。 - 【請求項６】 外部信号の入力端と、該外部信号の入力
端の電圧値に応じてウェル電位又基板電位を連続的又は
離散的に変化させる電位制御回路と、該電位制御回路に
て電位を設定されるウェル又は基板を構成要素とする１
又は複数の回路とを備えることを特徴とする半導体集積
回路。 - 【請求項７】 電位制御回路は、外部のＭＯＳＩＣにお
けるウェル電位又は基準電位を制御するための外部出力
用の端子を備えることを特徴とする請求項１〜６のいず
れかひとつに記載の半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8102908A JPH09293789A (ja) | 1996-04-24 | 1996-04-24 | 半導体集積回路 |
| US08/679,951 US6177831B1 (en) | 1996-04-24 | 1996-07-15 | Semiconductor integrated circuit with well potential control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8102908A JPH09293789A (ja) | 1996-04-24 | 1996-04-24 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09293789A true JPH09293789A (ja) | 1997-11-11 |
Family
ID=14339963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8102908A Pending JPH09293789A (ja) | 1996-04-24 | 1996-04-24 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6177831B1 (ja) |
| JP (1) | JPH09293789A (ja) |
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| JP2010519612A (ja) * | 2007-02-15 | 2010-06-03 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 選択的なバックバイアスを使用する動的リーク制御回路 |
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| KR102211167B1 (ko) * | 2014-08-14 | 2021-02-02 | 삼성전자주식회사 | 바디 바이어스 전압 생성기 및 이를 포함하는 시스템-온-칩 |
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- 1996-04-24 JP JP8102908A patent/JPH09293789A/ja active Pending
- 1996-07-15 US US08/679,951 patent/US6177831B1/en not_active Expired - Fee Related
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